制作半导体器件的方法

相关申请的交叉引用

本申请要求于2021年12月28日在韩国知识产权局提交的韩国专利申请第10-2021-0189553号的优先权，其公开以引用的方式全部并入本文。

技术领域

本公开涉及一种包括使用至少两个掩膜层来图案化材料层的方法的制作半导体器件的方法以及由该方法制作的半导体器件。

背景技术

已就减小构成半导体器件的元件的尺寸及其性能改善进行了研究。例如，已就可靠且稳定地形成动态随机访问存储器(DRAM)中的具有减小的尺寸的元件而进行了研究。

发明内容

各示例实施例提供一种制作半导体器件的方法，该方法包括使用至少两个掩膜层来稳定地图案化材料层的方法。

各示例实施例提供由上文所述的方法制作的半导体器件。

根据示例实施例，一种制作半导体器件的方法包括：在衬底的第一区域上形成多个位线结构，在所述衬底的与所述第一区域相邻的第二区域上形成外围器件结构，在所述多个位线结构中的两个相邻位线结构之间的空间中形成绝缘层，在所述绝缘层、所述位线结构和所述外围器件结构上依次形成第一掩膜层和第二掩膜层，图案化所述第一掩膜层和所述第二掩膜层以形成第一掩膜结构和第二掩膜结构，所述第一掩膜结构包括依次堆叠在所述第一区域上的第一掩膜图案和第二掩膜图案，所述第二掩膜结构包括在图案化所述第一掩膜层和所述第二掩膜层之后保留在所述第二区域上的所述第一掩膜层和所述第二掩膜层，通过使用所述第一掩膜结构和所述第二掩膜结构作为蚀刻掩膜的蚀刻工艺蚀刻所述绝缘层，以在所述多个位线结构中的两个相邻位线结构之间的空间中形成多个绝缘图案，在所述第一区域上形成牺牲层以填充所述多个绝缘图案中的相邻绝缘图案之间的空间，通过执行干蚀刻工艺去除在所述第一区域上的所述第二掩膜图案，在去除在所述第一区域上的所述第二掩膜图案之后，在所述第二区域上的所述第二掩膜层的表面上形成抗氧化层，通过执行湿蚀刻工艺选择性地去除表面上形成有所述抗氧化层的所述第二掩膜层，在选择性地去除其上形成有所述抗氧化层的所述第二掩膜层之后，去除所述牺牲层以形成多个围栏孔，分别在所述多个围栏孔中形成多个绝缘围栏，去除所述第一掩膜图案和所述多个绝缘图案以形成多个接触孔，以及分别在所述多个接触孔中形成多个接触插塞。

根据示例实施例，一种制作半导体器件的方法包括：在衬底的第一区域上形成绝缘层以及在所述衬底的第二区域上形成外围结构，在所述绝缘层和所述外围结构上依次形成第一掩膜层和第二掩膜层，图案化所述第一掩膜层和所述第二掩膜层以形成第一掩膜结构和第二掩膜结构，所述第一掩膜结构包括依次堆叠在所述第一区域上的第一掩膜图案和第二掩膜图案，所述第二掩膜结构包括在图案化所述第一掩膜层和所述第二掩膜层之后保留在所述第二区域上的所述第一掩膜层和所述第二掩膜层，通过使用所述第一掩膜结构和所述第二掩膜结构作为蚀刻掩膜的蚀刻工艺蚀刻所述绝缘层，以形成彼此间隔开的多个绝缘图案，在所述第一区域上在所述多个绝缘图案中的相邻绝缘图案之间的空间中形成牺牲层，通过执行干蚀刻工艺去除在所述第一区域上的所述第二掩膜图案，在去除在所述第一区域上的所述第二掩膜图案之后，在所述第二区域上的所述第二掩膜层的表面上形成抗氧化层，以及通过执行湿蚀刻工艺选择性地去除表面上形成有所述抗氧化层的所述第二掩膜层。

根据示例实施例，一种制作半导体器件的方法包括：在衬底的第一区域处形成单元晶体管，在所述衬底上形成多个位线结构和外围器件结构，所述多个位线结构形成于所述第一区域上并且所述外围器件结构形成于所述衬底的与所述第一区域相邻的第二区域上，在所述多个位线结构中的两个相邻位线结构之间的空间中形成绝缘层，在所述绝缘层、所述多个位线结构和所述外围器件结构上依次形成第一掩膜层和第二掩膜层，图案化所述第一掩膜层和所述第二掩膜层以形成第一掩膜结构和第二掩膜结构，所述第一掩膜结构包括依次堆叠在所述第一区域上的第一掩膜图案和第二掩膜图案，所述第二掩膜结构包括在图案化所述第一掩膜层和所述第二掩膜层之后保留在所述第二区域上的所述第一掩膜层和所述第二掩膜层，通过使用所述第一掩膜结构和所述第二掩膜结构作为蚀刻掩膜的蚀刻工艺蚀刻所述绝缘层，以形成多个绝缘图案，所述多个绝缘图案中的每一个绝缘图案布置在所述多个位线结构中的相应两个相邻位线结构之间，在所述第一区域上形成牺牲层以填充所述多个绝缘图案中的相邻绝缘图案之间的空间，通过执行干蚀刻工艺去除所述第二掩膜图案，在去除所述第二掩膜图案之后在所述第二区域上的所述第二掩膜层的表面上形成抗氧化层，以及通过执行湿蚀刻工艺选择性地去除表面上形成有所述抗氧化层的所述第二掩膜层。

附图说明

从结合附图进行的下述具体实施方式，将更清楚地理解本公开的上述和其它方面、特征和优点。

图1A和图1B是说明根据示例实施例的制作半导体器件的方法的示例的工艺流程图。

图2是说明根据示例实施例的制作半导体器件的方法的示例的平面图。

图3A、图3B、图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10、图11A、图11B、图12A、图12B、图13A和图13B是说明根据示例实施例的制作半导体器件的方法的截面图。

图14是说明根据示例实施例的制作半导体器件的方法的另一示例的工艺流程图。

图15A、图15B、图16A、图16B、图17A、图17B、图18A、图18B、图19和图20是说明根据示例实施例的制作半导体器件的方法的另一示例的截面图。

图21和图22是说明根据示例实施例的制作半导体器件的方法的示例的截面图。

具体实施方式

在下文中，诸如“上”、“中间”和“下”的术语可以用例如“第一”、“第二”和“第三”的其它术语替代以描述本说明书的各部件。诸如“第一”、“第二”和“第三”的术语可以用于描述各部件，但是部件可以不受术语限制，并且“第一部件”可以称为“第二部件”。

在下文中，将描述根据各示例实施例的制作半导体器件的方法和由所述方法制作的半导体器件的结构。

将参考图1A至图13B描述根据示例实施例的制作半导体器件的方法以及由该方法制作的半导体器件的结构。图1A和图1B是说明根据示例实施例的制作半导体器件的方法的示例的工艺流程图，图2是说明根据示例实施例的制作半导体器件的方法的示例的平面图，并且图3A至图13B是说明根据示例实施例的制作半导体器件的方法的截面图。在图3A至图13B中，图3A、图4A、图5A、图6A、图7A、图8A、图9A、图11A、图12A和图13A是说明沿着图2的线I-I'和线II-II'截取的区域的截面图，并且图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10、图11B、图12B和图13B是说明沿着图2的线III-III'和线IV-IV'截取的区域的截面图。

参考图1A、图2、图3A和图3B，在操作S5中，可以形成下结构LS。形成下结构LS可以包括：在半导体衬底3上形成器件隔离层6s以限定单元有源区域6a1和外围有源区域6a2，形成与单元有源区域6a1交叉并且向器件隔离层6s内部延伸的栅极沟槽12，形成填充栅极沟槽12的单元栅极结构GS1，以及在单元栅极结构GS1上形成单元栅极盖层18。

半导体衬底3可以由诸如硅的半导体材料形成。

每一个单元栅极结构GS1可以包括：共形地覆盖栅极沟槽12的内壁的单元栅极电介质层14，以及在单元栅极电介质层14上填充栅极沟槽12的一部分的单元栅极电极16。

形成下结构LS还可以包括在栅极电极16上形成栅极盖层18以填充栅极沟槽12的剩余部分。

栅极电极16可以包括或者可以由下述形成：掺杂多晶硅、金属、导电金属氮化物、金属半导体化合物、导电金属氧化物、石墨烯、碳纳米管或其组合。例如，栅极电极16可以由掺杂多晶硅、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrO

形成下结构LS还可以包括使用离子注入工艺在单元有源区域6a1处形成包括第一杂质区域9a和第二杂质区域9b的单元源极/漏极区域SD1。

单元栅极结构GS1和单元源极/漏极区域SD1可以构成单元晶体管TR1。

在一实施例中，可以在器件隔离层6s形成之前形成单元源极/漏极区域SD1。

在一实施例中，可以在器件隔离层6s形成之后并且在栅极沟槽12形成之前形成单元源极/漏极区域SD1。

在一实施例中，可以在单元栅极结构GS1和单元栅极盖层18形成之后形成单元源极/漏极区域SD1。

单元有源区域6a1可以由单晶硅形成。单元有源区域6a1可以具有P型导电性，并且第一杂质区域9a和第二杂质区域9b可以具有N型导电性。

下结构LS可以形成于第一区域MA和第二区域PA中。当根据各示例实施例的半导体器件1是存储器件(例如，DRAM器件)时，第一区域MA可以是存储单元阵列区域并且第二区域PA可以是在存储单元阵列区域周围的外围电路区域。

在各示例实施例中，第一区域MA可以称为存储单元阵列区域或存储区域，并且第二区域PA可以称为外围电路区域或外围区域。

参考图1A、图2、图4A和图4B，缓冲绝缘层21可以在第一区域MA中形成于下结构LS上。在一实施例中，缓冲绝缘层21可以在第二区域PA中不形成于下结构LS上。缓冲绝缘层21可以至少包括依次堆叠的氧化硅层和氮化硅层。

在操作S10中，可以形成互连结构BS以及外围器件结构TR2、130、128a、128b、128c和129。互连结构BS以及外围器件结构TR2、130、128a、128b、128c和129可以形成于下结构LS上。互连结构BS的部分和外围器件结构TR2、130、128a、128b、128c和129的部分可以同时形成。

外围器件结构TR2、130、128a、128b、128c和129可以称为外围结构。

线形开口33可以形成在互连结构BS之间。

互连结构BS可以形成于第一区域MA中，并且外围器件结构TR2、130、128a、128b和128c可以形成于第二区域PA中。

当在平面图中观察时，每一个栅极结构GS1可以在第一方向X上延伸，并且每一个互连结构BS可以在垂直于第一方向X的第二方向Y上延伸。

形成每一个互连结构BS可以包括形成依次堆叠的导电线25和互连盖层28以及在导电线25的侧表面和互连盖层28的侧表面上形成绝缘间隔物30和31。

在每一个互连结构BS中，导电线25可以包括依次堆叠的第一层25a、第二层25b和第三层25c，并且第一层25a的部分可以向下延伸以形成电连接到第一源极/漏极区域SD1的第一杂质区域9a的插塞部分25p。在一实施例中，插塞部分25p可以接触第一杂质区域9a。将理解的是，当元件被称为“连接”或“耦合”到另一元件或“在”另一元件“上”时，该元件可以直接连接或耦合到另一元件或直接在另一元件上，或者可以存在中间元件。相比之下，当元件被称为“直接连接”或“直接耦合”到另一元件时，或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触点不存在中间元件。如此处所使用，被描述为“电连接的”部件被配置为使得电信号可以从一个部件传递到另一部件(尽管这种电信号在其被传递时强度可能衰减并且可以被选择性地传递)。

在导电线25中，第一层25a可以由掺杂硅层形成，并且第二层25b可以由金属半导体化合物层(例如，WN、TiN等)形成，并且第三层25c可以由金属层(例如，W等)形成。

在一示例实施例中，互连结构BS可以是位线结构。例如，导电线25可以是位线，该位线包括电连接到第一杂质区域9a的插塞部分25p。导电线25可以是诸如DRAM等的存储器件的位线。

绝缘间隔物30和31可以包括第一间隔物部分30和第二间隔物部分31。第一间隔物部分30可以覆盖插塞部分25p的侧表面。第二间隔物部分31可以覆盖导电线25的侧表面和互连盖层28的表面。第二间隔物部分31可以位于比插塞部分25p的高度高的高度。本发明不限于此。在一实施例中，第一间隔物部分30和第二间隔物部分31可以在同一制作工艺中一体形成。

互连盖层28可以包括依次堆叠的第一层28a、第二层28b和第三层28c。互连盖层28可以由氮化硅和/或氮化硅基绝缘材料形成。

外围器件结构TR2、130、128a、128b、128c和129可以包括外围晶体管TR2。

外围晶体管TR2可以包括在外围有源区域6a2中彼此间隔开的第二外围源极/漏极区域SD2以及在第二外围源极/漏极区域SD2之间形成于外围有源区域上的外围栅极GS2。

外围栅极GS2可以包括外围栅极电介质123和布置在外围栅极电介质123上的外围栅极电极125。

外围栅极电极125可以包括依次堆叠的第一层125a、第二层125b和第三层125c。

外围栅极电极125的至少一部分可以由与导电线25的至少一部分基本上相同的材料形成。例如，外围栅极电极125的第一层125a和导电线25的第一层25a可以由掺杂硅层形成，外围栅极电极125的第二层125b和导电线25的第二层25b可以由金属半导体化合物层(例如，WN、TiN等)形成，并且外围栅极电极125的第三层125c和导电线25的第三层25c可以由金属层(例如，W等)形成。在一实施例中，外围栅极电极125的第二层125b和导电线25的第二层25b可以在同一制作工艺中由相同金属半导体化合物层形成。在一实施例中，外围栅极电极125的第三层125c和导电线25的第三层25c可以在同一制作工艺中由相同金属层形成。

外围器件结构TR2、130、128a、128b、128c和129还可以包括形成于外围栅极GS2上的外围盖层128a以及形成于外围栅极GS2的侧表面和外围盖层128a的侧表面上的外围间隔物129。

外围盖层128a可以由氮化硅形成。

外围间隔物129可以包括氧化硅、氮氧化硅和氮化硅中的至少一种。

外围器件结构TR2、130、128a、128b、128c和129还可以包括共形地覆盖外围晶体管TR2、外围盖层128a和外围间隔物129的绝缘衬垫128b，在绝缘衬垫128b上的层间绝缘层130以及在层间绝缘层130上的上绝缘层128c。层间绝缘层130可以在外围栅极GS2和外围盖层128a的侧表面上形成于绝缘衬垫128b上。绝缘衬垫128b可以由氮化硅或氮化硅基材料形成。层间绝缘层130可以由氧化硅形成。上绝缘层128c可以由氮化硅或氮化硅基材料形成。

参考图1A、图2、图5A和图5B，在操作S15中，可以在互连结构BS之间形成绝缘层135。绝缘层135可以包括氧化硅或者可以由氧化硅形成，但是各示例实施例不限于此。例如，绝缘层135可以是可以无空隙地填充互连结构BS之间的开口33的材料。在一些实施例中，绝缘层135可以形成于互连结构BS中的两个相邻互连结构之间的空间中，完全填充该空间。

在操作S20中，可以依次形成第一掩膜层138和第二掩膜层141。依次堆叠的第一掩膜层138和第二掩膜层141可以形成在互连结构BS、绝缘层135和上绝缘层128c上。

第一掩膜层138和第二掩膜层141可以由相对于上绝缘层128c和互连盖层28的材料具有蚀刻选择性的材料形成。第一掩膜层138和第二掩膜层141可以由相对于上绝缘层128c和互连盖层28的材料具有不同蚀刻选择性水平的材料形成。例如，上绝缘层128c和互连盖层28可以由氮化硅和/或氮化硅基绝缘材料形成，第一掩膜层138可以由氧化物(比如，氧化硅)或氧化物基材料形成，并且第二掩膜层141可以由多晶硅形成。例如，第一掩膜层138可以由氧化硅形成。

参考图1A、图2、图6A和图6B，在操作S25中，可以图案化第一区域MA中的第一掩膜层和第二掩膜层(图5A和图5B的138和141)以形成包括在第一区域MA中依次堆叠的第一掩膜图案138a和第二掩膜图案141a的第一掩膜结构143a以及包括保留在第二区域PA中的第一掩膜层138b和第二掩膜层141b的第二掩膜结构143b。

在操作S30中，可以通过使用第一掩膜结构143a和第二掩膜结构143b作为蚀刻掩膜的蚀刻工艺蚀刻图5A和图5B的绝缘层135以在互连结构BS之间形成绝缘图案135a。在形成绝缘图案135a时，绝缘层(图5A和图5B的135)的下部的部分可以被蚀刻。例如，开口145可以形成在绝缘图案135a之间，并且开口145可以向下延伸以贯穿缓冲绝缘层21。

在一些实施例中，开口145可以称为围栏孔。

在执行形成绝缘图案135a的蚀刻工艺的时间期间，第一掩膜结构143a的第二掩膜图案141a的部分可以被蚀刻，并且第二掩膜结构143b的掩膜层141b的部分可以被蚀刻。

在一示例实施例中，第二掩膜结构143b的第二掩膜层141b的厚度可以大于第一掩膜结构143a的第二掩膜图案141a的厚度。

参考图1A、图2、图7A和图7B，在操作S40中，可以形成牺牲层148以至少填充绝缘图案135a之间的空间。

牺牲层148可以覆盖第一掩膜图案138a的侧表面的部分，同时填充绝缘图案135a之间的空间。例如，牺牲层148的上表面可以形成在高于或等于第一掩膜图案138a的下表面的高度并且低于第二掩膜图案141a的高度的高度。牺牲层148可以由旋涂硬掩膜(spin-on-hardmask，SOH)材料形成。

在牺牲层148形成之后，第二掩膜结构143b的第二掩膜层141b可以具有第一厚度T1。

参考图1B、图2、图8A和图8B，在操作S50中，可以将一直形成到牺牲层148的结构载入工艺腔。工艺腔可以是等离子体工艺腔。在一些实施例中，可以在形成牺牲层148之后立即将具有牺牲层148的半导体衬底3载入工艺腔。

在操作S55中，在工艺腔中可以通过干蚀刻工艺去除第二掩膜图案141a。干蚀刻工艺可以是等离子体蚀刻工艺。

去除第二掩膜图案141a可以包括执行去除可能形成于第二掩膜图案141a的表面上的原生氧化物的第一蚀刻工艺，以及执行去除第二掩膜图案141a的第二蚀刻工艺。在由多晶硅形成第二掩膜图案141a时，可以通过使用Cl

在执行去除第二掩膜图案141a的干蚀刻工艺的时间期间，图7B的第二掩膜结构143b的第二掩膜层141b的厚度可以减小。相应地，第二掩膜层(图7B的141b)可以形成为具有小于第一厚度(图7B的T1)的第二厚度T2的第二掩膜层141b'。因而，第二掩膜结构(图7B的143b)可以形成为第二掩膜结构143b'，该第二掩膜结构143b'包括与图7A和图7B的第二掩膜层141b的厚度相比具有减小厚度的第二掩膜层141b'。

参考图1B、图2、图9A和图9B，抗氧化层141p可以在第二区域PA中形成于第二掩膜层141b'的表面上。在操作S60中，例如，在工艺腔中，通过执行氢等离子体处理工艺151，可以在第二区域PA中的第二掩膜层141b'的表面上形成抗氧化层141p。可以通过将第二掩膜层141b'的多晶硅的硅元素结合到由氢等离子体处理工艺151供应的氢元素形成抗氧化层141p。在一些实施例中，在氢等离子体处理工艺151中，可以用氢原子终止在第二掩膜层141b'的表面处的多晶硅的悬挂键，由此防止在第二掩膜层141b'的表面处形成原生氧化物。相应地，可以形成第二掩膜结构143b"，该第二掩膜结构143b"包括表面上形成有抗氧化层141p的第二掩膜层141b'。

在操作S65中，可以从工艺腔取出一直形成到抗氧化层141p的结构。在一实施例中，可以在形成抗氧化层141p之后立即从工艺腔取出具有抗氧化层141p的半导体衬底3。

参考图1B、图2和图10，可以选择性地去除表面上形成有抗氧化层(图9B的141p)的第二掩膜层(图9B的141b')。在操作S70中，例如，可以通过湿蚀刻工艺去除表面上形成有抗氧化层(图9B的141p)第二掩膜层(图9B的141b')。例如，可以通过使用NH

参考图1B、图2、图11A和图11B，在操作S75中，可以选择性地去除牺牲层148以形成围栏孔145。围栏孔145可以与图6B的开口基本上相同。在牺牲层148被选择性地去除的时间期间，第一掩膜图案138a和第一掩膜层138b可以保留不被蚀刻。

参考图1B、图2、图12A和图12B，在操作S80中，可以在围栏孔145中形成绝缘围栏155。绝缘围栏155可以由氮化硅或氮化硅基绝缘材料形成。

在一实施例中，可以在绝缘围栏155的形成期间去除第一掩膜图案138a和第一掩膜层138b。

在一实施例中，在绝缘围栏155的形成之后，第一掩膜图案138a和第一掩膜层138b可以保留。

参考图1B、图2、图13A和图13B，在操作S85中，可以形成第一接触孔157。在第一接触孔157的形成中，可以执行使用绝缘围栏155、互连结构BS和上绝缘层128c作为蚀刻掩膜的蚀刻工艺，使得绝缘图案(图12A和图12B的135a)的下部的部分被蚀刻以形成第一接触孔157。例如，图12A和图12B的绝缘图案135a下方的缓冲绝缘层21可以被蚀刻。第二杂质区域9b和第一接触孔157可以在垂直方向Z上彼此交叠。在操作S90中，可以在第一接触孔157中形成第一接触插塞60。在一些实施例中，第一接触孔157可以暴露第二杂质区域9b。在形成第一接触孔157的时间期间，暴露的第二杂质区域9b可以凹陷。第一接触插塞60可以接触暴露的第二杂质区域9b。

当第一接触插塞60形成于第一区域MA中时，第二接触插塞160s和160可以在第二区域PA中被形成为电连接到第二源极/漏极区域SD2。

在形成第一接触插塞60以及第二接触插塞160s和160时，可以形成在第一接触插塞60上的第一焊盘60p以及在第二接触插塞160s和160上的第二焊盘160p。在一些实施例中，第一焊盘60p和第一接触插塞60可以在同一工艺中一体形成。在一些实施例中，第二焊盘160p与第二接触插塞160s和160的插塞部分160可以在同一工艺中一体形成。

在一示例中，在第一接触插塞60和第二接触插塞160s和160以及第一焊盘60p和第二焊盘160p的形成中，可以形成预备层以填充第一接触孔157。可以在第二区域PA中形成第二接触孔158以依次贯穿上绝缘层128c、层间绝缘层130和绝缘衬垫128b。第二接触孔158可以暴露第二源极/漏极区域SD2。可以蚀刻预备层的部分以在第一接触孔157中形成下层60a。第一金属半导体化合物层60b和第二金属半导体化合物层160s可以分别同时形成于第一接触孔157中的下层60a上以及由第二接触孔158暴露的第二源极/漏极区域SD2上。可以形成填充第一接触孔157的剩余部分的上层60c以及填充第二接触孔158的剩余部分的插塞部分160。因而，可以形成包括形成于每一个第一接触孔157中的下层60a、第一金属半导体化合物层60b和上层60c的第一接触插塞60以及包括形成于每一个第二接触孔158中的第二金属半导体化合物层160s和插塞部分160的第二接触插塞160s和160。

在一示例中，在第一金属半导体化合物层60b和第二金属半导体化合物层160s可以分别同时形成于第一接触孔157中的下层60a上以及由第二接触孔158暴露的第二源极/漏极区域SD2上之后，可以形成导电材料层以填充第一接触孔157的剩余部分和第二接触孔158的剩余部分并且覆盖互连结构BS、绝缘围栏155和上绝缘层128c。可以形成分隔绝缘层65以贯穿导电材料层并且限定第一焊盘60p和第二焊盘160p。例如，分隔绝缘层65可以将导电材料层分隔为第一焊盘60p和第二焊盘160p。分隔绝缘层65可以由氮化硅形成。填充第一接触孔157的剩余部分的导电材料层和填充第二接触孔158的剩余部分的导电材料层可以被分别限定为上层60c和插塞部分160。

根据上文所述的制作半导体器件的方法，可以稳定且可靠地形成第一接触插塞(图13A和图13B的60)。例如，可以使用由不同材料形成的第一掩膜和第二掩膜(图5A和图5B的138和141)图案化绝缘层(图5A和图5B的135)。为了去除在绝缘层135被图案化以形成图6A、图6B、图7A至图9B中的绝缘图案135a之后保留的第一掩膜结构143a和第二掩膜结构143b，如图7A至图9B中说明，可以形成牺牲层148，可以通过干蚀刻工艺去除第一区域MA中的第二掩膜图案，可以执行氢等离子体处理工艺151以在第二区域PA中的第二掩膜层141b'的表面上形成抗氧化层(图9B的141p)，并且可以通过湿蚀刻工艺去除其上形成有抗氧化层(图9B的141p)的第二掩膜层141b'。根据这种方法，可以无损伤或无缺陷地形成绝缘图案135a。相应地，可以无变形或无缺陷地形成在绝缘图案135a之间形成的绝缘围栏(图12B的155)，并且可以稳定地形成绝缘围栏(图12B的155)。因此，可以无缺陷地形成在绝缘围栏(图12B中的155)之间形成的第一接触插塞(图13A和图13B的60)。结果，可以稳定且可靠地形成第一接触插塞(图13A和图13B的60)。

可以提供由上文所述的制作半导体器件的方法制作的半导体器件1。半导体器件1可以包括上文所述的下结构LS，互连结构BS，外围器件结构TR2、130、128a、128b、128c和129，绝缘围栏155，第一接触插塞60，第二接触插塞160s和160，第一焊盘60p和第二焊盘160p，以及分隔绝缘层65。

在下文中，将描述根据示例实施例的制作半导体器件的方法的各种修改示例。将主要针对修改或替代的部件描述将在下文描述的各种修改示例。

将参考图14和图15A至图20连同图1B和图2描述根据示例实施例的制作半导体器件的方法的修改示例。图14是说明根据示例实施例的制作半导体器件的方法的修改示例的工艺流程图，并且图15A至图20是说明根据示例实施例的制作半导体器件的方法的修改示例的截面图。在图15A至图20中，图15A、图16A、图17A和图18A是说明沿着图2的线I-I'和线II-II'截取的区域的截面图，并且图15B、图16B、图17B、图18B、图19和图20是说明沿着图2的线III-III'和线IV-IV'截取的区域的截面图。

参考图2、图14、图15A和图15B，在形成如图1A、图6A和图6B中所描述的绝缘图案135a的操作S30之后，可以执行操作S35以形成保护层246。可以形成保护层246以覆盖至少第一掩膜图案138a的侧表面。保护层246可以是氧化硅层。例如，保护层246可以是由原子层沉积(ALD)工艺形成的氧化硅层。

在一示例中，保护层246可以形成为大约20埃和大约30埃之间的厚度。诸如“大约”或“近似”的术语可以反映仅仅以小的相对方式，和/或以不显著变更特定元件的操作、功能或结构的方式而变化的量、尺寸、取向或布局。例如，“大约0.1至大约1”的范围可以涵盖诸如0.1附近的0％-5％偏差以及1附近的0％至5％偏差的范围，特别是如果这种偏差维持与所列范围相同的效果。

在一示例中，保护层246可以共形地覆盖开口145的内壁以及第一掩膜结构143a和第二掩膜结构143b的暴露表面。

在一实施例中，保护层246可以覆盖第一掩膜结构143a和第二掩膜结构143b的暴露表面，而不覆盖开口145的内壁的部分。

在一实施例中，凹槽可以由开口145形成于单元栅极盖层18的上区域中，并且保护层246可以包括填充凹槽的部分246p。填充凹槽的部分246p将被称为“保护图案”。

在操作S40中，可以形成牺牲层148以填充绝缘图案135a之间的空间。牺牲层148可以形成于保护层246上。

随后，可以使用与如参考图1B和图8A至图13B所描述的方法基本上相同或相似的方法制作半导体器件。在下文中，将增补地描述参考图1B和图8A至图13B描述的方法。

参考图1B、图2、图16A和图16B，在如参考图1A、图7A和图7B所描述的在工艺腔中通过干蚀刻工艺去除第二掩膜图案141a的操作S55中，可以执行第一蚀刻工艺以去除布置在至少第二掩膜图案141a和第二掩膜层141b的上表面上的保护层(图15A和图15B的246)，而不是可能形成在第二掩膜图案141a的表面上的原生氧化物层。在保护层(图15A和图15B的246)中，保留的保护层246'可以覆盖第一掩膜图案138a的侧表面的至少一部分。

参考图1B、图2、图17A和图17B，当第二掩膜图案141a由多晶硅形成时，可以通过使用Cl

参考图1B、图2、图18A和图18B，在操作S60中，与参考图9A和图9B提供的描述类似地，可以执行氢等离子体处理工艺151以在第二区域PA中的第二掩膜层141b'的表面上形成抗氧化层141p。

参考图1B、图2和图19，在操作S70中，与参考图10提供的描述类似地，可以通过湿蚀刻工艺去除其上形成有抗氧化层(图18B中的141p)的第二掩膜层(图18B中的141b')。

参考图1B、图2和图20，可以随后执行与如参考图11A至图13B所描述的方法基本上相同的方法。例如，可以执行如参考图11A和图11B所描述的去除牺牲层148以形成围栏孔145的操作S75，如参考图12A和图12B所描述的在围栏孔145中形成绝缘围栏155的操作S80，如参考图13A和图13B所描述的形成第一接触孔157的操作S85，以及在第一接触孔157中形成第一接触插塞60的操作S90。

在一实施例中，可以形成如参考图13A和图13B所描述的第二接触插塞160s和160、第一焊盘60p和第二焊盘160p以及分隔绝缘层65。

在一实施例中，如参考图15B所描述的保护图案246p可以保留在绝缘围栏155下方。相应地，保护图案246p可以形成于绝缘围栏155下方并且可以形成于栅极盖层18中。

相应地，可以提供由如参考图1B、图2、图14和图15A至图20所描述的制作半导体器件的方法制作的半导体器件1。

接着，将参考图21和图22描述根据示例实施例的制作半导体器件的方法的修改示例。图21和图22是说明沿着图2的线III-III'和线IV-IV'的区域的截面图。

参考图21连同图2，可以用在如图7A和图7B中所描述的形成牺牲层(图7A和图7B的148)之后共形地形成的保护层346替代图15A和图15B中描述的保护层(图15A和图15B中的246)。保护层346可以由基本上与如参考图15A和图15B所描述的保护层(图15A和图15B的246)相同的材料形成并且具有与其相同的厚度。

参考图22连同图2，与参考图16A和图16B提供的描述类似地，在参考图7A和图7B描述的在工艺腔中通过干蚀刻工艺去除第二掩膜图案141a的操作S55中，可以执行第一蚀刻工艺以去除布置在至少第二掩膜图案141a和第二掩膜层141b的上表面上的保护层(图21的346)，而不是可能形成在第二掩膜图案141a的表面上的原生氧化物层。在图21的保护层346中，保留的钝化层346'可以覆盖第一掩膜图案138a的侧表面的至少一部分。随后，可以执行与参考图17A至20所描述相同的方法。

相应地，可以提供由包括图21和图22中的方法的制作半导体器件的方法制作的半导体器件1。

在各修改实施例中，保护层(图15A和图15B的246，或者图21的346)可以保护第一掩膜图案138a的侧表面以防止第一掩膜图案138a的变形。相应地，可以防止第一掩膜图案138a的变形，并且可以无损伤或无缺陷地形成绝缘图案135a。相应地，可以在无变形或无缺陷的情况下稳定地形成在绝缘图案135a之间形成的绝缘围栏155，并且可以无缺陷地形成在绝缘围栏155之间形成的第一接触插塞60。结果，可以稳定且可靠地形成第一接触插塞60。

如上文所描述，根据各示例实施例的制作半导体器件的方法可以包括：在第一区域MA中形成绝缘层135以及在第二区域PA中形成外围器件结构TR2、130、128a、128b、128c和129，在绝缘层135和外围器件结构TR2、130、128a、128b、128c和129上依次形成第一掩膜层138和第二掩膜层141，图案化第一掩膜层138和第二掩膜层141以形成在第一区域MA中依次堆叠的第一掩膜图案138a和第二掩膜图案141a并使得第一掩膜层138b和第二掩膜层141b保留在第二区域PA中，通过使用包括第一掩膜图案138a和第二掩膜图案141a以及第一掩膜层138b和第二掩膜层141b的掩膜结构143a和143b作为蚀刻掩膜的蚀刻工艺蚀刻绝缘层134以在开口145中形成绝缘图案135a，通过执行干蚀刻工艺去除第一区域MA中的第二掩膜图案141a，在去除第一区域MA中的第二掩膜图案141a之后在第二区域PA中的第二掩膜层141b'的表面上形成抗氧化层141p，以及通过执行湿蚀刻工艺去除表面上形成有抗氧化层141p的第二掩膜层141b'。随后，牺牲层148可以被去除以形成围栏孔145，绝缘围栏155可以形成于围栏孔145中，并且第一掩膜图案138a和绝缘图案135a可以被去除以形成接触孔157，并且接触插塞60可以形成于接触孔157中。

如上文所阐述，根据各实施例，可以提供包括使用至少两个掩膜层来稳定地图案化材料层的方法的一种制作半导体器件的方法。可以使用稳定地图案化材料层的方法而无缺陷地可靠地形成接触插塞。

尽管在上文已经示出和描述了各示例实施例，但是本领域技术人员将清楚的是，可以进行修改和变型而不背离由所附权利要求限定的本发明构思的范围。