半导体存储器装置

文献发布时间：2024-04-18 20:01:23

技术领域

本公开的各种实施方式涉及半导体存储器装置，并且更具体地，涉及非易失性存储器装置。

背景技术

半导体存储器装置可以包括能够存储数据的多个存储器单元。作为一种半导体存储器装置，非易失性存储器装置即使在向存储器装置供应的电力被中断时也可以保留所存储的数据。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除和可编程ROM(EEPROM)、闪存(RAM)、电阻式随机存取存储器(RRAM)、相变RAM(PRAM)、磁性RAM(MRAM)、铁电式RAM(FRAM)等。

非易失性存储器装置已经从二维(2D)结构改变为三维(3D)结构。具有3D结构的存储器单元阵列包括层叠在基板上的多个存储器单元，其集成度可以高于具有2D结构的存储器单元阵列的集成度。由于3D存储器单元阵列的结构改变，对应的半导体存储器装置的操作可靠性可能劣化。

发明内容

本公开的实施方式可以提供一种半导体存储器装置。半导体存储器装置可以包括：存储器单元阵列，其包括通过联接到位线的沟道层彼此联接的单元串和辅助串，其中单元串包括沿着沟道层的第一侧部分层叠的多个存储器单元，并且其中辅助串包括沿着沟道层的第二侧部分层叠的多个辅助晶体管；以及电压供应电路，其被配置为向联接到多个辅助晶体管的多条辅助字线当中的未选辅助字线施加第一通过电压。电压供应电路附加地被配置为在向联接到多个存储器单元的多条字线当中的被选字线施加编程电压或读取电压时，向多条字线当中的未选字线施加小于第一通过电压的第一电压。

本公开的实施方式可以提供一种半导体存储器装置。半导体存储器装置可以包括：沟道层，其包括面对不同方向的第一侧部分和第二侧部分；栅极层叠体，其围绕沟道层的第一侧部分；辅助栅极层叠体，其围绕沟道层的第二侧部分；以及数据储存层，其设置在沟道层的第一侧部分和栅极层叠体之间，数据储存层被形成为使得沟道层的第二侧部分被打开。

附图说明

图1是例示根据本公开的实施方式的半导体存储器装置的框图。

图2是例示根据本公开的实施方式的存储块的电路图。

图3是例示根据本公开的实施方式的半导体存储器装置的立体图。

图4A和图4B是例示根据本公开的实施方式的半导体存储器装置的平面图。

图5A至图5C是用于说明根据本公开的实施方式的半导体存储器装置的编程操作的图。

图6A和图6B是用于说明根据本公开的实施方式的半导体存储器装置的读取操作的图。

图7和图8是例示根据本公开的实施方式的半导体存储器装置的图。

图9和图10是根据本公开的实施方式的半导体存储器装置的截面图。

图11A至图11G例示了根据本公开的实施方式的制造半导体存储器装置的方法。

图12A和图12B例示了根据本公开的实施方式的制造半导体存储器装置的方法。

图13是例示根据本公开的实施方式的存储器系统的构造的框图。

图14是例示根据本公开的实施方式的计算系统的构造的框图。

具体实施方式

本文所公开的具体的结构描述和功能描述仅是例示性的，并且用来描述本公开的示例或实施方式。当然，本文公开的实施方式可以以各种形式修改，并用其它等同实施方式代替。因此，本公开不应被解释为仅限于本文描述或阐述的实施方式。

应当理解的是，本文可以使用诸如“第一”、“第二”等的术语来描述各种元件，用或由这种术语所描述的元件不应受那些术语限制。这种术语仅用于将一个元件与另一元件区分开；组件的顺序或数量不受它们的限制。

本公开的各种实施方式涉及具有改进的操作可靠性的半导体存储器装置。

图1是例示根据本公开的实施方式的半导体存储器装置的框图。

参照图1，半导体存储器装置50可以包括外围电路40和存储器单元阵列10。

存储器单元阵列10可以包括多个存储块BLK[1]至BLK[Z](其中Z是等于或大于2的整数)。每个存储块可以包括单元串阵列11和辅助串阵列13。单元串阵列11可以包括多个存储器单元。辅助串阵列13可以包括多个辅助晶体管。存储器单元阵列10可以通过若干分离的导体(即，公共源极线CSL、多条位线BL、多条漏极选择线DSL、多条字线WL、多条源极选择线SSL、多条辅助漏极选择线ADSL、多条辅助字线AWL和多条辅助源极选择线ASSL)联接到外围电路40。

外围电路40可以对存储器单元阵列10执行不同的操作，即，对存储器单元执行擦除操作、编程操作或读取操作。在实施方式中，外围电路40可以包括输入/输出电路21、控制电路23、电压供应电路30、列解码器35、页缓冲器37和源极线驱动器39。

输入/输出电路21可以从半导体存储器装置50的外部或不是半导体存储器装置50的一部分的装置(例如，存储器控制器)接收命令CMD和地址ADD，并且向控制电路23提供或传送接收到的命令和地址。输入/输出电路21还可以在上述外部装置和列解码器35之间交换数据DATA。

响应于控制电路从输入/输出电路21接收到命令CMD和地址ADD，控制电路23可以输出操作命令信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。在实施方式中，控制电路23可以响应于由控制电路23从输入/输出电路21接收的擦除命令、编程命令或读取命令而控制半导体存储器装置50执行擦除操作、编程操作或读取操作。

电压供应电路30可以响应于电压供应电路30从控制电路23接收的信号而生成擦除操作、编程操作或读取操作所需的操作电压Vop，并向被选存储块的漏极选择线DSL、字线WL、源极选择线SSL、辅助漏极选择线ADSL、辅助字线AWL和辅助源极选择线ASSL供应所生成的操作电压Vop。如图1所示，电压供应电路30可以包括电压生成电路31和行解码器33。

电压生成电路31可以生成擦除操作、编程操作或读取操作所需的各种操作电压Vop。操作电压Vop是响应于操作命令信号OP_S的接收而生成的。电压生成电路31可以响应于操作命令信号OP_S而向行解码器33发送各种操作电压Vop。

行解码器33可以响应于行地址RADD而向被选存储块的漏极选择线DSL、字线WL、源极选择线SSL、辅助漏极选择线ADSL、辅助字线AWL和辅助源极选择线ASSL传送操作电压Vop。

在擦除操作期间，由电压生成电路31生成的擦除字线电压(例如，接地电压或参考电压，通常为零伏，但是反而可以是正或负的非零参考电位电压)可以被发送给由行解码器33依据行地址RADD选择的存储块的字线。可以以存储块为基础执行或控制擦除操作。在这种情况下，可以同时擦除包括在同一存储块中的存储器单元。在实施方式中，每个存储块可以被划分为子块，由此可以在子块的基础上控制擦除操作。在这种情况下，可以同时擦除包括在同一子块中的存储器单元。

在编程操作期间，由电压生成电路31生成的编程电压、第一电压、第二电压、与导通电压相对应的通过电压(例如，第一通过电压、第二通过电压等)可以被发送或提供给由行解码器33依据行地址RADD选择的存储块的字线和辅助字线。每个存储块的单元串阵列11可以被划分为多个物理页。每个物理页可以包括联接到同一字线的多个存储器单元。可以在物理页的基础上控制编程操作。

在读取操作或编程验证操作期间，由电压生成电路31生成的读取电压、编程验证电压、与导通电压相对应的通过电压(例如，第一通过电压和第二通过电压)、第一电压、第二电压、均衡电压等可以发送给由行解码器33依据行地址RADD选择的存储块的字线和辅助字线。

响应于列地址CADD，列解码器35可以向页缓冲器37发送从输入/输出电路21接收的数据DATA，或者向输入/输出电路21发送页缓冲器37中所存储的数据DATA。列解码器35可以通过多条列线CL与输入/输出电路21交换数据DATA。列解码器35可以通过多条数据线DL与页缓冲器37交换数据DATA。

页缓冲器37可以响应于页缓冲器控制信号PB_S而选择性地对多条位线BL进行预充电或者感测多条位线BL的电压或电流。对于编程操作，页缓冲器37可以依据接收到的数据DATA，向被选位线施加编程使能电压(例如，上面描述的“接地”电压)并且向未选位线施加编程禁止电压(例如，电源电压)。对于读取操作或编程验证操作，页缓冲器37可以对被选位线进行预充电并且对未选位线进行放电。

源极线驱动器39可以响应于源极线控制信号SL_S而控制向公共源极线CSL施加的电压。

图2是例示图1所示的多个存储块BLK[1]至BLK[Z]当中的一个存储块BLKa的一部分的电路图。

如本文所用，“单元串”是指其中晶体管“串联”连接的电路拓扑。如图2所示，第一晶体管的漏极(或源极)连接到第二晶体管的源极(或漏极)。第二晶体管的漏极(或源极)连接到第三晶体管的源极(或漏极)，以此类推。在图2中，存储块BLKa可以包括多个单元串CS1和CS2以及多个辅助串AS1和AS2。在图2中，辅助串AS1和AS2分别是单元串CS1和CS2的副本，并且共享到位线BLn和公共源极线CSL的连接。多个单元串CS1和CS2以及多个辅助串AS1和AS2可以联接到公共源极线CSL。多个单元串CS1和CS2以及多个辅助串AS1和AS2可以联接到多条位线BL1和BL2。多个单元串CS1和CS2可以与相对应的多个辅助串AS1和AS2形成多个“对”或成对。形成一对的单元串和辅助串可以包括在同一物理半导体沟道层上限定的沟道区域。例如，沟道层的第一侧部分可以用作单元串的沟道区域，并且沟道层的第二侧部分可以用作辅助串的沟道区域。

每个单元串可以包括至少一个源极选择晶体管SST、多个存储器单元MC1至MCn(其中，n是等于或大于2的自然数)以及至少一个漏极选择晶体管DST。源极选择晶体管SST、多个存储器单元MC1至MCn、以及漏极选择晶体管DST可以沿着相对应的沟道层的第一侧部分层叠并且可以彼此串联联接。每个辅助串可以包括沿着相对应的沟道层的第二侧部分层叠并且彼此串联联接的多个辅助晶体管AT1、AT2[1]至AT2[n]和AT3。多个辅助晶体管AT1、AT2[1]至AT2[n]和AT3可以包括与源极选择晶体管SST相对应的第一辅助晶体管AT1、与多个存储器单元MC1至MCn相对应的多个第二辅助晶体管AT2[1]至AT2[n]、以及与漏极选择晶体管DST相对应的第三辅助晶体管AT3。

图2例示了多条位线当中的第一位线BL1和第二位线BL2，例示了多个单元串当中的第一单元串CS1和第二单元串CS2，以及多个辅助串当中的第一辅助串AS1和第二辅助串AS2，但是位线的数量、单元串的数量和辅助串的数量不限于图中所例示的数量。

图3是例示根据本公开的实施方式的半导体存储器装置的立体图。详细地，图3是例示半导体存储器装置的针对联接到图2所示的第一位线BL1的第一单元串CS1和第一辅助串AS1以及针对联接到第二位线BL2的第二单元串CS2和第二辅助串AS2的局部结构的立体图。

参照图2和图3，第一单元串CS1的源极选择晶体管SST、多个存储器单元MC1至MCn以及漏极选择晶体管DST可以通过第一沟道层CH1彼此串联联接。第一辅助串AS1的第一辅助晶体管AT1、多个第二辅助晶体管AT2[1]至AT2[n]以及第三辅助晶体管AT3可以通过第一沟道层CH1彼此串联联接。第二单元串CS2的源极选择晶体管SST、多个存储器单元MC1至MCn以及漏极选择晶体管DST可以通过第二沟道层CH2彼此串联联接。第二辅助串AS2的第一辅助晶体管AT1、多个第二辅助晶体管AT2[1]至AT2[n]以及第三辅助晶体管AT3可以通过第二沟道层CH2彼此串联联接。

参照图3，第一沟道层CH1和第二沟道层CH2可以联接到掺杂半导体结构DPS。掺杂半导体结构DPS可以包括沿第一方向DR1和正交的第二方向DR2延伸的表面，并且第一沟道层CH1和第二沟道层CH2可以在第三方向DR3上延伸。如图所示，第一方向DR1、第二方向DR2和第三方向DR3相互正交，这意味着三个方向DR1、DR2和DR3中的任意一对彼此正交。因此，方向DR1、DR2和DR3可以被定义为彼此交叉的轴“面对”相对应的正交方向的方向。这些方向可以命名为XYZ坐标系的X轴方向、Y轴方向和Z轴方向。在实施方式中，掺杂半导体结构DPS可以用作公共源极线CSL。在实施方式中，掺杂半导体结构DPS可以是经由接触结构(未示出)联接到公共源极线CSL的组件。在这种情况下，公共源极线CSL可以经由掺杂半导体结构DPS联接到第一沟道层CH1和第二沟道层CH2。

如图3所示，第一位线BL1和第二位线BL2可以在第二方向DR2上彼此横向地间隔开并且在第三方向DR3上与掺杂半导体结构DPS垂直地间隔开。第一位线BL1可以联接到第一沟道层CH1，并且第二位线BL2可以联接到第二沟道层CH2。在实施方式中，第一位线BL1可以通过第一导电接触结构CT1联接到第一沟道层CH1，并且第二位线BL2可以通过第二导电接触结构CT2联接到第二沟道层CH2。在实施方式中，第一位线BL1和第二位线BL2可以直接接触第一沟道层CH1和第二沟道层CH2。

第一位线BL1和第二位线BL2可以在一个方向上彼此平行延伸。在实施方式中，第一位线BL1和第二位线BL2可以在第一方向DR1上彼此平行延伸。

栅极层叠体GST和辅助栅极层叠体AGST可以设置在第一位线BL1和第二位线BL2中的每一条与掺杂半导体结构DPS之间。栅极层叠体GST可以包括在第三方向DR3上层叠为彼此间隔开的多个栅电极SSLa、SSLb、WL1至WLn、DSLa和DSLb。辅助栅极层叠体AGST可以包括在第三方向DR3上层叠为彼此间隔开的多个辅助栅电极ASSLa、ASSLb、AWL1至AWLn、ADSLa和ADSLb。

多个栅电极SSLa、SSLb、WL1至WLn、DSLa和DSLb可以包括被实现为至少一层的源极选择线(例如，SSLa)、多条字线WL1至WLn、以及被实现为至少一层的漏极选择线(例如，DSLa)，源极选择线、多条字线和漏极选择线在第三方向DR3上层叠为彼此间隔开。多个辅助栅电极ASSLa、ASSLb、AWL1至AWLn、ADSLa和ADSLb可以包括被实现为至少一层的辅助源极选择线(例如，ASSLa)、多条辅助字线AWL1至AWLn、以及被实现为至少一层的辅助漏极选择线(例如，ADSLa)，辅助源极选择线、多条辅助字线和辅助漏极选择线在第三方向DR3上层叠为彼此间隔开。尽管图3例示了栅极层叠体GST包括第一源极选择线SSLa、第二源极选择线SSLb、第一漏极选择线DSLa和第二漏极选择线DSLb，并且辅助栅极层叠体AGST包括第一辅助源极选择线ASSLa、第二辅助源极选择线ASSLb、第一辅助漏极选择线ADSLa、第二辅助漏极选择线ADSLb的情况，但是源极选择线的数量、漏极选择线的数量、辅助源极选择线的数量、辅助漏极选择线的数量不限于此。

多个辅助栅电极ASSLa、ASSLb、AWL1至AWLn、ADSLa和ADSLb可以与多个栅电极SSLa、SSLb、WL1至WLn、DSLa和DSLb设置在基本相同的物理高度(即，距图3中的DPS层或者某一其它参考位置相同或基本相同的物理距离的层)。例如，多条辅助字线AWL1至AWLn可以与多条字线WL1至WLn设置在基本相同的物理高度(层)。

参照图2和图3，源极选择线SSLa或SSLb可以设置为源极选择晶体管SST的栅电极，多条字线WL1至WLn可以设置为多个存储器单元MC1至MCn的栅电极，并且漏极选择线DSLa或DSLb可以设置为漏极选择晶体管DST的栅电极。辅助源极选择线ASSLa或ASSLb可以设置为第一辅助晶体管AT1的栅电极，多条辅助字线AWL1至AWLn可以设置为多个第二辅助晶体管AT2[1]至AT2[n]的栅电极，并且辅助漏极选择线ADSLa或ADSLb可以设置为第三辅助晶体管AT3的栅电极。

多个栅电极SSLa、SSLb、WL1至WLn、DSLa和DSLb可以与多个辅助栅电极ASSLa、ASSLb、AWL1至AWLn、ADSLa和ADSLb间隔开，并且第一沟道层CH1和第二沟道层CH2插置于其间。

第一沟道层CH1和第二沟道层CH2中的每一个可以包括由多个栅电极SSLa、SSLb、WLl至WLn、DSLa和DSLb控制的单元串(例如，CS1或CS2)的沟道区域，以及由多个辅助栅电极ASSLa、ASSLb、AWL1至AWLn、ADSLa和ADSLb控制的辅助串(例如，AS1或AS2)的沟道区域。

多个栅电极SSLa、SSLb、WL1至WLn、DSLa和DSLb可以与第一沟道层CH1和第二沟道层CH2相邻地延伸，使得可以控制第一单元串CS1的沟道区域和第二单元串CS2的沟道区域。多个辅助栅电极ASSLa、ASSLb、AWL1至AWLn、ADSLa和ADSLb可以与第一沟道层CH1和第二沟道层CH2相邻地延伸，使得可以控制第一辅助串AS1的沟道区域和第二辅助串AS2的沟道区域。在实施方式中，多个栅电极SSLa、SSLb、WL1至WLn、DSLa和DSLb以及多个辅助栅电极ASSLa、ASSLb、AWL1至AWLn、ADSLa和ADSLb可以在第一沟道层CH1和第二沟道层CH2的布置方向上延伸。例如，第一沟道层CH1和第二沟道层CH2可以布置为在第二方向DR2上彼此间隔开，并且多个栅电极SSLa、SSLb、WL1至WLn、DSLa和DSLb以及多个辅助栅电极ASSLa、ASSLb、AWL1至AWLn、ADSLa和ADSLb可以在第二方向DR2上延伸。

参照图3，第一沟道层CH1和第二沟道层CH2中的每一个可以与栅极层叠体GST和辅助栅极层叠体AGST间隔开。尽管在图3中省略了从第一沟道层CH1和第二沟道层CH2中的每一个与栅极层叠体GST之间的空间延伸到第一沟道层CH1和第二沟道层CH2中的每一个与辅助栅极层叠体AGST之间的空间的居间结构，下面将参照图4A和图4B详细描述根据本公开的实施方式的居间结构。居间结构可以包括隧道绝缘层、数据储存层和阻挡绝缘层。

图4A和图4B是例示根据本公开的实施方式的半导体存储器装置的平面图。在下文中，将省略与图3的构造相同的构造的重复描述。

参照图4A和图4B，辅助栅极层叠体AGST和栅极层叠体GST中的每一个可以在第一方向DR1和第二方向DR2上延伸。“柱”是具有与立柱或柱子相同或者至少联想到立柱或柱子的形状的公知结构。在图4A和图4B中，多个柱结构PS被描绘为延伸到图4A和图4B的几何平面中。柱结构PS可以具有基本上类似柱的形状。柱结构PS可以位于或“设置”在辅助栅极层叠体AGST和栅极层叠体GST之间。各自具有未示出的几何中心的多个柱结构PS被定位为或布置为使得柱结构PS的中心可以布置为遵循在第二方向DR2上延伸的几何线或与在第二方向DR2上延伸的几何线对齐。如图所示，柱结构PS可以布置为在第二方向DR2上彼此间隔开，并且它们之间的距离基本相等。每个柱结构PS可以包括芯绝缘层CO、沟道层CH和居间结构IS。

基本上为圈状或环状的沟道层CH也可以延伸到图4A和图4B的平面中。沟道层CH可以由诸如硅或锗之类的半导体材料形成。沟道层CH可以用作图3所示的第一沟道结构CH1或第二沟道结构CH2。沟道层CH可以围绕芯绝缘层CO的侧壁。沟道层CH在本文中被认为具有基本上半圆拱形(Quonset-shaped)的“侧部分”，其不是如词语“侧”所暗示的那样的平坦的或平面的。“侧部分”反而是环状沟道层CH的外侧壁表面的凸起部分或区段。侧部分因此是外侧壁的位于从环状沟道层CH的几何中心或至少靠近环状沟道层CH的几何中心向外延伸并且对着它们之间的大于零度但小于180度的角度的两个半径之间的部分。如图4A和图4B所示，沟道层CH因此可以包括全部位于沟道层CH的外侧壁表面上并因此凸起的第一侧部分CH_S1、第二侧部分CH_S2以及它们之间的连接体CH_L。连接体CH_L在第一侧部分CH_S1和第二侧部分CH_S2之间。第一侧部分CH_S1和第二侧部分CH_S2可以在相同平面上“面对”不同方向，这意味着凸起的侧部分的相对应的几何法线彼此远离地延伸。在实施方式中，第一侧部分CH_S1和第二侧部分CH_S2可以在XY平面上面对不同的方向，即，彼此远离。第一侧部分CH_S1可以被栅极层叠体GST围绕或覆盖，并且第二侧部分CH_S2可以被辅助栅极层叠体AGST围绕或覆盖。连接体CH_L可以从第一侧部分CH_S1延伸到第二侧部分CH_S2，并且可以将第一侧部分CH_S1联接到第二侧部分CH_S2。连接体CH_L可以不“面对”栅极层叠体GST和辅助栅极层叠体AGST，并且反而可以“面对”栅极层叠体GST和辅助栅极层叠体AGST之间的空间。

居间结构IS可以包括隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI。隧道绝缘层TI可以由使得能够进行电荷隧穿的氧化硅层形成。数据储存层DS可以由能够使用福勒-诺德海姆(Fowler-Nordheim)隧穿存储改变的数据的材料层形成。为此，数据储存层DS可以由各种材料(例如，电荷捕获层)形成。电荷捕获层可以包括氮化硅层。本公开不限于此，并且数据储存层DS可以包括相变材料、纳米点等。阻挡绝缘层BI可以包括能够阻挡电荷的绝缘材料。

隧道绝缘层TI可以从栅极层叠体GST和沟道层CH之间的空间延伸到辅助栅极层叠体AGST和沟道层CH之间的空间。换句话说，隧道绝缘层TI可以沿着沟道层CH的第一侧部分CH_S1、第二侧部分CH_S2和连接体CH_L延伸。

参照图4A，数据储存层DS可以从栅极层叠体GST和隧道绝缘层TI之间的空间延伸到辅助栅极层叠体AGST和隧道绝缘层TI之间的空间。换句话说，数据储存层DS可以沿着沟道层CH的第一侧部分CH_S1、第二侧部分CH_S2与连接体CH_L延伸，并且可以设置在沟道层CH的第一侧部分CH_S1与栅极层叠体GST之间以及沟道层CH的第二侧部分CH_S2与辅助栅极层叠体AGST之间。

阻挡绝缘层BI可以从栅极层叠体GST和数据储存层DS之间的空间延伸到辅助栅极层叠体AGST和数据储存层DS之间的空间。换句话说，阻挡绝缘层BI可以沿着沟道层CH的第一侧部分CH_S1、第二侧部分CH_S2和连接体CH_L延伸。

参照图4B，数据储存层DS可以设置在栅极层叠体GST和隧道绝缘层TI之间，并且可以被切割以使得沟道层CH的面对辅助栅极层叠体AGST的局部侧壁被打开。换句话说，数据储存层DS可以沿着沟道层CH的第一侧部分CH_S1延伸，并且可以被切割以打开沟道层CH的第二侧部分CH_S2。以此方式，数据储存层DS可以插置于沟道层CH的第一侧部分CH_S1和栅极层叠体GST之间，但可以不位于沟道层CH的第二侧部分CH_S2和辅助栅极层叠体AGST之间。

阻挡绝缘层BI可以从栅极层叠体GST和数据储存层DS之间的空间延伸到辅助栅极层叠体AGST和隧道绝缘层TI之间的空间。阻挡绝缘层BI可以通过沟道层CH的第一侧部分CH_S1和栅极层叠体GST之间的数据储存层DS与隧道绝缘层TI的一部分间隔开。阻挡绝缘层BI可以接触隧道绝缘层TI的在沟道层CH的第二侧部分CH_S2和辅助栅极层叠体AGST之间的另一部分。

如上所述，根据本公开的实施方式的半导体存储器装置可以包括联接到同一栅电极的多个单元串、以及联接到同一辅助栅电极的多个辅助串。多个辅助串可以与多个单元串形成对。形成同一对的单元串和辅助串可以联接到同一沟道层，并且辅助串可以用于提高单元串的操作可靠性。

图5A至图5C是用于说明根据本公开的实施方式的半导体存储器装置的编程操作的图。

图5A是例示在编程操作期间施加到被选存储块的多条字线WL1至WLn以及多条辅助字线AWL1至AWLn的电压变化的定时图。参照图5A，编程操作可以包括沟道升压时段T1、编程电压施加时段T2和放电时段T3。

图5B是用于说明在沟道升压时段T1期间联接到被选位线BLsel(例如，第一位线BL1)的单元串(例如，第一单元串CS1)和辅助串(例如，第一辅助串AS1)的操作的电路图。图5C是用于说明在沟道升压时段T1期间联接到未选位线BLunsel(例如，第二位线BL2)的单元串(例如，第二单元串CS2)和辅助串(例如，第二辅助串AS2)的操作的电路图。

参照图5A至图5C，可以向位线提供设置电压以执行编程操作。在实施方式中，可以向被选位线BLsel(BL1)施加编程使能电压Vbl，并且可以向未选位线BLunsel(BL2)施加编程禁止电压Vinh。编程使能电压Vbl可以是“接地”电压或参考电压，诸如零伏。它也可以是幅度小于编程禁止电压Vinh(即，比编程禁止电压Vinh具有更小的幅度)的正电压。此外，可以向漏极选择线DSLa和DSLb以及辅助漏极选择线ADSLa和ADSLb施加电源电压Vcc。此外，可以向源极选择线SSLa和SSLb以及辅助源极选择线ASSLa和ASSLb施加接地电压Vss。因为接地电压Vss施加到源极选择线SSLa和SSLb以及辅助源极选择线ASSLa和ASSLb，所以与其联接的第一单元串CS1、第一辅助串AS1、第二单元串CS2和第二辅助串AS2可以与公共源极线CSL电隔离。

在沟道升压时段T1期间，可以向被选字线(例如WLk，其中k是小于或等于n的整数)施加通过电压Vpass2，并且可以向其余的字线(即，未选字线)(例如，WL1至WLk-1和WLk+1至WLn)施加第一电压V1。可以向与被选字线WLk布置在基本相同高度(即，幅度)的被选辅助字线AWLk施加第二电压V2。此外，可以向与未选字线WL1至WLk-1和WLk+1至WLn布置在基本相同高度的未选辅助字线AWL1至AWLk-1和AWLk+1至AWLn施加通过电压Vpass1。在下文中，施加到未选辅助字线AWL1至AWLk-1和AWLk+1至AWLn的通过电压被指定为第一通过电压Vpass1，并且施加到被选字线WLk的通过电压被指定为第二通过电压Vpass2。

在沟道升压时段T1期间，通过第二通过电压Vpass2可以在第一单元串CS1和第二单元串CS2的联接到被选字线WLk的相应存储器单元MCk中形成沟道。此外，通过第一通过电压Vpass1可以在第一辅助串AS1和第二辅助串AS2的联接到未选辅助字线AWL1至AWLk-1和AWLk+1至AWLn的第二辅助晶体管AT2[1]至AT2[k-1]和AT2[k+1]至AT2[n]中形成相应的沟道。因此，形成联接到被选位线BLsel的第一单元串CS1的沟道区域和联接到被选位线BLsel的第一辅助串AS1的沟道区域的第一沟道层(例如，图3的CH1)可以联接到被施加有编程使能电压Vbl的被选位线BLsel。这里，当编程使能电压Vbl是(如上所述的)接地电压时，第一沟道层(例如，图3的CH1)可以具有0V的电压。

在沟道升压时段T1期间，联接到未选位线BLunsel的第二单元串CS2的沟道区域的电压可以增加编程禁止电压Vinh和漏极选择晶体管(例如，联接到DSLa的DST)的阈值电压之间的差，并且漏极选择晶体管(例如，联接到DSLa的DST)可以被截止。类似地，联接到未选位线BLunsel的第二辅助串AS2的沟道区域的电压可以增加编程禁止电压Vinh和第三辅助晶体管(例如，联接到ADSLa的AT3)的阈值电压之间的差，并且第三辅助晶体管(例如，联接到ADSLa的AT3)可以被截止。以此方式，形成第二单元串CS2的沟道区域和第二辅助串AS2的沟道区域的第二沟道层(例如，图3的CH2)可以被浮置。此后，由于可归因于第一通过电压Vpass1和第二通过电压Vpass2的耦合的影响，第二沟道层(例如，图3的CH2)的电压可以进一步增加。

随后，在编程电压施加时段T2期间，施加到被选字线WLk的电压可以从第二通过电压Vpass2增加到编程电压Vpgm。

当编程电压Vpgm被施加到被选字线WLk时，形成第一单元串CS1的沟道区域和第一辅助串AS1的沟道区域的第一沟道层(例如，图3的CH1)的电压保持在设置电压(例如，0V)。因此，由于第一单元串CS1的联接到被选字线WLk的存储器单元MCk的沟道电压与施加到被选字线WLk的编程电压Vpgm之间的差，可以发生Fowler-Nordheim隧穿。因此，可以对第一单元串CS1的存储器单元MCk进行编程。

当编程电压Vpgm被施加到被选字线WLk时，形成第二单元串CS2的沟道区域和第二辅助串AS2的沟道区域的第二沟道层(例如，图3的CH2)的电压可以进一步增加以达到升压电压。因为编程电压Vpgm和升压电压之间的差不足够大以引发Fowler-Nordheim隧穿，所以第二单元串CS2的联接到被选字线WLk的存储器单元MCk可以被禁止编程。

可以以与第二通过电压Vpass2相同或基本相同的电平、或者比第二通过电压Vpass2的电平更高的电平，从图1的电压供应电路30供应第一通过电压Vpass1。随着用于提供未选第二单元串CS2和未选第二辅助串AS2的沟道区域的未选第二沟道层(例如，图3的CH2)的升压电压增加，可以进一步增加编程禁止效果。因此，当第一通过电压Vpass1具有大于第二通过电压Vpass2的电平或幅度时，编程禁止效果可以通过提高升压效率而增加。第二通过电压Vpass2可以保持在均匀的电平，或者可以以逐步方式增加。例如，在第二通过电压Vpass2在沟道升压时段T1期间以逐步方式增加之后，它可以在编程电压施加时段T2期间保持在增加后的电平。

在编程电压施加时段T2期间，可以向未选字线(例如，WL1至WLk-1和WLk+1至WLn)施加第一电压V1，并且可以向被选辅助字线AWLk施加第二电压V2。

可以从图1的电压供应电路30提供小于第一通过电压Vpass1和第二通过电压Vpass2的正电压或者接地电压GND作为第一电压V1和第二电压V2。第一电压V1和第二电压V2可以彼此相等或者不同。第一电压V1和第二电压V2中的每一个可以保持均匀的电平或者可以以逐步方式增加。例如，在第一电压V1可以在沟道升压时段T1期间增加之后，它可以在编程电压施加时段T2期间保持增加后的电平。第二电压在沟道升压时段T1期间可以以第一电平来施加，并且在编程电压施加时段T2期间可以增加到第二电平。本公开的实施方式不限于此，并且可以以各种方式控制第一电压V1和第二电压V2的电平增加定时。

根据本公开的实施方式，可以从图1的电压供应电路30以比第一通过电压Vpass1和第二通过电压Vpass2的电平小的电平来供应向未选字线(例如，WL1至WLk-1和WLk+1至WLn)施加的第一电压V1。因此，在编程操作期间，可以抑制其中联接到未选字线WL1至WLk-1和WLk+1至WLn的存储器单元MC1至MCk-1和MCk+1至MCn被非故意编程的通过干扰现象。

根据本公开的实施方式，可以从图1的电压供应电路30以比第一通过电压Vpass1和第二通过电压Vpass2的电平小的电平来供应向被选辅助字线AWLk施加的第二电压V2。因此，在编程操作期间，可以抑制其中联接到被选辅助字线AWLk的第二辅助晶体管AT2[k]的阈值电压变化的现象。以此方式，第二辅助晶体管AT2[k]的阈值电压可以保持在擦除状态。

在编程电压施加时段T2之后的放电时段T3期间，施加到被选位线BLsel、未选位线BLunsel、被选字线WLk、被选辅助字线AWLk、未选字线WL1至WLk-1和WLk+1至WLn、以及未选辅助字线AWL1至AWLk-1和AWLk+1至AWLn的电压可以被放电。此后，可以执行验证编程操作的验证操作。验证操作可以类似于将在下面描述的读取操作。

图6A和图6B是用于说明根据本公开的实施方式的半导体存储器装置的读取操作的图。

图6A是例示在读取操作期间向被选存储块的多条字线WL1至WLn和多条辅助字线AWL1至AWLn施加的电压的变化的定时图。参照图6A，读取操作可以包括沟道初始化时段T11、评估时段T12、均衡时段T13和放电时段T14。

图6B是用于说明在评估时段T12期间联接到第一位线BL1的第一单元串CS1和第一辅助串AS1的操作的电路图。

参照图6A和图6B，对于读取操作，在第一位线BL1被预充电至预充电电压Vpre之后，在沟道初始化时段T11期间可以向被选字线(例如，WLk，其中k是小于或等于n的自然数)以及与被选字线WLk设置在基本相同的高度的被选辅助字线AWLk施加通过电压Vpass12。此外，可以向未选字线(例如，WL1至WLk-1和WLk+1至WLn)施加第一电压V11，并且可以向与未选字线WL1至WLk-1和WLk+1至WLn设置在基本相同的高度的未选辅助字线(例如，AWL1至AWLk-1和AWLk+1至AWLn)施加通过电压Vpass11。在下文中，向未选辅助字线AWL1至AWLk-1和AWLk+1至AWLn施加的通过电压被指定为第一通过电压Vpass11，并且向被选字线WLk和被选辅助字线AWLk施加的通过电压被指定为第二通过电压Vpass12。

在沟道初始化时段T11期间，可以向漏极选择线DSLa和DSLb、辅助漏极选择线ADSLa和ADSLb、源极选择线SSLa和SSLb、以及辅助源极选择线ASSLa和ASSLb施加电源电压Vcc。可以向公共源极线CSL施加(如上所述的)接地电压GND。

在上述沟道初始化时段T11期间，源极选择晶体管SST、多个存储器单元MC1至MCn、漏极选择晶体管DST以及多个辅助晶体管AT1、AT2[1]至AT2[n]、和AT3可以导通，因此第一单元串CS1和第一辅助串AS1的相应沟道区域可以被初始化。

随后，在评估时段T12期间，可以向被选字线WLk施加读取电压Vr，并且可以向被选辅助字线AWLk施加第二电压V12。

从沟道初始化时段T11开始在评估时段T12期间可以保持施加到未选辅助字线AWL1至AWLk-1和AWLk+1至AWLn的第一通过电压Vpass11。

在向被选字线WLk施加读取电压Vr之前，施加到被选字线WLk的第二通过电压Vpass12可以被放电。本公开的实施方式不限于此，并且可以保持施加到被选字线WLk的第二通过电压Vpass12，直到施加读取电压Vr。

在评估时段T12期间，通过第一通过电压Vpass11可以在联接到未选辅助字线AWL1至AWLk-1和AWLk+1至AWLn的第二辅助晶体管AT2[1]至AT2[k-1]和AT2[k+1]至AT2[n]中形成相应的沟道。沟道是否要使用读取电压Vr而形成在存储器单元MCk中可以依据联接到被选字线WLk的存储器单元MCk的数据储存状态来确定。例如，存储器单元MCk可以具有与高于读取电压Vr的阈值电压相对应的数据储存状态。在这种情况下，即使施加读取电压Vr，也未在存储器单元MCk中形成沟道，并且第一位线BL1的预充电电压Vpre可以被保持而不沿着源极侧路径P2放电。另一方面，存储器单元MCk可以具有与小于读取电压Vr的阈值电压相对应的数据储存状态。在这种情况下，当施加读取电压Vr时，可以在存储器单元MCk中形成沟道，并且第一位线BL1的预充电电压Vpre可以沿着漏极侧路径P1和源极侧路径P2放电。在评估时段T12期间，图1所示的页缓冲器37可以依据预充电电压Vpre是否被放电通过感测第一位线BL1的电压或电流电平的改变来读取存储器单元MCk中存储的数据。

可以从图1的电压供应电路30以与第二通过电压Vpass12相同的电平、或者比第二通过电压Vpass12的电平高的电平来供应第一通过电压Vpass11。当第二通过电压Vpass12具有比第一通过电压Vpass11的电平高的电平时，在读取存储器单元MCk中所存储的数据时可以增加感测电压或感测电流，因此可以提高读取裕度。第一通过电压Vpass11和第二通过电压Vpass12中的每一个可以保持在均匀的电平或者可以以逐步方式增加。例如，第一通过电压Vpass11和第二通过电压Vpass12中的每一个可以在沟道初始化时段T11期间以逐步方式增加。在评估时段T12期间，具有增加后的电平的第一通过电压Vpass11可以被保持并被施加到未选辅助字线AWL1至AWLk-1和AWLk+1至AWLn。

可以从图1的电压供应电路30提供小于第一通过电压Vpass11和第二通过电压Vpass12的正电压或者接地电压GND作为第一电压V11。向未选字线WL1至WLk-1和WLk+1至WLn施加被控制为小于第一通过电压Vpass11和第二通过电压Vpass12的第一电压V11，因此在读取操作期间可以抑制在存储器单元MC1至MCk-1和MCk+1至MCn中发生通过干扰现象。

联接到被选辅助字线AWLk的第二辅助晶体管AT2[k]的阈值电压可以小于或等于与擦除状态相对应的零伏。在评估时段T12期间，第二辅助晶体管AT2[k]可以被截止，从而使得在擦除状态下的第二辅助晶体管AT2[k]中不形成沟道。对于该操作，在评估时段T12期间，可以从图1的电压供应电路30向被选辅助字线AWLk供应接地电压GND或负电压来作为第二电压V12。

在评估时段T12之后的均衡时段T13期间，可以向被选字线WLk和被选辅助字线AWLk中的每一条施加均衡电压Veq。

可以施加均衡电压Veq以减小在随后的放电时段T14期间在多条字线WL1至WLn与多条辅助字线AWL1至AWLn的放电速度之间的差异。均衡电压Veq可以与第二通过电压Vpass12具有相同的电平。

施加到被选字线WLk的读取电压Vr可以在施加均衡电压Veq之前被放电。本公开的实施方式不限于此，并且施加到被选字线WLk的读取电压Vr可以被保持，直到施加均衡电压Veq。

在均衡时段T13之后的放电时段T14期间，施加到第一位线BL1、被选字线WLk、被选辅助字线AWLk、未选字线WL1至WLk-1和WLk+1至WLn、以及未选辅助字线AWL1至AWLk-1和AWLk+1至AWLn的电压可以被放电。

图7和图8是例示根据本公开的实施方式的半导体存储器装置的图。图7是例示半导体存储器装置的掺杂半导体结构101、分离结构SS和多个柱结构140的布置的立体图。图8是例示与图7的结构交叠的多条位线173的布置的平面图。

参照图7，掺杂半导体结构101可以是与图3的掺杂半导体结构DPS相对应的组件。它可以形成为具有与沿第一方向DR1和正交的第二方向DR2延伸的板基本相同的形状。掺杂半导体结构101可以包括其法线在第三方向DR3上延伸的、基本上平坦的表面，第三方向DR3基本上与DR1和DR2二者正交。因此，第一方向DR1、第二方向DR2和第三方向DR3相互正交，分别在可以与X轴方向、Y轴方向和Z轴方向相对应的相应方向上延伸，如以上参照图3所描述的。

掺杂半导体结构101可以包括n型杂质和p型杂质中的至少一种。在实施方式中，掺杂半导体结构101可以由包括n型杂质作为多数载流子的掺杂半导体层形成。在实施方式中，掺杂半导体结构101可以包括包含n型杂质作为多数载流子的掺杂半导体层和包含p型杂质作为多数载流子的掺杂半导体层。

分离结构SS可以设置在掺杂半导体结构101的面对第三方向DR3的一个表面上。分离结构SS可以包括栅极层叠体110A和辅助栅极层叠体110B。

参照图7和图8，栅极层叠体110A和辅助栅极层叠体110B可以形成为在相同平面上彼此啮合。在实施方式中，栅极层叠体110A和辅助栅极层叠体110B可以形成为在XY平面上彼此啮合。更具体地，栅极层叠体110A可以包括至少一个第一指部FP1和与至少一个第一指部FP1交叉的第一焊盘部PP1。辅助栅极层叠体110B可以包括至少一个第二指部FP2和与至少一个第二指部FP2交叉的第二焊盘部PP2。尽管图7和图8例示了三个第一指部FP1和三个第二指部FP2，但是第一指部FP1的数量和第二指部FP2的数量不限于图中所示的数量。第一指部FP1和第二指部FP2可以在第一方向DR1上交替地设置。第一指部FP1和第二指部FP2可以在第二方向DR2上延伸。第一焊盘部PP1和第二焊盘部PP2可以在第一方向DR1上延伸。第一指部FP1和第二指部FP2可以设置在第一焊盘部PP1和第二焊盘部PP2之间。第一指部FP1可以从第一焊盘部PP1朝向第二焊盘部PP2延伸，并且第二指部FP2可以从第二焊盘部PP2朝向第一焊盘部PP1延伸。当栅极层叠体110A包括两个或更多个第一指部FP1时，两个或更多个第一指部FP1可以通过第一焊盘部PP1彼此联接。当辅助栅极层叠体110B包括两个或更多个第二指部FP2时，两个或更多个第二指部FP2可以通过第二焊盘部PP2彼此联接。

多个柱结构140(或多个基本上柱状的结构140)和多个第一绝缘结构121A可以在彼此相邻的第一指部FP1和第二指部FP2之间沿着在第二方向DR2上延伸的几何线交替地设置。每个柱结构140可以具有接触第一指部FP1的第一侧部分140S1和接触第二指部FP2的第二侧部分140S2。每个柱结构140可以对应于上文描述并在图4A和图4B中描绘的柱结构PS。

多个柱结构140可以包括与第一焊盘部PP1相邻的第一焊盘侧柱结构140P1、与第二焊盘部PP2相邻的第二焊盘侧柱结构140P2、以及在第一焊盘侧柱结构140P1和第二焊盘侧柱结构140P2之间的多个中央柱结构140C。第二绝缘结构121B可以设置在第一焊盘侧柱结构140P1和第一焊盘部PP1之间，并且第三绝缘结构121C可以设置在第二焊盘侧柱结构140P2和第二焊盘部PP2之间。第二绝缘结构121B可以接触第一焊盘侧柱结构140P1，并且可以沿着第一焊盘部PP1和第二指部FP2之间的边界延伸。第三绝缘结构121C可以接触第二焊盘侧柱结构140P2，并且可以沿着第二焊盘部PP2和第一指部FP1之间的边界延伸。

第一绝缘结构121A至第三绝缘结构121C和多个柱结构140可以在第三方向DR3上从掺杂半导体结构101延伸。通过第一绝缘结构121A至第三绝缘结构121C与多个柱结构140之间的联接，栅极层叠体110A可以在结构上与辅助栅极层叠体110B分离。

多个柱结构140可以布置成与在第二方向DR2上延伸的基本平行的几何线对齐，因而形成柱结构140的行。当分离结构SS的栅极层叠体110A包括两个或更多个第一指部FP1时，或者当分离结构SS的辅助栅极层叠体110B包括两个或更多个第二指部FP2时，多个柱结构140可以分别布置成两个或更多个基本平行的行。在实施方式中，多个柱结构140可以分别布置于在第一方向DR1上彼此间隔开的第一行1R、第二行2R和第三行3R中。第二行2R可以被定义为设置在第一行1R和第三行3R之间。在这种情况下，栅极层叠体110A和辅助栅极层叠体110B中的每一个可以包括接触两行中的柱结构的指部。例如，辅助栅极层叠体110B可以包括接触第一行1R中的柱结构140和第二行2R中的柱结构140的第二指部FP2，并且栅极层叠体110A可以包括接触第二行2R中的柱结构140和第三行3R中的柱结构140的第一指部FP1。

栅极层叠体110A和辅助栅极层叠体110B可以分别对应于图3所示的栅极层叠体GST和辅助栅极层叠体AGST。栅极层叠体110A和辅助栅极层叠体110B中的每一个可以包括在第三方向DR3上交替地层叠的多个绝缘层111、115和117以及多个导电层155。

绝缘层111、115和117中的每一个可以包括诸如氧化硅之类的绝缘材料。多个绝缘层111、115和117可以包括第一绝缘层111、多个第二绝缘层115和第三绝缘层117。第一绝缘层111可以设置为与掺杂半导体结构101相邻。第三绝缘层117可以在第三方向DR3上与第一绝缘层111间隔开。多个第二绝缘层115可以设置在第一绝缘层111和第三绝缘层117之间，并且可以在第三方向DR3上与多个导电层155交替地设置。

每个导电层155可以包括掺杂半导体层、金属层和导电金属氮化物层中的至少一个。掺杂半导体层可以包括掺杂硅层。金属层可以包括钨、铜、钼等。导电金属氮化物层可以包括氮化钛、氮化钽等。栅极层叠体110A的多个导电层155可以形成图3所示的多个栅电极SSLa、SSLb、WL1至WLn、DSLa和DSLb，并且辅助栅极层叠体110B的多个导电层155可以形成图3所示的多个辅助栅电极ASSLa、ASSLb、AWL1至AWLn、ADSLa和ADSLb。详细地，在多个导电层155当中，布置在与掺杂半导体结构101相邻的层上的导电层可以用作图3所示的源极选择线SSLa和SSLb以及辅助源极选择线ASSLa和ASSLb。其余的导电层可以用作图3的多条字线WL1至WLn、图3的辅助字线AWL1至AWLn、图3的漏极选择线DSLa和DSLb、以及图3的辅助漏极选择线ADSLa和ADSLb。

多个导电层155以及绝缘层111、115和117中的每一个可以通过多个柱结构140以及第一绝缘结构121A至第三绝缘结构121C被分隔为栅极层叠体110A的第一焊盘部PP1和第一指部FP1以及辅助栅极层叠体110B的第二焊盘部PP2和第二指部FP2。当栅极层叠体110A包括接触两行中的柱结构的第一指部时，分离结构151可以设置在接触两行中的柱结构的第一指部中。例如，分离结构151可以设置在接触第二行2R中的柱结构140和第三行3R中的柱结构140的第一指部FP1中。分离结构151可以在第二行2R和第三行3R之间沿着第二方向DR2延伸并且可以延伸到第一焊盘部PP1和第二焊盘部PP2中。分离结构151可以形成为在第三方向DR3上比第一绝缘结构121A至第三绝缘结构121C短。详细地，分离结构151可以形成于导电层155当中用作漏极选择线的导电层被贯穿的深度。分离结构151可以由绝缘材料形成。被分离结构151贯穿的导电层可以分离成用于控制第二行2R中的柱结构的漏极选择线和用于控制第三行3R中的柱结构的漏极选择线。分离结构151可以在平面(例如，XY平面)上形成为具有诸如之字形状、钝锯齿形状、圆锯齿形状或交错形状、波浪形状或直线形状之类的各种形状的各种结构。

参照图8，导电接触结构171可以与相应的柱结构140交叠。每个导电接触结构171可以对应于图3所示的第一导电接触结构CT1或第二导电接触结构CT2。

位线173可以与栅极层叠体110A和辅助栅极层叠体110B间隔开，并且导电接触结构171插置于其间。位线173可以在第一方向DR1上延伸。每条位线173可以对应于图3所示的第一位线BL1或第二位线BL2。

图9和图10是根据本公开的实施方式的半导体存储器装置的截面图。图9和图10所示的相应截面图可以对应于沿着图8的I-I′线截取的半导体存储器装置的截面图。在下文中，将省略与图8的构造相同的构造的重复描述。

如描绘了柱结构截面的图9和图10所示，柱结构140可以包括如以上参照图4A和图4B描述的阻挡绝缘层131、数据储存层133、隧道绝缘层137、沟道层141和芯绝缘层143。在图9和图10中，代表性地例示了与图4B所示的柱结构相对应的阻挡绝缘层131、数据储存层133、隧道绝缘层137、沟道层141和芯绝缘层143。

阻挡绝缘层131、数据储存层133、隧道绝缘层137、沟道层141和芯绝缘层143中的每一个可以在第三方向DR3上从掺杂半导体结构101延伸。沟道层141可以包括面对栅极层叠体110A的第一侧部分141S1和面对辅助栅极层叠体110B的第二侧部分141S2，并且可以接触掺杂半导体结构101。

栅极层叠体110A的多个绝缘层111、115和117以及多个导电层155可以在第三方向DR3上沿着沟道层141的第一侧部分141S1层叠。辅助栅极层叠体110B的多个绝缘层111、115和117以及多个导电层155可以在第三方向DR3上沿着沟道层141的第二侧部分141S2层叠。

阻挡绝缘层131可以接触图7和图8所示的第一绝缘结构121A至第三绝缘结构121C中的至少一个。辅助串的沟道区域可以被限定在沟道层141的第二侧部分141S2中。数据储存层133被切割以打开沟道层141的第二侧部分141S2，由此可以抑制其中由于存储在数据储存层133中的电荷而导致电位在辅助串的沟道区域中变化的现象。

柱结构140还可以包括覆盖半导体层145。覆盖半导体层145可以由包括n型杂质和p型杂质中的至少一种的半导体材料形成。在实施方式中，覆盖半导体层145可以包括n型杂质作为多数载流子。

沟道层141的与覆盖半导体层145相邻的端部可以掺杂有从覆盖半导体层145扩散的杂质，并且沟道层141的与掺杂半导体结构101相邻的端部可以掺杂有从掺杂半导体结构101扩散的杂质。沟道层141可以在第三方向DR3上延伸以围绕覆盖半导体层145的侧壁。

沟道层141的与掺杂半导体结构101相邻的端部可以贯穿阻挡绝缘层131、数据储存层133和隧道绝缘层137并且可以接触掺杂半导体结构101。

参照图9，阻挡绝缘层131、数据储存层133和隧道绝缘层137中的至少一个可以包括插置于掺杂半导体结构101和沟道层141之间的弯折部分。

参照图10，沟道层141的与掺杂半导体结构101相邻的端部可以比阻挡绝缘层131、数据储存层133和隧道绝缘层137朝向掺杂半导体结构101突出地更长，并且可以嵌入在掺杂半导体结构101中。

参照图9和图10，栅极层叠体110A和辅助栅极层叠体110B可以与掺杂半导体结构101交叠。位线173可以与掺杂半导体结构101交叠，且栅极层叠体110A和辅助栅极层叠体110B插置于其间。

位线173可以设置在第一居间绝缘层161上。第一居间绝缘层161可以延伸以覆盖栅极层叠体110A和辅助栅极层叠体110B。第一居间绝缘层161可以被导电接触结构171贯穿。导电接触结构171可以接触沟道层141的第一侧部分141S1和第二侧部分141S2并且在第三方向DR3上朝向位线173延伸。沟道层141的第一侧部分141S1和第二侧部分141S2可以经由导电接触结构171联接到相同的位线173。在一些情况下，可以省略导电接触结构171。在这种情况下，位线173可以直接接触沟道层141的第一侧部分141S1和第二侧部分141S2以及覆盖半导体层145。

半导体存储器装置可以包括半导体基板181以及形成图1所示的外围电路40的多个晶体管TR。半导体基板181可以提供结183作为相应晶体管TR的源极区域和漏极区域。半导体基板181可以由硅、硅-锗、锗、单晶硅、单晶外延层等形成。

每个晶体管TR可以包括层叠在半导体基板181的一个表面上的栅极绝缘层185和栅电极187。每个晶体管TR的结183可以在栅电极187的两侧上形成在半导体基板181中，并且可以被限定为其中注入有n型杂质和p型杂质中的至少一种的区域。

可以用外围电路侧绝缘结构193覆盖晶体管TR和半导体基板181。外围电路侧绝缘结构193可以包括被实现为两层或更多层的绝缘层。

每个晶体管TR可以联接到互连件191。互连件191可以包括实现为两层或更多层的子导电图案。互连件191可以设置在外围电路侧绝缘结构193中。

参照图9，晶体管TR和半导体基板181可以设置为与掺杂半导体结构101相邻。外围电路侧绝缘结构193可以延伸到互连件191和掺杂半导体结构101之间的空间。尽管在图中未示出，但是半导体存储器装置还可以包括导电垂直接触件。导电垂直接触件(未示出)可以联接到互连件191，然后可以在第三方向DR3上延伸以贯穿外围电路侧绝缘结构193。互连件191可以经由导电垂直接触件(未示出)联接到多个导电层155和位线173的任何一个。

参照图10，晶体管TR和半导体基板181可以设置为与位线173相邻。这里，第二居间绝缘层179和第三居间绝缘层197可以设置在外围电路侧绝缘结构193和位线173之间。第二居间绝缘层179可以设置为与位线173相邻，并且第三居间绝缘层197可以设置为与外围电路侧绝缘结构193相邻。

第一接触插塞177和第一导电接合焊盘BP1可以设置在第二居间绝缘层179中。第一接触插塞177和第一导电接合焊盘BP1可以联接到多个导电层155和位线173中的任何一个。在实施方式中，位线173可以经由第一接触插塞177联接到第一导电接合焊盘BP1。

第二接触插塞195和第二导电接合焊盘BP2可以设置在第三居间绝缘层197中。第二接触插塞195和第二导电接合焊盘BP2可以联接到互连件191。在实施方式中，联接到晶体管TR的结183之一的互连件191可以经由第二接触插塞195联接到第二导电接合焊盘BP2。

柱结构140、栅极层叠体110A、辅助栅极层叠体110B、第一居间绝缘层161、导电接触结构171、位线173、第二居间绝缘层179、第一接触插塞177、第一导电接合焊盘BP1可以形成第一结构。半导体基板181、晶体管TR、外围电路侧绝缘结构193、互连件191、第三居间绝缘层197、第二接触插塞195和第二导电接合焊盘BP2可以形成第二结构。可以通过分离的工艺来提供上述第一结构和第二结构。此后，第一结构和第二结构可以经历接合工艺，使得第一导电接合焊盘BP1和第二导电接合焊盘BP2彼此联接，因此第一结构和第二结构可以电气地且在结构上彼此连接。可以在上述接合工艺之后形成掺杂半导体结构101。

第一导电接合焊盘BP1和第二导电接合焊盘BP2可以包括使得能够在它们之间进行接合的金属。在实施方式中，第一导电接合焊盘BP1和第二导电接合焊盘BP2可以包括诸如铜或铜合金之类的金属。

图11A至图11G例示了根据本公开的实施方式的制造半导体存储器装置的方法。

参照图11A，可以在下结构201上形成层叠体210。在实施方式中，下结构201可以设置为图7所示的掺杂半导体结构101。这里，图11A中的下结构201可以形成在包括诸如图9所描绘的半导体基板181之类的半导体基板的结构上。该基板181“支撑”晶体管TR、互连件191和外围电路侧绝缘结构193。在不同的实施方式中，下结构201可以是牺牲基板，或者它可以包括牺牲基板和牺牲基板上的蚀刻停止层。可以在形成图10所示的半导体存储器装置的工艺中提供牺牲基板和蚀刻停止层。在下文中，将基于其中下结构201设置为掺杂半导体的实施方式来描述根据本公开的制造方法。

下结构201可以形成为在第一方向DR1和正交的第二方向DR2上延伸的板的形状。下结构201可以包括具有在与DR1和DR2两者正交的第三方向DR3上延伸的法线的、基本上平坦的表面。第一方向DR1、第二方向DR2和第三方向DR3相互正交并且可以分别定义为如以上参照图3描述的X轴方向、Y轴方向和Z轴方向。

层叠体210可以包括在第三方向DR3上交替地层叠在下结构201上的多个第一材料层和多个第二材料层。在实施方式中，多个第一材料层可以设置为多个绝缘层211、215和217，并且多个第二材料层可以设置为相对于多个第一材料层具有蚀刻选择性的多个牺牲层213。在这种情况下，每个第一材料层可以包括诸如氧化硅之类的绝缘材料，并且每个第二材料层可以由氮化硅形成。在实施方式中，多个第一材料层可以设置为多个绝缘层211、215和217，并且多个第二材料层可以设置为多个导电层。每个第二材料层可以包括掺杂半导体层、金属层和导电金属氮化物层中的至少一个。在下文中，将基于其中多个第一材料层设置为多个绝缘层211、215和217并且多个第二材料层可以设置为多个牺牲层213的实施方式来描述制造半导体存储器装置的方法。

随后，可以形成贯穿层叠体210的初步绝缘结构221。层叠体210可以被初步绝缘结构221分离成初步栅极层叠体210A和初步辅助栅极层叠体210B。

参照图11B，可以形成穿过图11A所示的初步绝缘结构221的一部分的多个孔225。每个孔225可以基本具有管形状或圆柱形状。图11B示出了第一孔和第二孔。以切开图示出了第二孔。孔225或其一部分可以延伸到形成与图11A所示的初步绝缘结构221相邻的初步栅极层叠体210A的层中并且延伸穿过形成与图11A所示的初步绝缘结构221相邻的初步栅极层叠体210A的层。孔225或其一部分还可以延伸到与图11A所示的初步绝缘结构221相邻的初步辅助栅极层叠体210B中。换句话说，每个孔225可以包括局部穿过初步栅极层叠体210A的第一部分和与第一部分相对且是第一部分的镜像的第二部分，该第二部分也局部穿过初步辅助栅极层叠体210B。第一部分和第二部分可以具有基本上半圆拱形。

多个孔225可以布置为在第三方向DR3上彼此基本平行并且在第二方向DR2上彼此间隔开。多个孔225可以均匀地间隔开。图11A所示的初步绝缘结构221可以由多个孔225分离为多个绝缘结构221P。

随后，可以沿着每个孔225的表面形成阻挡绝缘层231。阻挡绝缘层231可以接触绝缘结构221P。

参照图11C，可以在每个孔225中沿着阻挡绝缘层231的表面形成数据储存层233。此后，可以在孔225中的由数据储存层233打开的部分中形成掩模层235。可以使用光刻工艺来对掩模层235进行图案化。掩模层235可以保留在孔225的与初步栅极层叠体210A相邻的部分内，并且可以被图案化以使得孔的与初步辅助栅极层叠体210B相邻的另一部分被打开。

参照图11D，可以通过使用图11C的掩模层235作为蚀刻屏障的蚀刻工艺来去除数据储存层233的一部分。以此方式，数据储存层233可以被切割成具有覆盖阻挡绝缘层231的与初步栅极层叠体210A相邻的部分并且暴露阻挡绝缘层231的与初步辅助栅极层叠体210B相邻的另一部分的结构。在下文中，其余的数据储存层233被称为“切割后的数据储存层233C”。

接下来，可以选择性地去除图11C所示的掩模层235。此后，可以沿着切割后的数据储存层233C的表面和阻挡绝缘层231的通过切割后的数据储存层233C暴露的部分的表面形成隧道绝缘层237。孔225的中央区域225C可以通过隧道绝缘层237打开。

参照图11E，沟道层241可以形成在孔225的中央区域225C(如图11D所示)中。沟道层241可以通过贯穿切割后的数据储存层233C、阻挡绝缘层231和隧道绝缘层237中的至少一个来接触下结构201。沟道层241可以形成为中空形状。可以用芯绝缘层243和覆盖半导体层245来填充具有由沟道层241限定的中空结构的中央区域。

参照图11F，可以去除图11E所示的初步栅极层叠体210A和初步辅助栅极层叠体210B的多个牺牲层213。以此方式，可以在多个绝缘层211、215和217之间打开多个水平空间253。尽管图中未示出，但是可以形成狭缝以穿过图11E所示的初步栅极层叠体210A和初步辅助栅极层叠体210B。在形成狭缝之后可以通过狭缝去除图11E所示的多个牺牲层213。

参照图11G，可以在图11F所示的多个水平空间253中分别形成多个导电层255。在形成多个导电层255之后，可以形成以上参照图7所描述的分离结构151，并且因此可以提供根据本公开的实施方式的栅极层叠体和辅助栅极层叠体。

图12A和图12B例示了根据本公开的实施方式的制造半导体存储器装置的方法。在下文中，将省略与以上参照图11A至图11G描述的工艺相同的工艺的重复描述。

参照图12A，通过使用以上参照图11A和图11B描述的工艺，可以在下结构201上形成包括多个绝缘层211、215和217以及多个牺牲层213的层叠体，并且可以形成穿过层叠体的多个孔225和多个绝缘结构221P。层叠体可以通过多个孔225和多个绝缘结构221P分离成初步栅极层叠体210A和初步辅助栅极层叠体210B。

随后，可以形成阻挡绝缘层231，如以上参照图11B所描述的。此后，可以在每个孔225的通过阻挡绝缘层231打开的部分中形成掩模层335。可以使用光刻工艺来对掩模层335进行图案化。掩模层335可以保留在孔225的与初步辅助栅极层叠体210B相邻的部分内，并且可以被图案化使得孔225的与初步栅极层叠体210A相邻的另一部分被打开。

参照图12B，可以沿着掩模层335的表面和阻挡绝缘层231的通过掩模层335暴露的表面形成数据储存层233。随后，可以去除图12B所示的掩模层335，并且可以去除沿着掩模层335的表面形成的数据储存层233的一部分。通过此方式，如图11D所示，可以提供切割后的数据储存层233C。随后的工艺可以与以上参照图11D至图11G所描述的工艺相同。

图13是例示根据本公开的实施方式的存储器系统的构造的框图。

参照图13，存储器系统1100包括存储器装置1120和存储器控制器1110。

存储器装置1120可以是由多个闪存芯片构成的多芯片封装件。存储器装置1120可以包括通过联接到位线的沟道层彼此联接的单元串和辅助串。每个单元串可以包括沿着沟道层的第一侧部分层叠的多个存储器单元，并且每个辅助串可以包括沿着沟道层的第二侧部分层叠的多个辅助晶体管。

存储器控制器1110可以控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM1111可以用作CPU 1112的工作存储器，CPU 1112可以执行存储器控制器1110的用于数据交换的整体控制操作，并且主机接口1113可以提供有联接到存储器系统1100的主机的数据交换协议。纠错块1114可以检测从存储器装置1120读取的数据中包含的错误，并且可以纠正检测到的错误。存储器接口1115可以与存储器装置1120接口连接。存储器控制器1110还可以包括存储用于与主机接口连接的代码数据的只读存储器(ROM)等。存储器控制器1110可以控制存储器装置1120的操作，以在向多条字线当中的被选字线施加编程电压或读取电压时，向联接到多个辅助晶体管的多条辅助字线当中的未选辅助字线施加第一通过电压，并且向联接到存储器装置1120的多个存储器单元的多条字线当中的未选字线施加小于第一通过电压的第一电压。

上述存储器系统1100可以被实施为其中存储器装置1120和存储器控制器1110彼此组合的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、外围组件互连-高速(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)、或集成驱动电子设备(IDE)之类的各种接口协议中的一种与外部装置(例如，主机)通信。

图14是例示根据本公开的实施方式的计算系统的构造的框图。

参照图14，计算系统1200可以包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，它还可以包括用于向计算系统1200供应操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。

存储器系统1210可以包括存储器装置1212和存储器控制器1211。存储器装置1212可以与以上参照图13描述的存储器装置1120具有相同的构造。存储器控制器1211可以与以上参照图13描述的存储器控制器1110具有相同的构造。

根据本公开的实施方式，沟道层的第一侧部分和第二侧部分可以分离地用作单元串的沟道和辅助串的沟道。此外，沟道层的用作单元串的沟道的第一侧部分可以由多条字线控制，并且沟道层的用作辅助串的沟道的第二侧部分可以由多条辅助字线控制。

根据本公开的实施方式，在编程操作或读取操作期间，可以通过向未选辅助字线施加通过电压来执行编程操作或读取操作。

根据本公开的实施方式，在编程操作或读取操作期间，通过控制要向未选字线施加的电压小于通过电压，可以防止或减小可归因于电压的通过干扰现象。因此，可以提高半导体存储器装置的操作可靠性。

根据本公开，在编程操作或读取操作期间，半导体存储器装置具有操作可靠性，这至少部分地通过控制向未选字线施加的电压来实现。