一种屏蔽栅MOSFET器件及制造方法

技术领域

本发明涉及于功率半导体器件，特别是屏蔽栅沟槽型场效应管器件的结构及其制造方法。

背景技术

以下将对现有的屏蔽栅沟槽型场效应管的相关技术背景进行说明。需指出的是，本文件中所述的对应位置词如“上”、“下”、“左”、“右”、“前”、“后”、“垂直”、“水平”、“竖直”是对应于参考图示的相对位置。具体实施中并不限制固定方向。需指出，附图中的器件并不一定按具体比例绘画。附图中的掺杂区和沟槽的边界所示的直线，以及由该边界所形成的尖角，在实际应用中一般并非直线和精确的角。

屏蔽栅沟槽型场效应管，作为一种新型的功率器件，具有导通电阻低，开关速度快的特点。但是制造上述结构，按照现有的制造方法，整个工艺流程共需要六到八个光刻步骤，如在定义屏蔽栅电极，隔离介质层区域以及形成P体掺杂区时，均需要利用光刻版进行光刻工艺步骤，该器件的工艺成本较为高昂，因此有必要提供一种减少光刻步骤的制造工艺以节省成本。

发明内容

针对上文中所提到的现有屏蔽栅沟槽型场效应管器件的问题，本发明提出一种工艺简单而且制造成本较低的屏蔽栅沟槽型场效应管结构及工艺流程。

一种屏蔽栅沟槽型场效应管器件的制造方法，所述的制造方法包括如下步骤：

第一步:提供第一导电型衬底，并在其上形成第一导电型外延层；

第二步:在第一导电型外延层的上表面形成硬掩膜和一系列的沟槽，分别为第一类沟槽、第二类沟槽和第三类沟槽，第三类沟槽的宽度要大于第一类沟槽、第二类沟槽的宽度；

其中第一类沟槽和第二类沟槽在同一段沟槽内，第三类沟槽位于器件最外围并且包围第一类沟槽和第二类沟槽；

硬掩膜最少包含一层刻蚀速率不同于氧化物的抗刻蚀材料；

第三步：在沟槽内形成沟槽绝缘层和屏蔽栅电极，再沉积氧化物，使第一、二类沟槽完全填满，并使第三类沟槽部分填满；

第四步：形成填充材料，将第三类沟槽填满，所述的填充材料为多晶硅、有机聚合物、氮化物或金属化合物；

第五步：去除硬掩模上方的氧化物和填充材料，暴露硬掩模，再在第二类沟槽和第三类沟槽及其外围的上表面形成光刻胶；

第六步：回刻氧化物，在第一类沟槽内形成极间隔离层；

第七步：在光刻胶的保护下刻蚀硬掩膜；

第八步:去除光刻胶和沉积在第三类沟槽内的填充材料；

第九步:在上部的沟槽侧壁上形成栅氧化层，再形成栅电极；

第十步:以硬掩膜作为离子注入的掩模，进行离子注入；

离子注入时，位于沟槽外围的掩模介质层，将离子注入后形成的第二导电型掺杂体区限定在系列沟槽内部；

第十一步:在半导体上表面形成氧化物介质层，然后在氧化物介质层上形成接触孔；

第一类接触孔位于第二类沟槽的正上方，并深入到沟槽内的屏蔽栅电极中；第二类接触孔位于第一类沟槽或第三类沟槽的正上方，深入到沟槽内的栅电极中；第三类接触孔位于沟槽与沟槽之间，并深入半导体中，与第二导电型掺杂区域和第一导电型掺杂源区接触；

第十二步：形成上表面金属和下表面金属，形成器件。

进一步的，所述的方法进一步还包括有：

第九步：形成栅电极并使栅电极到半导体上表面的深度在0.3到2um之间；

第十一步：形成氧化物介质层后，去除上表面氧化物介质层并暴露半导体上表面；再刻蚀半导体，形成接触孔；

第十二步：利用光刻，在第二类沟槽和第三类沟槽上形成第二类接触孔，一部分的接触孔位于第二类沟槽的正上方，并深入到沟槽内的屏蔽栅电极中；第一类接触孔位于第一类沟槽或第三类沟槽的正上方，深入到沟槽内的栅电极中；然后，形成上下表面金属，并最终形成器件。

进一步的，第一步中的抗刻蚀材料层是半导体氮化物。

进一步的，第五步中,去除硬掩模上方的氧化物和填充材料的方法为化学机械平坦化工艺，并以硬掩模作为研磨停止层。

进一步的，第四步中，所述的填充材料为多晶硅、有机聚合物、氮化物或金属化合物。

进一步的，第三类沟槽还包括有多段往外延伸段沟槽，该延伸段沟槽垂直于该段第三类沟槽。

进一步的，接触孔通过氧化物介质层深入到延伸段沟槽内的栅电极中，将栅电极与上表面金属相连接。

本发明的另一个目的还在于提供一种上述屏蔽栅沟槽型场效应管器件的制造方法制作的器件。

本发明提出的屏蔽栅沟槽型场效应管器件，具有独特的结构及制造工艺流程，比起传统结构和工艺，能节省数个光刻步骤，有效降低制造成本。

附图说明

图1本发明的一个实施例的制造工艺第二步的剖面示意图。

图2为本发明的一个实施例的制造工艺第二步的沟槽结构的部分顶示图。

图3为本发明的一个实施例的制造工艺第三步的剖面示意图。

图4为本发明的一个实施例的制造工艺第四步的剖面示意图。

图5为本发明的一个实施例的制造工艺第五步的剖面示意图。

图6为本发明的一个实施例的制造工艺第六步的剖面示意图。

图7为本发明的一个实施例的制造工艺第七步的剖面示意图。

图8为本发明的一个实施例的制造工艺第八步的剖面示意图。

图9为本发明的一个实施例的制造工艺第九步的剖面示意图。

图10为本发明的一个实施例的制造工艺第十步的剖面示意图。

图11为本发明的一个实施例的制造工艺第十一步的剖面示意图。

图12为本发明的一个实施例的制造工艺第十一步的剖面示意图。

图13A为本发明的一个实施例的部分顶示图。其中切线A-A’的剖面结构如图12。

图13B为图13A的顶示图中切线B-B’的剖面结构。

图13C为图13A的顶示图中切线C-C’的剖面结构。

图14A为图13C的结构在制造工艺中第六步的剖面示意图。

图14B为图13C的结构在制造工艺中第八步的剖面示意图。

图15A为本发明的另一个实施例的制造工艺第九步的剖面示意图。

图15B为本发明的另一个实施例的制造工艺第十步的剖面示意图。

图15C为本发明的另一个实施例的制造工艺第十一步的剖面示意图。

图15D为本发明的另一个实施例的制造工艺第十二步的剖面示意图。

图15E为本发明的另一个实施例的制造工艺第十三步的剖面示意图。

具体实施方式

以下结合附图和实施例，对本发明进行详细说明。需要指出的是，在以下对本发明的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅(Si)材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓(GaN)，碳化硅(SiC)等。在以下说明中，半导体区的导电类型被分为P型(第二导电型)与N型(第一导电型),一个P型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼(B)、铝(Al)、镓(Ga)等。一个N型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷(P)、砷(As)、碲(Sb)、硒(Se)、质子(H

以下说明本发明的屏蔽栅沟槽型场效应管器件的制造工艺步骤：

第一步，请参照图1，提供N

第二步，在外延层的上表面形成硬掩膜301和位于硬掩膜301之间的一系列沟槽，分别为第一类沟槽250、第二类沟槽251和第三类沟槽252，如图1和图3所示，其中，第一类沟槽250用于形成导通区域；第二类沟槽251用于连接屏蔽栅电极和上表面金属层；第三类沟槽252的宽度要大于第一、二类沟槽(250，251)，用于保证器件外围的击穿电压，并且用于连接栅电极和表层金属。

图2展示了器件制作工艺中一种可能的系列沟槽的顶视图。图1的剖面结构对应图2中器件A-A’切线位置。请参照图2，其中第一类沟槽250和第二类沟槽251在同一段沟槽内，第三类沟槽252位于最外围并且包围第一类沟槽250和第二类沟槽251。其中，第三类沟槽252还可能包括多段往外延伸部分，该延伸部分垂直于该段第三类沟槽252，作用是连接栅电极205和上表面金属208，参考图13A和13B。

硬掩膜301最少包含一层刻蚀速率不同于氧化物的抗刻蚀材料，其中抗刻蚀材料层可能是半导体氮化物。

沟槽的形成方法可能包括但不限于干法刻蚀。在一个实施例中，沟槽可能由热离子刻蚀形成。刻蚀后的沟槽可能呈上大下小的形状。在另一个具体的实施例中，沟槽上表面的宽度为0.2-0.5um，深度为1.2-3μm。在再另一个具体的实施例中，沟槽上表面的宽度为0.5-1.5um，深度为3-6μm。

在一个实施例中，首先在外延层的上表面首先形成介质组合层：氧化硅(100-1000A)，硬掩膜材料(1000-4000A)，氧化硅(2000-3000A)；然后通过光刻，形成图形化的介质组合层；之后刻蚀半导体，在图形化介质层组合层之间形成沟槽；在沟槽形成后，对硬掩膜材料进行湿法刻蚀，使其收缩到半导体上表面平台上，由于硬掩膜材料上表面被上方氧化层(氧化硅)保护，使刻蚀只发生在水平方向上，因此硬掩膜材料的左右边界最终刻蚀到半导体上表面平台之内；最后，再除去位于硬掩膜材料上方的氧化层，形成硬掩膜301。

第三步，在沟槽内形成沟槽绝缘层202和屏蔽栅电极203；再沉积氧化物211，使第一、二类沟槽(250，251)完全填满，并使第三类沟槽252部分填满，如图3所示。

沟槽绝缘层202可能为氧化物层，也可能是氧化物层和氮化物层的组合层。

屏蔽栅电极203通常为多晶硅构成，也可能由金属、金属-半导体化合物(例如Al,Ti,W等)，以及它们的组合构成。

在一个具体的实施例中，沟槽绝缘层202为氧化物，先通过热氧化或者化学气相沉积在沟槽(250，251，252)的侧壁覆盖氧化物层，之后沉积屏蔽栅电极材料，再回刻屏蔽栅电极材料到沟槽下部，形成屏蔽栅电极203。屏蔽栅电极203材料为多晶硅，采用湿法或者干法刻蚀进行回刻，回刻后的屏蔽栅电极203的上表面高度到半导体外延层201的上表面距离为0.4-2.0μm。回刻完屏蔽栅电极203之后再次沉积氧化物，沉积方法可能包括几个淀积步骤，其中可能包括一步高密度等离子体化学气相淀积(HDP CVD)工艺。由于第三类沟槽252宽度较第一、二类沟槽(250，251)大，通过调节沉积工艺，可以使第一、二类沟槽被完全填满而第三类沟槽不被完全填满。

该步骤中，相比传统工艺，在形成屏蔽栅电极203时，配合相应的版图改进，可以免去对屏蔽栅电极进行区域定义的光刻工艺，因此缩短了工艺流程，降低了制造成本。

第四步，形成填充材料401，将第三类沟槽252填满，如图4所示。

在一个具体的实施例中，填充材料401可能为多晶硅，形成方法为化学气相沉积。此外，填充材料401也可能为有机聚合物，氮化物，金属化合物等。

第五步，去除硬掩模301上方的氧化物211和填充材料401，暴露硬掩模301，再在第二类沟槽251和第三类沟槽252及其外围的上表面形成光刻胶402，如图5所示。

去除氧化物211和填充材料401的方法可能为刻蚀或者化学机械平坦化工艺。

在一个具体实施例中，首先刻蚀填充材料401使其高度低于硬掩模301；接着再刻蚀氧化物211使其高度低于硬掩模301。

在另一个具体实施例中，通过化学机械平坦化工艺，将外延层201表面多余的氧化物211和填充材料401除去，并以硬掩模301作为研磨停止层，最终暴露半导体上表面的硬掩模301。上述化学机械平坦化工艺有利于晶圆表面较为平整，有利于后续的光刻和刻蚀等工艺的控制。

第六步，回刻氧化物211，在第一类沟槽250内形成极间隔离层204，如图6所示。

刻蚀后形成的极间隔离层204厚度为500-5000A。在一个具体实施例中，使用湿法刻蚀工艺。

在刻蚀极间隔离层204过程中，在光刻胶402和硬掩膜301起到防止侧向刻蚀，保护第二类沟槽251和第三类沟槽252中氧化物的作用。

第七步，在光刻胶402的保护下刻蚀硬掩膜301，直到第一类沟槽250和第二类沟槽251上的硬掩模301被全部刻蚀掉。位于第三类沟槽252外围的硬掩模301，由于受到光刻胶402的保护，则保留在半导体上方。如图7所示。

刻蚀硬掩膜301的方法可能是湿法刻蚀。在一个具体的实施例中，硬掩膜301为氮化硅，刻蚀方法为热磷酸环境下的湿法刻蚀。

第八步，去除光刻胶402和沉积在第三类沟槽252内的填充材料401，如图8所示。

第九步，在上部的沟槽侧壁上形成栅氧化层210，再形成栅电极205，分别如图9所示，终端沟槽252内的栅电极205宽度可以小于其下方的屏蔽栅电极203。

栅氧化层210厚度为200-1000A。形成栅氧化层210的方法可能是热氧化或者是淀积，又或者是两者的组合。在一个实施例中，形成栅氧化层210的方法为湿热氧化，温度为900-1300度。

在一个实施例中，栅电极205形成方法为填充栅电极材料并回刻。其中，栅电极材料通常为多晶硅。回刻的方法可能包括化学平坦化和/或干法刻蚀。

第十步，以硬掩膜301作为离子注入的掩模，进行离子注入,如图10所示。

该离子注入最少包括一步P型离子注入，注入能量为10keV-200keV,离子注入的掺杂物质可能为硼，剂量在1e12-5e14cm

P型离子注入后还可能进行一步N

如图10所示，离子注入时，位于沟槽外围的掩模介质层301阻挡了P型离子，将离子注入后形成的P型掺杂体区216限定在系列沟槽内部，相比传统工艺，在离子注入时最多可以省略P型离子与N

第十一步，在半导体上表面形成氧化物介质层206，然后在氧化物介质层上形成接触孔207。

氧化物介质层206通常由氧化物组成，厚度为0.3-1.5μm。在一个实施例中，氧化物介质层206包含一层位于下方的厚度为0.05-1.0μm的非掺杂氧化硅，以及一层位于上方的厚度为0.1-1.5μm的硼磷硅玻璃。氧化物介质层206形成方法可能包括氧化物淀积和氧化物平坦化工艺。

一部分的接触孔207位于第二类沟槽251的正上方，并深入到沟槽内的屏蔽栅电极203中，如图11所示，为第一类接触孔。另有一部分的接触孔207位于第一类沟槽251或第三类沟槽252的正上方，深入到沟槽内的栅电极205中，为第二类接触孔(2071)。再有另一部分的接触孔207位于沟槽与沟槽之间，并深入半导体中，与P型掺杂区域216和N+型掺杂源区接触，为第三类接触孔。

在一个具体的实施例中，形成接触孔207的方法是：进行光刻，利用光刻胶定义接触孔的位置，再進行干法刻蚀。每一种接触孔的作用都是为了连接到上表面金属208。

在刻蚀接触孔207后，有可能进行一步或多步P

第十二步，形成上表面金属208和下表面金属209，形成器件，如图12所示。

半导体上表面金属208通常为Al或Al化合物，例如，Al/Cu,Al/Si/Cu等，厚度为3-5μm。上表面金属208形成前，有可能首先在接触孔207中填充扩散阻隔金属。其中，扩散阻隔金属的组成材料可能是Ti，W等金属，或者其金属化合物例如TiSi,TiN等。

半导体下表面金属220通常为Ag或Ag化合物，厚度为0.1-2μm。在半导体衬底200下方形成漏极金属209前，可能会先对半导体衬底200进行减薄，使半导体衬底200的厚度减薄至30-200μm。

图13A展示了本发明器件的一个可能的实施例的顶视图。其中A-A’切线对应图12中的器件剖面结构。如图13A中，系列沟槽最外围的第三类沟槽252包括最少一段往外延伸的部分，该延伸部分垂直于该段第三沟槽252。延伸部分的剖面结构如图13B所示(对应图13A中B-B’切线)，如图可见，接触孔207通过氧化物介质层206深入到栅电极205中，将栅电极205与上表面金属208相连接。

在一个实施例中，包围并垂直于第一、第二类沟槽(250，251)的第三类沟槽252，其结构可能如13C所示(对应图13A中C-C’切线)。该第三类沟槽252的内围侧壁为栅氧化层210，外围侧壁为氧化物层211，并且氧化物层211厚度厚于栅氧化层210。栅氧化层210氧化物层211把半导体外延层201和第三类沟槽内的栅电极205相互隔离。栅电极205在靠近栅氧化层210一侧有一个稍高的台阶，图14A和图14B展示上述结构的关键形成步骤。

其中图14A对应工艺第六步。如图13A中所示沟槽结构，由于第三类沟槽252内围与第一类沟槽250相连，工艺第六步中刻蚀第一类沟槽250中的氧化物211时，第三类沟槽(252)中的氧化层211会从侧面被部分刻蚀，形成如图14A所示结构，该刻蚀深度不会超过填充材料401的深度。接着，经过第七步去除硬掩模301和第八步去除填充材料401，该结构如图14B所示，形成内高外低的氧化物层的台阶。在此之后，依次形成栅氧化层210和栅电极205并最终形成图13C中的结构。

图15A到图15E展示了本发明的另一个的实施例的工艺流程的关键步骤。在这个实施例中，前八步工艺步骤和上述第一个实施例一致，且接下来步骤如下：第九步，在上部的沟槽侧壁上形成栅氧化层210，再形成栅电极205，并使栅电极205到半导体上表面的深度在0.3到2um之间，如图15A所示。

第十步中，以硬掩膜301作为离子注入的掩模，进行离子注入，如图15B所示。

第十一步，在半导体上表面形成氧化物介质层206，如图15C所示。其中，氧化物介质层206厚度为0.3-1.5μm。氧化物介质层206为非掺杂氧化硅或/和硼磷硅玻璃。氧化物介质层206形成方法可能为氧化物淀积，也可能首先进行热氧化，再进行氧化物淀积。

第十二步，去除上表面氧化物介质层206并暴露半导体上表面，如图15D所示。其中，可能先进行氧化层平坦化，再进行氧化物刻蚀。

在一个具体实施例中，去除上表面氧化物介质层206的方法为：以硬掩模301作为研磨停止层进行化学机械平坦化工艺,接着再进行氧化物刻蚀，直至暴露半导体上表面。

第十三步，刻蚀半导体，形成接触孔230，如图15E所示。

其中，接触孔(230)可能呈上大下小的形状。接触孔(230)的底部到相邻沟槽侧壁之间的距离在0.05um到0.3um之间。在刻蚀半导体过程中，半导体上方的硬掩模301能保护系列沟槽外围区域，防止该区域被刻蚀。

在刻蚀接触孔230后，有可能进行一步或多步P

第十四步，利用光刻，在第二类沟槽251和第三类沟槽252上形成接触孔207。一部分的接触孔207位于第二类沟槽251的正上方，并深入到沟槽内的屏蔽栅电极203中。另有一部分的接触孔207位于第一类沟槽251或第三类沟槽252的正上方，深入到沟槽内的栅电极205中。

第十五步，形成上下表面金属(208，209)，并最终形成器件。

本发明阐述的屏蔽栅沟槽型场效应管，具有独特的制造工艺流程，结构以及版图，相比传统工艺，可以减少了光刻步骤的次数，能降低制造成本。需要指出，上述实施例中相关工艺步骤，均可以适当增减达到同样的效果，相关技术领域人员应该认识到，上述所描述的本发明的实施例非限定性而是实例性的，本发明可以实现在比上述实施例更宽的范围内。