SRAM单元及其形成方法、以及SRAM存储器件

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种SRAM单元及其形成方法、以及SRAM存储器件。

背景技术

随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM(Static Random Access Memory，静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。

SRAM通常包括多个阵列排布的存储单元(SRAM单元，SRAM cell)，在一种6T SRAM存储单元中，通常包括两个上拉晶体管：第一上拉晶体管PU1，第二晶体管为第二上拉晶体管PU2；两个下拉晶体管：第一下拉晶体管PD1和第二下拉晶体管PD2；以及两个传输门晶体管：第一传输门晶体管PG1和第二传输门晶体管PG2。

对于静态随机存取存储器单元来说，读裕度(read margin)和写裕度(writemargin)均与上拉晶体管、下拉晶体管和传输门晶体管的饱和驱动电流(Idsat)的比例有关。

但是，目前SRAM器件的读写裕度的调整灵活性有待提高。

发明内容

本发明实施例解决的问题是提供一种SRAM单元及其形成方法、以及SRAM存储器件，灵活调整SRAM器件的读写裕度。

为解决上述问题，本发明实施例提供一种SRAM单元，包括：衬底，所述衬底包括存储单元区，所述存储单元区包括中心对称且相邻接的第一区域和第二区域，所述第一区域和第二区域均包括上拉区、下拉区和传输区，分别对应用于形成上拉晶体管、下拉晶体管和传输门晶体管；多个分立于所述衬底上的凸起结构，所述凸起结构包括凸起部和位于凸起部上的沟道结构，多个所述凸起结构之间平行间隔排列；所述沟道结构包括位于所述上拉区的第一沟道结构、以及多个沿传输区和下拉区的排列方向延伸且位于传输区和下拉区的第二沟道结构；隔离层，位于所述衬底上且围绕所述凸起部且暴露出所述沟道结构；多个器件栅极结构，位于所述隔离层上且横跨沟道结构，多个器件栅极结构之间平行间隔排列，所述器件栅极结构的延伸方向垂直于沟道结构的延伸方向；所述器件栅极结构包括位于所述传输区的传输器件栅极、以及位于所述上拉区和下拉区的拉器件栅极结构；沿器件栅极结构的延伸方向上，所述传输器件栅极和所述拉器件栅极的端部相对设置，且所述传输器件栅极和所述拉器件栅极之间为栅极切断区，在沿平行于衬底的投影面上，所述栅极切断区横跨所述传输区的部分数量第二沟道结构；源漏掺杂区，位于所述器件栅极结构两侧的沟道结构内，且位于传输区的源漏掺杂区下方的凸起部数量，与位于所述下拉区的源漏掺杂区下方的凸起部数量相同；切断结构，沿所述器件栅极结构的延伸方向，位于所述传输器件栅极和所述拉器件栅极之间，且贯穿所述栅极切断区下方的第二沟道结构。

相应的，本发明实施例还提供一种SRAM存储器件，包括存储阵列，所述存储阵列包括一个或多个阵列排布的存储单元，所述存储单元为本发明实施例提供的SRAM单元。

相应的，本发明实施例还提供一种SRAM单元的形成方法，包括：提供衬底，所述衬底包括存储单元区，所述存储单元区包括中心对称且相邻接的第一区域和第二区域，所述第一区域和第二区域均包括上拉区、下拉区和传输区，分别对应用于形成上拉晶体管、下拉晶体管和传输门晶体管；所述衬底上形成有多个分立的凸起结构，所述凸起结构包括凸起部和位于凸起部上的沟道结构，多个凸起结构之间平行间隔排列；所述沟道结构包括位于所述上拉区的第一沟道结构、以及多个沿传输区和下拉区的排列方向延伸且位于传输区和下拉区的第二沟道结构；所述传输区和下拉区的第二沟道结构的数量相同；在所述衬底上形成围绕所述凸起部的隔离层，所述隔离层暴露出所述沟道结构；在所述隔离层上形成多个横跨所述沟道结构的栅极结构，多个栅极结构之间平行间隔排列，所述栅极结构的延伸方向垂直于沟道结构的延伸方向；所述栅极结构包括位于所述传输区且延伸至相邻上拉区和下拉区的预设栅极结构；在所述栅极结构两侧的沟道结构内形成源漏掺杂区，且位于所述传输区的源漏掺杂区下方的凸起部数量，与位于所述下拉区的源漏掺杂区下方的凸起部数量相同；在形成所述源漏掺杂区后，对所述栅极结构和所述栅极结构下方的沟道结构进行切断处理，去除沿栅极结构延伸方向位于所述上拉区和传输区之间、与延伸至所述传输区的部分宽度预设栅极结构，以及所述部分宽度预设栅极结构下方的第二沟道结构，在所述预设栅极结构内以及所述传输区的第二沟道结构内形成切断开口，位于所述传输区的剩余预设栅极结构用于作为传输栅极，位于所述上拉区和下拉区的剩余预设栅极结构用于作为拉栅极；在所述切断开口内形成切断结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的SRAM单元中，设置有切断结构，沿器件栅极结构的延伸方向，位于所述传输器件栅极和所述拉器件栅极之间，且贯穿所述传输器件栅极和所述拉器件栅极之间的部分数量第二沟道结构，从而通过切断结构，调整传输区的第二沟道结构数量，相应调整传输门晶体管所包括的沟道数量，进而调整传输门晶体管的有效沟道宽度，使传输门晶体管和下拉晶体管的有效沟道宽度具有差异，进而调整传输门晶体管和下拉晶体管以及上拉晶体管之间的饱和电流比例，相应调整SRAM器件的读裕度(read margin)和写裕度(write margin)。

本发明实施例提供的SRAM单元形成方法中，在形成源漏掺杂区后，沿栅极结构的延伸方向，去除位于所述上拉区和传输区之间、以及延伸位于所述传输区的部分数量第二沟道结构上方的预设栅极结构、以及所述预设栅极结构下方的部分数量第二沟道结构，在所述传输区的第二沟道结构内形成切断开口，从而调整传输区的第二沟道结构数量，相应调整传输门晶体管所包括的沟道数量，进而调整传输门晶体管的有效沟道宽度，使传输门晶体管和下拉晶体管的有效沟道宽度具有差异，进而调整传输门晶体管和下拉晶体管的饱和电流比例，相应调整SRAM器件的读裕度(read margin)和写裕度(write margin)；并且，在去除位于所述上拉区和传输区之间、以及延伸位于所述传输区的部分宽度预设栅极结构的步骤中，去除所述预设栅极结构下方的部分数量第二沟道结构，从而利用栅极切断的工艺调整传输区的第二沟道结构数量，不仅有利于提高工艺兼容性和工艺整合度，而且还有利于节省光罩，进而降低成本。

附图说明

图1是一种SRAM存储阵列的局部布局示意图；

图2是一种SRAM单元的俯视示意图；

图3是图2中SRAM单元的等效电路结构示意图；

图4是本发明SRAM单元一实施例的俯视示意图；

图5是图4沿a-a1方向的剖视图；

图6是图4沿b-b1方向的剖视图；

图7至图22是本发明种SRAM单元的形成方法一实施例中各步骤对应的结构示意图。

具体实施方式

图1是一种SRAM存储阵列的局部布局示意图。其中，所述存储阵列包括多个阵列排布的存储单元(SRAM cell)。

图2是一个SRAM单元(SRAM cell)的布局示意图。图3示出了SRAM单元(SRAM cell)的等效电路结构示意图。

以SRAM单元为6T SRAM单元为示例，在一种6T SRAM存储单元中，通常包括两个上拉晶体管：第一上拉晶体管PU1和第二上拉晶体管PU2；两个下拉晶体管：第一下拉晶体管PD1和第二下拉晶体管PD2；以及两个传输门晶体管：第一传输门晶体管PG1和第二传输门晶体管PG2。

第一下拉晶体管PD1连接至第一上拉晶体管PU1，以及第二下拉晶体管PD2连接至第二上拉晶体管PU2。第一传输门晶体管PG1连接至第一下拉晶体管PD1，以及第二传输门晶体管PG2连接至第二下拉晶体管PD2。

由背景技术可知，对于静态随机存取存储器单元来说，读裕度(read margin)和写裕度(write margin)均与上拉晶体管、下拉晶体管和传输门晶体管之间的饱和驱动电流(Idsat)的比例有关。

具体地，对于SRAM存储器单元来说，上拉晶体管、下拉晶体管和传输门晶体管的饱和驱动电流的比例，经由上拉晶体管、下拉晶体管和传输门晶体管各自的有效沟道宽度而调整，更具体地是调整上拉晶体管、下拉晶体管和传输门晶体管各自包括的沟道的数目。

如图2所示，以及SRAM单元中的各晶体管为鳍式场效应晶体管为示例进行说明，所述SRAM单元包括：

衬底(图未示)，所述衬底包括存储单元区，所述存储单元区包括中心对称且相邻接的第一区域10I和第二区域10II，所述第一区域10I和第二区域10II均包括：用于形成上拉晶体管的上拉区10PU、用于形成下拉晶体管的下拉区10PD以及用于形成传输门晶体管的传输区10PG；所述上拉区10PU包括分别位于第一区域10I和第二区域10II的第一上拉区、及第二上拉区，所述下拉区10PD包括分别位于第一区域10I和第二区域10II的第一下拉区、及第二下拉区；所述传输区10PG包括分别位于第一区域10I和第二区域10II的第一传输区、及第二传输区；多个分立于衬底上的鳍部，多个鳍部之间平行间隔排列；所述存储单元中，所述鳍部包括沿传输区10PG和下拉区10PD的排列方向延伸且位于传输区10PG和下拉区10PD的第一鳍部11、以及位于所述上拉区10PU的第二鳍部12，所述第一鳍部11的数量为多个；多个栅极结构，位于所述衬底上且横跨鳍部，多个栅极结构之间平行间隔排列，所述栅极结构的延伸方向垂直于鳍部的延伸方向；所述栅极结构包括：位于所述传输区10PG的传输栅极13，以及位于所述上拉区10PU和下拉区10PD的拉栅极结构14，所述下拉区10PD和上拉区10PU共用所述拉栅极结构14；沿栅极结构的延伸方向上，所述传输栅极13和所述拉栅极14的端部相对设置；鳍切结构15，沿鳍部的延伸方向上，位于所述传输栅极结构13下方的部分数量鳍部的末端；源漏掺杂区16，位于所述栅极结构两侧的鳍部内。

上述SRAM单元中，沿鳍部的延伸方向上，位于所述传输栅极结构13下方的鳍部的末端设置有鳍切结构。

具体地，鳍部用于提供鳍式场效应晶体管的导电沟道，在SRAM单元的形成过程中，在图形化半导体层形成鳍部后，在形成栅极结构或伪栅结构之前，还去除传输区10PG的部分数量鳍部，使所述传输区10PG的栅极结构所覆盖的鳍部数量，小于下拉区的栅极结构覆盖的鳍部数量，从而起到调节传输区10PG的鳍部数量的作用，进而使传输区10PG和下拉区10PD的有效沟道宽度不同，相应调节传输门晶体管、下拉晶体管、以及上拉晶体管之间的饱和电流比例，进而调节SRAM存储器件的读写裕度。

但是，在上述SRAM单元的形成过程中，通过去除传输区10PG的部分数量鳍部的方式，调节传输门晶体管、下拉晶体管、以及上拉晶体管之间的饱和电流比例，需要额外使用一张光罩，不利于节约成本。

为了解决所述技术问题，本发明实施例提供一种SRAM单元，所述SRAM单元中设置有切断结构，沿器件栅极结构的延伸方向，位于所述传输器件栅极和所述拉器件栅极之间，且贯穿所述传输器件栅极和所述拉器件栅极之间的部分数量第二沟道结构，从而通过切断结构，调整传输区的第二沟道结构数量，相应调整传输门晶体管所包括的沟道数量，进而调整传输门晶体管的有效沟道宽度，使传输门晶体管和下拉晶体管的有效沟道宽度具有差异，进而调整传输门晶体管和下拉晶体管以及上拉晶体管之间的饱和电流比例，相应调整SRAM器件的读裕度(read margin)和写裕度(write margin)。

为了解决所述技术问题，本发明实施例还提供一种SRAM单元形成方法，在形成源漏掺杂区后，沿栅极结构的延伸方向，去除位于所述上拉区和传输区之间、以及延伸位于所述传输区的部分数量第二沟道结构上方的预设栅极结构、以及所述预设栅极结构下方的部分数量第二沟道结构，在所述传输区的第二沟道结构内形成切断开口，从而调整传输区的第二沟道结构数量，相应调整传输门晶体管所包括的沟道数量，进而调整传输门晶体管的有效沟道宽度，使传输门晶体管和下拉晶体管的有效沟道宽度具有差异，进而调整传输门晶体管和下拉晶体管的饱和电流比例，相应调整SRAM器件的读裕度(read margin)和写裕度(write margin)；并且，在去除位于所述上拉区和传输区之间、以及延伸位于所述传输区的部分宽度预设栅极结构的步骤中，去除所述预设栅极结构下方的部分数量第二沟道结构，从而利用栅极切断的工艺调整传输区的第二沟道结构数量，不仅有利于提高工艺兼容性和工艺整合度，而且还有利于节省光罩，进而降低成本。

为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图4至图6，图4为俯视图，图5为图4沿a-a1方向的剖视图，图6为图4沿b-b1方向的剖视图，示出了本发明SRAM单元一实施例的结构示意图。

如图4至图6所示，本实施例中，所述SRAM单元包括：衬底100，所述衬底100包括存储单元区100C，所述存储单元区100C包括中心对称且相邻接的第一区域100I和第二区域100II，所述第一区域100I和第二区域100II均包括上拉区100PU、下拉区100PD和传输区100PG，分别对应用于形成上拉晶体管、下拉晶体管和传输门晶体管；多个分立于所述衬底100上的凸起结构115，所述凸起结构115包括凸起部112和位于凸起部112上的沟道结构110，多个凸起结构115之间平行间隔排列；所述沟道结构110包括位于所述上拉区100PU的第一沟道结构110(1)、以及多个沿传输区100PG和下拉区100PD的排列方向延伸且位于传输区100PG和下拉区100PD的第二沟道结构110(2)；隔离层120，位于所述衬底100上且围绕所述凸起部112且暴露出所述沟道结构110；多个器件栅极结构180，位于所述隔离层120上且横跨沟道结构110，多个器件栅极结构180之间平行间隔排列，所述器件栅极结构180的延伸方向垂直于沟道结构110的延伸方向；所述器件栅极结构180包括位于所述传输区100PG的传输器件栅极180g、以及位于所述上拉区100PU和下拉区100PD的拉器件栅极结构180p；沿器件栅极结构180的延伸方向上，所述传输器件栅极180g和所述拉器件栅极180p的端部相对设置，且所述传输器件栅极180g和所述拉器件栅极180p之间为栅极切断区180c，在沿平行于衬底100的投影面上，所述栅极切断区180c横跨所述传输区100PG的部分数量第二沟道结构110(2)；源漏掺杂区140，位于所述器件栅极结构180两侧的沟道结构110内，且位于传输区100PG的源漏掺杂区140下方的凸起部112数量，与位于所述下拉区100PD的源漏掺杂区140下方的凸起部112数量相同；切断结构170，沿所述器件栅极结构180的延伸方向，位于所述传输器件栅极180g和所述拉器件栅极180p之间，且贯穿所述栅极切断区180c下方的第二沟道结构110(2)。

衬底100用于为半导体结构的形成提供工艺平台。

本实施例中，衬底100的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，衬底100为硅衬底，即所述衬底100的材料为单晶硅。

所述存储单元区100C用于形成存储单元，所述存储单元的数量为多个，多个所述存储单元在衬底100上呈矩阵式排布，用于构成存储阵列。所述存储阵列用于形成SRAM存储器件。

本实施例中，所述存储单元为SRAM单元。

本实施例中，以所述SRAM单元为6T SRAM单元为示例进行说明。

相应地，本实施例中，上拉晶体管包括第一上拉晶体管和第二上拉晶体管，分别对应位于所述第一区域100I的上拉区100PU、以及所述第二区域100II的上拉区100PU；所述下拉晶体管包括第一下拉晶体管和第二下拉晶体管，分别对应位于所述第一区域100I的下拉区100PD和所述第二区域100II的下拉区100PD；所述传输门晶体管包括第一传输门晶体管和第二传输门晶体管，分别对应位于所述第一区域100I的传输区100PG和所述第二区域100II的传输区100PG。

其中，所述第一下拉晶体管与所述第一上拉晶体管共用所述拉器件栅极结构100p；所述第一下拉晶体管与所述第一传输门晶体管共用部分数量的第二沟道结构110(2)。

在其他实施例中，SRAM单元还可以是8T SRAM单元等其他类型的SRAM单元。

凸起部112用于支撑沟道结构110。本实施例中，凸起部112的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，凸起部112的材料为硅。

本实施例中，所述凸起部112与所述衬底100为一体型结构。

所述沟道结构110用于提供晶体管的导电沟道。

本实施例中，所述沟道结构110的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，所述沟道结构110的材料与所述衬底100的材料相同，所述沟道结构110的材料为单晶硅。

本实施例中，所述第二沟道结构110(2)的数量为多个，以便通过调整切断结构170所贯穿的第二沟道结构110(2)数量的方式，调整传输区180g的第二沟道结构110(2)数量，进而调整传输晶体管的有效沟道宽度。

为了简化说明，本实施例以第二沟道结构110(2)的数量为两个为示例进行说明。在其他实施例中，第二沟道结构的数量还可以大于两个。

作为一种示例，所述凸起结构115为鳍部，所述沟道结构110相应为有效鳍部，有效鳍部用于提供鳍式场效应晶体管的导电沟道。所述沟道结构110和所述凸起部112为一体型结构。

在其他实施例中，还可以形成其他类型的晶体管，例如：全包围栅极(GAA)晶体管。相应地，所述沟道结构为悬置于凸起部上的沟道结构层，所述沟道结构层包括一个或多个间隔悬空设置的沟道层。

所述隔离层120的顶面低于所述沟道结构110的顶面。

所述隔离层120用于隔离相邻的凸起部112，所述隔离层120还用于隔离衬底100与后续栅极结构。

所述隔离层120的材料为绝缘材料。本实施例中，所述隔离层120的材料包括氧化硅、氮化硅和氮氧化硅中的一种或两种。

器件栅极结构180用于控制导电沟道的开启或关断。

本实施例中，所述器件栅极结构180包括栅介质层(图未示)和位于栅介质层上的栅电极层(图未示)。

所述栅介质层用于实现栅电极层和导电沟道之间的绝缘。所述栅介质层的材料包括：HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、La

所述栅电极层用于作为器件栅极结构180与外部电路连接的外接电极。

本实施例中，所述器件栅极结构180为金属栅极结构，所述栅电极层的材料为金属。

所述栅电极层的材料包括：TiAl、TiALC、TaAlN、TiAlN、MoN、TaCN、AlN、Ta、TiN、TaN、TaSiN、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的任意一种或多种。

本实施例中，所述器件栅极结构180包括位于所述传输区100PG的传输器件栅极180g、以及位于所述上拉区100PU和下拉区100PD的拉器件栅极结构180p。沿器件栅极结构180的延伸方向上，所述传输器件栅极180g和所述拉器件栅极180p的端部相对设置，且所述传输器件栅极180g和所述拉器件栅极180p之间为栅极切断区180c，在沿平行于衬底100的投影面上，所述栅极切断区180c横跨所述传输区100PG的部分数量第二沟道结构110(2)。

沿器件栅极结构180的延伸方向上，所述传输器件栅极180g和所述拉器件栅极180p的端部相对设置，从而在栅极切断区180c实现传输器件栅极180g和所述拉器件栅极180p的断开。

并且，在沿平行于衬底100的投影面上，所述栅极切断区180c横跨所述传输区100PG的部分数量第二沟道结构110(2)，从而能够调整切断结构所贯穿的栅极切断区下方的第二沟道结构数量，进而调节传输区100PG的有效沟道宽度。

本实施例中，以SRAM单元中的上拉晶体管、下拉晶体管和传输门晶体管均为鳍式场效应晶体管为示例，所述凸起结构115为鳍部，所述沟道结构110为有效鳍部，所述器件栅极结构180覆盖所述有效鳍部的部分顶部和部分侧壁。

在其他实施例中，当上拉晶体管、下拉晶体管和传输门晶体管均为鳍式场效应晶体管为全包围栅极晶体管时，所述沟道结构为悬置于凸起部上的沟道结构层，所述沟道结构层包括一个或多个间隔悬空设置的沟道层；所述器件栅极结构包围所述沟道层。

所述器件栅极结构180的数量为多个，多个所述器件栅极结构180沿沟道结构110的延伸方向间隔排列，所述器件栅极结构180的延伸方向与沟道结构110的延伸方向相垂直。

本实施例中，以SRAM单元为6T SRAM单元为示例。

本实施例中，所述器件栅极结构180的侧壁上还形成有栅极侧墙135。

所述栅极侧墙135用于对所述器件栅极结构180的侧壁起到保护作用，所述栅极侧墙135还用于定义源漏掺杂区的形成位置。

所述栅极侧墙135的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述栅极侧墙135可以为单层结构或叠层结构。本实施例中，所述栅极侧墙135为单层结构，所述栅极侧墙135的材料为氮化硅。

在器件工作时，所述源漏掺杂区140用于提供载流子源。本实施例中，所述源漏掺杂区140包括掺杂有离子的应力层，所述应力层用于为沟道提供应力，从而提高沟道的载流子迁移率。

具体地，当形成NMOS晶体管时，所述源漏掺杂区140的材料为掺杂有N型离子的应力层，所述应力层的材料包括Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。

当形成PMOS晶体管时，所述源漏掺杂区140的材料为掺杂有P型离子的应力层，所述应力层的材料包括Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

本实施例中，位于传输区100PG的源漏掺杂区140下方的凸起部112数量，与位于所述下拉区100PD的源漏掺杂区140下方的凸起部112数量相同。相应地，在所述传输区100PG，位于所述传输器件栅极180g两侧的源漏掺杂区140的体积相当，从而有利于增大所述传输区100PG的源漏掺杂区140内的应力。

需要说明的是，本实施例中，在所述第一区域I中，所述传输器件栅极180g与所述下拉区100PD的拉器件栅极180p共用所述源漏掺杂区140；在所述第二区域II中，所述传输器件栅极180g与所述下拉区100PD的拉器件栅极180p共用所述源漏掺杂区140。

切断结构170位于栅极切断区180c，用于传输栅极130g与拉栅极130p之间的隔离。

切断结构170贯穿所述栅极切断区180c下方的第二沟道结构110(2)，从而通过切断结构170调整传输区180g的第二沟道结构110(2)数量，相应调整传输门晶体管所包括的沟道数量，进而调整传输门晶体管的有效沟道宽度，使传输门晶体管与下拉晶体管、及上拉晶体管之间的有效沟道宽度具有差异，进而调整传输门晶体管与下拉晶体管、及上拉晶体管之间的饱和电流比例，相应调整SRAM器件的读裕度(read margin)和写裕度(writemargin)。

所述切断结构170的材料为介质材料。本实施例中，所述切断结构170的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一实施例，所述切断结构170的材料为氧化硅。

本实施例中，所述切断结构170的侧壁与所述器件栅极结构180沿延伸方向的侧壁相齐平。具体地，在SRAM单元的形成过程中，在形成器件栅极结构180之前，隔离层120上还形成有横跨沟道结构110的伪栅结构，伪栅结构用于为形成器件栅极结构180占据空间位置，在对伪栅结构进行栅极切断处理的过程中，对栅极切断区180c下方的沟道结构进行切断处理，从而有利于简化工艺流程、提高工艺兼容性和工艺整合度，并且有利于节省一张光罩。相应地，对栅极切断区180c下方的沟道结构进行切断处理，所形成的切断开口的侧壁与伪栅结构的侧壁相齐平，在切断开口内形成的切断结构170的侧壁相应与器件栅极结构180沿延伸方向的侧壁相齐平。

本实施例中，以第二沟道结构110(2)的数量为两个，切断结构170贯穿的第二沟道结构110(2)的数量为一个为示例进行说明。在其他实施例中，第二沟道结构的数量还可以大于两个，所述切断结构所贯穿的第二沟道结构的数量可以为一个或多个。

本实施例中，所述切断结构170还贯穿所述栅极切断区180c下方的部分厚度凸起部112，进而增大切断结构170的深度，以提高切断结构170的隔断效果，有利于防止在切断结构170底部产生漏电流，改善了SRAM单元的性能。

本实施例中，所述SRAM单元还包括：层间介质层150，位于所述器件栅极结构180侧部的隔离层120上且覆盖所述源漏掺杂区140。具体地，所述层间介质层150还覆盖所述栅极侧墙135的侧壁。

所述层间介质层150用于对相邻器件之间起到隔离作用。

因此，所述层间介质层150的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层150的材料为氧化硅。

本实施例中，为方便示意和说明，仅在剖视图中示意出所述层间介质层150隔离层120以及栅极侧墙135。

本实施例中，所述SRAM单元还包括：位于所述第一区域100I的第一源漏接触结构(未标示)，位于所述下拉区100PD和上拉区100PU的源漏掺杂区140上方，且与所述下拉区100PD和上拉区100PU的源漏掺杂区140相接触；位于所述第二区域100II第二源漏接触结构(未标示)，位于所述下拉区100PD和上拉区100PU的源漏掺杂区140上方，且与所述下拉区100PD和上拉区100PU的源漏掺杂区140相接触，所述第一源漏接触结构与第二源漏接触结构相间隔；第一互连结构(未标示)，连接第一区域100I的上拉区100PU的源漏掺杂区140与第二区域100II的拉器件栅极100p；第二互连结构(未标示)，连接第二区域II的上拉区100PU的源漏掺杂区140与第一区域II的拉器件栅极100p。

所述第一区域100I中，位于所述下拉区100PD和上拉区100PU的源漏掺杂区140共用所述第一源漏接触结构。所述第二区域II中，位于所述下拉区100PD和上拉区100PU的源漏掺杂区140共用所述第二源漏接触结构。

所述第一互连结构，用于连接第一区域100I的上拉区100PU的源漏掺杂区140与第二区域100II的拉器件栅极100p。所述第二互连结构，用于连接第二区域II的上拉区100PU的源漏掺杂区140与第一区域II的拉器件栅极100p。

在SRAM单元中，第一下拉晶体管PD1连接至第一上拉晶体管PU1，第二下拉晶体管PD2连接至第二上拉晶体管PU2。

具体地，第一下拉晶体管PD1中的源漏掺杂区140通过第一源漏接触结构连接至第一上拉晶体管PU1的源漏掺杂区140，第二下拉晶体管PD2中的源漏掺杂区140通过第二源漏接触结构连接至第二上拉晶体管PU2的源漏掺杂区140。

本实施例中，所述第一源漏接触结构和第二源漏接触结构、第一互连结构以及第二互连结构的材料为导电材料，例如：Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。

相应的，本发明还提供一种SRAM存储器件，包括存储阵列，所述存储阵列包括一个或多个阵列排布的存储单元，所述存储单元为本发明实施例提供的SRAM单元。

由前述实施例可知，本发明实施例通过切断结构，调整传输区的第二沟道结构数量，相应调整传输门晶体管所包括的沟道数量，进而调整传输门晶体管的有效沟道宽度，使传输门晶体管和下拉晶体管的有效沟道宽度具有差异，进而调整传输门晶体管和下拉晶体管以及上拉晶体管之间的饱和电流比例，相应灵活调整SRAM存储器件的读裕度(readmargin)和写裕度(write margin)。

相应的，本发明还提供一种SRAM单元的形成方法。图7至图22是本发明种SRAM单元的形成方法一实施例中各步骤对应的结构示意图。

以下结合附图，对本实施例种SRAM单元的形成方法进行详细说明。

参考图7至图8，图7为俯视图，图8为图7沿a-a1方向的剖视图，提供衬底100，所述衬底100包括存储单元区100C，所述存储单元区100C包括中心对称且相邻接的第一区域100I和第二区域100II，所述第一区域100I和第二区域100II均包括上拉区100PU、下拉区100PD和传输区100PG，分别对应用于形成上拉晶体管、下拉晶体管和传输门晶体管；所述衬底100上形成有多个分立的凸起结构115，所述凸起结构115包括凸起部112和位于凸起部112上的沟道结构110，多个凸起结构115之间平行间隔排列；所述沟道结构110包括位于所述上拉区100PU的第一沟道结构110(1)、以及多个沿传输区100PG和下拉区100PD的排列方向延伸且位于传输区100PG和下拉区100PD的第二沟道结构110(2)；所述传输区100PG和下拉区100PD的第二沟道结构110(2)的数量相同。

衬底100用于为半导体结构的形成提供工艺平台。

本实施例中，衬底100的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，衬底100为硅衬底，即所述衬底100的材料为单晶硅。

所述存储单元区100C用于形成存储单元，所述存储单元的数量为多个，多个所述存储单元在衬底100上呈矩阵式排布，用于构成存储阵列。所述存储阵列用于形成SRAM存储器件。

本实施例中，所述存储单元为SRAM单元。

本实施例中，以所述SRAM单元为6T SRAM单元为示例进行说明。

相应地，本实施例中，上拉晶体管包括第一上拉晶体管和第二上拉晶体管，分别对应位于所述第一区域100I的上拉区100PU、以及所述第二区域100II的上拉区100PU；所述下拉晶体管包括第一下拉晶体管和第二下拉晶体管，分别对应位于所述第一区域100I的下拉区100PD和所述第二区域100II的下拉区100PD；所述传输门晶体管包括第一传输门晶体管和第二传输门晶体管，分别对应位于所述第一区域100I的传输区100PG和所述第二区域100II的传输区100PG。

在其他实施例中，SRAM单元还可以是8T SRAM单元或其他类型的SRAM单元。

凸起部112用于支撑沟道结构110。本实施例中，凸起部112的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，凸起部112的材料为硅。

本实施例中，所述凸起部112与所述衬底100为一体型结构。

所述沟道结构110用于提供晶体管的导电沟道。

本实施例中，所述沟道结构110的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。作为一种示例，所述沟道结构110的材料与所述衬底100的材料相同，所述沟道结构110的材料为单晶硅。

本实施例中，在提供衬底的步骤中，所述传输区100PG和下拉区100PD的第二沟道结构110(2)的数量相同。所述第二沟道结构110(2)为沿传输区100PG和下拉区100PD的排列方向延伸的一体型结构。

本实施例中，所述第二沟道结构110(2)的数量为多个，以便后续通过去除传输区100PG部分数量的第二沟道结构110(2)的方式，调整传输晶体管的有效沟道宽度。

为了简化说明，本实施例以第二沟道结构110(2)的数量为两个为示例进行说明。在其他实施例中，第二沟道结构的数量还可以大于两个。

作为一种示例，所述凸起结构115为鳍部，所述沟道结构110相应为有效鳍部，有效鳍部用于提供鳍式场效应晶体管的导电沟道。所述沟道结构110和所述凸起部112为一体型结构。

在其他实施例中，还可以形成其他类型的晶体管，例如：全包围栅极(GAA)晶体管。相应地，所述沟道结构为悬置于凸起部上的沟道结构层，所述沟道结构层包括一个或多个间隔悬空设置的沟道层。

在提供衬底的步骤中，所述沟道结构为沟道结构层，相邻的所述沟道层之间或所述沟道层底部与凸起部之间还形成有牺牲层。所述牺牲层用于为形成器件栅极结构占据空间位置，所述牺牲层还用于支撑沟道层，从而为形成间隔悬空设置的沟道层提供工艺基础。

关于牺牲层的详细描述，本实施例在此不再赘述。

继续参考图8，在所述衬底100上形成围绕所述凸起部112的隔离层120，所述隔离层120暴露出所述沟道结构110。所述隔离层120的顶面低于所述沟道结构110的顶面。

所述隔离层120用于隔离相邻的凸起部112，所述隔离层120还用于隔离衬底100与后续栅极结构。

所述隔离层120的材料为绝缘材料。本实施例中，所述隔离层120的材料包括氧化硅、氮化硅和氮氧化硅中的一种或两种。

参考图9至图11，图9为俯视图，图10为图9沿a-a1方向的剖视图，图11为图9沿b-b1方向的剖视图，在所述隔离层120上形成多个横跨所述沟道结构110的栅极结构130，多个栅极结构130之间平行间隔排列，所述栅极结构130的延伸方向垂直于沟道结构110的延伸方向；所述栅极结构130包括位于所述传输区100PG且延伸至相邻上拉区100PU和下拉区100PD的预设栅极结构130d。

本实施例中，所述栅极结构130位于所述隔离层120上，且覆盖所述鳍部110的部分顶部和部分侧壁。

所述栅极结构130可以为器件栅极结构，也可以为伪栅极结构(Dummy gate)。本实施例中，以所述栅极结构130为伪栅极结构为示例进行说明，所述栅极结构130相应用于为形成器件栅极结构占据空间位置。

具体地，所述栅极结构130包括伪栅氧化层(图未示)，以及位于所述伪栅氧化层上的伪栅极层(图未示)。

本实施例中，所述栅极结构130为多晶硅栅极结构或非晶硅栅极结构。所述伪栅氧化层的材料可以为氧化硅或掺氮氧化硅；所述伪栅极层的材料为多晶硅或非晶硅。

所述栅极结构130的数量为多个，多个所述栅极结构130沿沟道结构110的延伸方向间隔排列，所述栅极结构130的延伸方向与沟道结构110的延伸方向相垂直。

所述栅极结构130包括位于所述传输区100PG且延伸至相邻上拉区100PU和下拉区100PD的预设栅极结构130d，后续对所述预设栅极结构130d进行切断处理，以便隔断传输区100PG和相邻上拉区100PU之间的预设栅极结构130d。

本实施例中，所述预设栅极结构130d沿垂直于沟道结构110的延伸方向延伸，且所述预设栅极结构130d依次横跨传输区100PG、上拉区100PU和下拉区100PD。

本实施例中，以SRAM单元为6T SRAM单元为示例，所述SRAM单元包括第一区域100I和第二区域100II，所述预设栅极结构130d的数量相应为两个。

本实施例中，所述栅极结构130的侧壁上还形成有栅极侧墙135。

所述栅极侧墙135用于对所述栅极结构130的侧壁起到保护作用，所述栅极侧墙135还用于定义源漏掺杂区的形成位置。

所述栅极侧墙135的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种，所述栅极侧墙135可以为单层结构或叠层结构。本实施例中，所述栅极侧墙135为单层结构，所述栅极侧墙135的材料为氮化硅。

继续参考图9至图11，在所述栅极结构130两侧的沟道结构110内形成源漏掺杂区140，且位于所述传输区100PG的源漏掺杂区140下方的凸起部112数量，与位于所述下拉区100PD的源漏掺杂区140下方的凸起部112数量相同。

在器件工作时，所述源漏掺杂区140用于提供载流子源。本实施例中，所述源漏掺杂区140包括掺杂有离子的应力层，所述应力层用于为沟道提供应力，从而提高沟道的载流子迁移率。

具体地，当形成NMOS晶体管时，所述源漏掺杂区140的材料为掺杂有N型离子的应力层，所述应力层的材料包括Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子。

当形成PMOS晶体管时，所述源漏掺杂区140的材料为掺杂有P型离子的应力层，所述应力层的材料包括Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。

本实施例中，在形成所述栅极结构130的过程中，在所述第一区域I或第二区域II中，所述传输区100PG的预设栅极结构130d横跨的所述沟道结构110的数量，与所述下拉区100PD的预设栅极结构130d横跨的所述沟道结构110的数量相同，因此，位于所述传输区100PG的源漏掺杂区140下方的凸起部112数量，与位于所述下拉区100PD的源漏掺杂区140下方的凸起部112数量相同。

相应地，在形成源漏掺杂区140的步骤中，在所述传输区100PG，位于所述预设栅极结构130d两侧的源漏掺杂区140的体积相当，从而有利于增大传输区100PG的源漏掺杂区140内的应力。

需要说明的是，本实施例中，在所述第一区域I中，所述传输区100PG的预设栅极结构130d与所述下拉区100PD的预设栅极结构130d共用所述源漏掺杂区140；在所述第二区域II中，所述传输区100PG的预设栅极结构130d与所述下拉区100PD的预设栅极结构130d共用所述源漏掺杂区140。

还需要说明的是，结合参考图12，示出了基于图11的剖视图，本实施例中，所述SRAM单元的形成方法还包括：在形成所述源漏掺杂区140后，在所述栅极结构130两侧的隔离层120上形成层间介质层150，所述层间介质层150覆盖所述源漏掺杂区140。具体地，所述层间介质层150还覆盖所述栅极侧墙135的侧壁。

所述层间介质层150用于对相邻器件之间起到隔离作用。

因此，所述层间介质层150的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层150的材料为氧化硅。

本实施例中，为方便示意和说明，仅在剖视图中示意出所述层间介质层150隔离层120以及栅极侧墙135。

参考图13至图15，图13为俯视图，图14为图13沿a-a1方向的剖视图，图15为图13沿b-b1方向的剖视图，在形成所述源漏掺杂区140后，对所述栅极结构130和所述栅极结构140下方的沟道结构110进行切断处理，去除沿栅极结构130延伸方向位于所述上拉区100PU和传输区100PG之间、与延伸至所述传输区100PG的部分宽度预设栅极结构130d，以及所述部分宽度预设栅极结构130d下方的第二沟道结构110(2)，在所述预设栅极结构130d内以及所述传输区100PG的第二沟道结构110(2)内形成切断开口160，位于所述传输区100PG的剩余预设栅极结构130d用于作为传输栅极130g，位于所述上拉区100PU和下拉区100PD的剩余预设栅极结构130d用于作为拉栅极130p。

对所述栅极结构130进行切断处理，从而实现传输区100PG的栅极结构130与下拉区100PD的栅极结构130的间隔。

其中，通过切断开口160实现传输区100PG的栅极结构130与下拉区100PD的栅极结构130的间隔，切断开口160还用于切断传输区100PG的部分数量第二沟道结构110(2)。切断开口160还用于为形成切断结构提供空间位置。

去除位于所述上拉区100PU和传输区100PG之间、以及延伸位于所述传输区的部分数量第二沟道结构110(2)上方的预设栅极结构130d、以及所述预设栅极结构130d下方的部分数量第二沟道结构110(2)，在所述传输区100PG的第二沟道结构110(2)内形成切断开口160，从而调整传输区100PG的第二沟道结构110(2)数量，相应调整传输门晶体管所包括的沟道数量，进而调整传输门晶体管的有效沟道宽度，使传输门晶体管和下拉晶体管以及上拉晶体管之间的有效沟道宽度具有差异，进而调整传输门晶体管和下拉晶体管以及上拉晶体管之间的饱和电流比例，相应调整SRAM器件的读裕度(read margin)和写裕度(writemargin)。

并且，在去除位于所述上拉区100PU和传输区100PG之间、以及延伸位于所述传输区100PG的部分宽度预设栅极结构130d的步骤中，去除所述预设栅极结构130d下方的部分数量第二沟道结构110(2)，从而利用栅极切断(gate cut

)的工艺调整传输区的第二沟道结构110(2)数量，不仅有利于提高工艺兼容性和工艺整合度，而且还有利于节省光罩，进而降低成本。

本实施例中，以第二沟道结构110(2)的数量为两个，切断开口160贯穿的第二沟道结构110(2)的数量为一个为示例进行说明。在其他实施例中，第二沟道结构的数量还可以大于两个，切断开口所贯穿的第二沟道结构的数量可以为一个或多个。

本实施例中，在对所述栅极结构130和所述栅极结构130下方的沟道结构进行切断处理的步骤中，还去除所述部分宽度预设栅极结构130d下方的部分厚度所述凸起部112，有利于防止在切断开口160底部产生漏电流，进而改善SRAM单元的性能。

本实施例中，形成所述切断开口160的步骤包括：形成位于所述上拉区100PU的栅极结构130和传输区100PG的栅极结构130之间的栅极切断槽(未标示)，所述栅极切断槽的下方暴露出所述传输区100PG的部分数量第二沟道结构110(2)；去除所述栅极切断槽下方的第二沟道结构110(2)，在所述第二沟道结构110(2)内形成沟道切断槽(未标示)，所述沟道切断槽与所述栅极切断槽构成所述切断开口160。

其中，栅极切断槽用于实现栅极结构130的切断，沟道切断槽用于实现第二沟道结构110(2)的切断。

具体地，形成所述栅极切断槽的步骤还包括：在形成所述切断槽之前，形成位于栅极结构130上的切断掩膜层(图未示)，所述切断掩膜层中形成有掩膜开口图未示)，所述掩膜开口位于所述上拉区100PU和传输区100PG之间、以及延伸至所述传输区100PG的部分宽度预设栅极结构130d上方；以所述切断掩膜层为掩膜，去除所述掩膜开口下方的预设栅极结构130d，形成所述栅极切断槽。

参考图16至图18，图16为俯视图，图17为图16沿a-a1方向的剖视图，图18为图16沿b-b1方向的剖视图，在所述切断开口160内形成切断结构170。

切断结构170用于传输栅极130g与拉栅极130p之间的隔离。

所述切断结构170的材料为介质材料。本实施例中，所述切断结构170的材料包括氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一实施例，所述切断结构170的材料为氧化硅。

本实施例中，形成所述切断结构170的步骤包括：在所述切断开160口内填充介质材料层(图未示)，所述介质材料层还形成在所述栅极结构130上；去除位于所述栅极结构130顶部上的介质材料层，剩余填充于所述切断开口160内的介质材料层用于作为所述切断结构170。

本实施例中，采用化学气相沉积工艺、原子层沉积工艺、流动式化学气相沉积工艺、等离子体增强化学气相沉积工艺和高深宽比沉积工艺中的一种或多种，形成介质材料层。

本实施例中，采用化学机械研磨工艺，去除位于所述栅极结构130顶部上的介质材料层。

需要说明的是，本实施例中，所述栅极结构130为伪栅结构；因此，结合参考图19至图21，图19为俯视图，图20为图19沿a-a1方向的剖视图，图21为图19沿b-b1方向的剖视图，在形成所述切断结构170之后，所述SRAM单元的形成方法还包括：去除所述伪栅结构，形成栅极开口(图未示)；在所述栅极开口内形成器件栅极结构180。

器件栅极结构180用于控制导电沟道的开启或关断。

本实施例中，所述器件栅极结构180包括栅介质层(图未示)和位于栅介质层上的栅电极层(图未示)。

所述栅介质层用于实现栅电极层和导电沟道之间的绝缘。所述栅介质层的材料包括：HfO

所述栅电极层用于作为器件栅极结构180与外部电路连接的外接电极。

本实施例中，所述器件栅极结构180为金属栅极结构，所述栅电极层的材料为金属。

所述栅电极层的材料包括：TiAl、TiALC、TaAlN、TiAlN、MoN、TaCN、AlN、Ta、TiN、TaN、TaSiN、TiSiN、W、Co、Al、Cu、Ag、Au、Pt和Ni中的任意一种或多种。

本实施例中，所述器件栅极结构180包括位于所述传输区100PG的传输器件栅极180g、以及位于所述上拉区100PU和下拉区100PD的拉器件栅极结构180p。沿器件栅极结构180的延伸方向上，所述传输器件栅极180g和所述拉器件栅极180p的端部相对设置，且所述传输器件栅极180g和所述拉器件栅极180p之间为栅极切断区，在沿平行于衬底100的投影面上，所述栅极切断区横跨所述传输区100PG的部分数量第二沟道结构110(2)。

本实施例中，所述沟道结构110为有效鳍部，所述器件栅极结构180覆盖所述有效鳍部的部分顶部和部分侧壁。

在其他实施例中，当形成全包围栅极晶体管时，所述沟道结构为沟道结构层，相邻的所述沟道层之间或所述沟道层底部与凸起部之间还形成有牺牲层；在形成栅极开口的步骤中，暴露出所述沟道层和牺牲层；所述SRAM单元的形成方法还包括：在形成栅极开口后，在栅极开口内形成器件栅极结构之前，通过栅极开口去除所述牺牲层，形成通槽，所述通槽由相邻的所述沟道层围成或者由所述沟道层与所述凸起部之间围成，所述通槽与所述栅极开口相连通。

相应地，在所述栅极开口和通槽内形成器件栅极结构，所述器件栅极结构包围所述沟道层。

本实施例中，参考图22，示意出了基于图19的俯视图，所述SRAM单元的形成方法还包括：在所述第一区域100I中，形成位于所述下拉区100PD和上拉区100PU的源漏掺杂区140上方，且与所述下拉区100PD和上拉区100PU的源漏掺杂区140相接触的第一源漏接触结构(未标示)；在所述第二区域100II中，形成位于所述下拉区100PD和上拉区100PU的源漏掺杂区140上方，且与所述下拉区100PD和上拉区100PU的源漏掺杂区140相接触的第二源漏接触结构(未标示)，所述第一源漏接触结构与第二源漏接触结构相间隔；形成第一互连结构(未标示)，连接第一区域100I的上拉区100PU的源漏掺杂区140与第二区域100II的拉器件栅极100p；形成第二互连结构(未标示)，连接第二区域II的上拉区100PU的源漏掺杂区140与第一区域II的拉器件栅极100p。

所述第一区域100I中，位于所述下拉区100PD和上拉区100PU的源漏掺杂区140共用所述第一源漏接触结构。所述第二区域II中，位于所述下拉区100PD和上拉区100PU的源漏掺杂区140共用所述第二源漏接触结构。

所述第一互连结构，用于连接第一区域100I的上拉区100PU的源漏掺杂区140与第二区域100II的拉器件栅极100p。所述第二互连结构，用于连接第二区域II的上拉区100PU的源漏掺杂区140与第一区域II的拉器件栅极100p。

在SRAM单元中，第一下拉晶体管PD1连接至第一上拉晶体管PU1，第二下拉晶体管PD2连接至第二上拉晶体管PU2。具体地，第一下拉晶体管PD1中的源漏掺杂区140通过第一源漏接触结构连接至第一上拉晶体管PU1的源漏掺杂区140，第二下拉晶体管PD2中的源漏掺杂区140通过第二源漏接触结构连接至第二上拉晶体管PU2的源漏掺杂区140。

本实施例中，所述第一源漏接触结构和第二源漏接触结构、第一互连结构以及第二互连结构的材料为导电材料，例如：Co、W、Ru、Al、Ir、Rh、Os、Pd、Cu、Pt、Ni、Ta、TaN、Ti和TiN中的一种或多种。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。