位级模式重定时器

技术领域

背景技术

重定时器(也称为重新定时器)通常指具有对信号重定时的时钟数据恢复电路的电路。通过在重定时器的任一侧上创建单独的时钟域，重定时器可用于扩展系统的物理长度。随着电信中载波系统(尤其是T1及El)的出现，重定时器开始受到重视。例如，一些常规载波系统在屏蔽双绞线上承载多通道的语音电路，每几千英尺安装一个重定时器。

在不具有重定时器或重驱动器的情况下，系统中传输的信号的完整性会随着信号的频率或数据速率及/或传输线长度的增加而降级。通过在连接的装置之间使用中继器，可解决接口上的信号降级问题。中继器可经实施为重定时器或重驱动器。重定时器及重驱动器可恢复或增强数据在连接的装置之间传输时的信号完整性。

发明内容

根据一些实施方案，重定时器电路系统包含耦合在接收器与发射器之间的时钟数据恢复电路系统。所述时钟数据恢复电路系统经配置以：从与所述接收器相关联的输入数据信号提取数据分量，将所述数据分量提供到所述发射器，及产生相位控制信号。在所述重定时器电路系统中还包含与所述时钟数据恢复电路系统耦合的相位内插器电路系统。所述相位内插器电路系统包含相位内插器，其经配置以：接收所述相位控制信号，基于所述相位控制信号产生输出时钟信号，及将所述输出时钟信号提供到所述发射器以跟踪所述数据分量的数据分组。

在一些实施方案中，所述重定时器电路系统进一步包含耦合在所述接收器与所述时钟数据恢复电路系统之间的模/数转换器。在一些实施方案中，所述重定时器电路系统进一步包含所述相位内插器电路系统的另一相位内插器。所述另一相位内插器经配置以：接收所述相位控制信号，基于所述相位控制信号产生另一输出时钟信号，及将所述另一输出时钟信号提供到所述模/数转换器。所述模/数转换器经配置以基于所述另一输出时钟信号产生所述输入数据信号。在一些实施方案中，所述另一相位内插器的一或多个电特性与所述相位内插器的一或多个电特性匹配。在一些实施方案中，所述相位内插器及所述另一相位内插器经配置以通过处理所述相位控制信号的控制码来控制基本时钟信号的相位，而基于所述相位控制信号产生相应的输出时钟信号。

在一些实施方案中，所述重定时器电路系统进一步包含耦合在所述时钟数据恢复电路系统与所述相位内插器之间的数字滤波器。所述数字滤波器经配置以执行所述相位控制信号的数字滤波，以移除或减少与抖动噪声相关联的一或多个频率分量。在一些实施方案中，所述数字滤波器包含一或多个低通滤波器。在一些实施方案中，低通滤波器可包含一或多个移动平均滤波器。例如，两个或更多个移动平均滤波器可串联耦合且具有相同或不同的配置。

在一些实施方案中，移动平均滤波器可根据以下而配置：OUT(m,next)＝OUT(m,previous)+1/m(X(n+1)-X(n-m+1))，其中OUT(m)是移动平均滤波器的平滑输出，X(n)是相位控制信号的控制码序列，且m是除法因子。在一些其它实施方案中，移动平均滤波器根据以下而配置：OUT(n)＝OUT(n-1)+1/N(P(n)-P(n-N))，其中OUT(n)是移动平均滤波器的平滑输出，P(n)是相位控制信号的控制码序列，N＝2^m，且m是除法因子。在一些实施方案中，移动平均滤波器包含两个或更多个m位移位电路、两个或更多个延迟单元及两个或更多个加法器。

在一些实施方案中，一种重定时器系统包含：第一装置、第二装置及连接所述第一及第二装置的数据接口。所述数据接口包含中继器。所述中继器包含耦合在与所述第一装置通信的接收器及与所述第二装置通信的发射器之间的时钟数据恢复电路系统。所述中继器进一步包含与所述时钟数据恢复电路系统耦合的相位内插器电路系统。

在一些实施方案中，一种重定时方法包含：从与接收器相关联的输入数据信号提取数据分量，将所述数据分量提供到发射器，产生相位控制信号，基于所述相位控制信号产生输出时钟信号，及将所述输出时钟信号提供到所述发射器以跟踪所述数据分量的数据分组。

在一些实施方案中，所述重定时方法进一步包含对所述相位控制信号执行数字滤波，以移除或减少与抖动噪声相关联的一或多个频率分量。例如，所述数字滤波可包含低通滤波。

通过参考说明书及附图的其余部分，可进一步理解各种实施方案的性质及优点。

附图说明

图1A是描绘呈串行接口通信系统100形式的数据传输系统的实例的框图。

图1B是描绘系统100的一些实施方案的实例的框图，其中总线包含一或多个中继器108。

图2是描绘根据一些实施方案的重定时器200的实例的框图。

图3是描绘根据数字滤波器的一些实施方案的移动平均滤波器300的实例的框图。

图4是描绘根据数字滤波器的一些实施方案的包含至少两个移动平均滤波器404a及404b的低通滤波器400的实例的框图。

图5是描绘根据一些实施方案执行的重定时方法500的实例的流程图。

具体实施方式

现在将详细参考具体实施方案。这些实施方案的实例在附图中说明。应注意，这些实例是出于说明性目的而描述，且不旨在限制本公开的范围。确切来说，所描述的实施方案的替代物、修改及等效物包含在由所附权利要求书所界定的本公开的范围内。另外，为了促进对所描述的实施方案的透彻理解，可提供具体细节。可在没有部分或全部这些细节的情况下实践本公开范围内的一些实施方案。进一步来说，为了清晰起见，可能没有详细描述众所周知的特征。

所公开的一些实施方案涉及重定时器，其主要在数字域中实施以使用干净的时钟主动重传输输入数据信号的数据分组的新副本。所公开的重定时器的一些实例可在应用中实施以提供增强的覆盖范围。此类应用的实例包含(但不限于)：到达大型印刷电路板(PCB)的角落、使用额外的连接器、支持子卡、到达扩展架、补偿劣质PCB材料的使用及增强装置操作。

本公开的一些实施方案涉及用于相位控制的重定时器电路系统及技术，其通过从时钟数据恢复电路(CDR)产生相位控制码并将所述相位控制码经由数字滤波器发送到与发射器(Tx)通信的相位内插器(PI)。相位控制码控制PI，且PI的输出时钟信号被传递到Tx，以跟踪并行数据流或由CDR从输入数据信号中提取并由CDR提供到Tx的数据分量的其它部分。

在一些实施方案中，耦合在CDR与PI之间的数字滤波器经配置以通过数字信号调节来改进承载相位控制码的相位控制信号的信号质量。例如，数字滤波器可对相位控制信号执行数字域中的高频滤波，以减少抖动噪声。在一些实施方案中，数字滤波器包含一或多个低通有限脉冲响应(FIR)滤波器。例如，低通FIR滤波器可经实施以包含一或多个移动平均(MA)滤波器。此类MA滤波器经配置以平滑相位控制信号的离散时间数据，也就是说，移除相位控制信号的非所要的高频分量，因为信号的高频分量通常表示抖动噪声。此外或替代地，其它类型的低通FIR滤波器可并入数字滤波器中，低通无限脉冲响应(IIR)滤波器也可并入数字滤波器中。

本文所公开的重定时器电路系统及技术的一些实施方案可使用各种传输协议来实践，例如用于在连接的装置之间传输串行数据的那些协议。此类协议的实例包含显示端口标准、高清多媒体接口(HDMl)标准、串行ATA标准、外围组件互连高速(PCI-E)标准、通用串行总线(USB)标准、超传输协议、无限带宽(Infiniband)协议、XAUI协议及以太网协议。随着时间的推移，这些协议中的每一者都已演进到包含多代，且至少针对某些协议，每一代都有多个版本。串行接口可使用单端或差分信令任一者根据这些标准中的任一者来实施。

应注意，由本公开实现的电路及技术更普遍地适用。例如，任何串行或并行接口或协议可受益于本文所描述的技术。因此，本公开的范围不应受到此类实施方案的限制。

图1A是描绘呈串行接口通信系统100形式的数据传输系统的实例的框图。系统100可根据上文所提及的各种传输协议中的任一者实施，包含例如显示端口标准、HDMI标准、串行ATA标准、PCI-E标准、USB标准、超传输协议、无限带宽协议、XAUI协议、以太网协议或每一者的任一代及/或版本。

系统100包含上游装置102、下游装置104及串行总线106。应了解，系统100可为双向通信系统，其中上游装置102能够传输及接收，且下游装置104能够传输及接收。

还应了解，系统100的双向实施方案可包含全双工实施方案及半双工实施方案，其具有用于Tx及接收器(Rx)端口的切换接口。应进一步了解，系统100可为单向通信系统，其中上游装置102能够传输，且下游装置104能够接收。

图1B是描绘系统100的一些实施方案的实例的框图，其中总线包含一或多个中继器108，中继器108是中间高速信号调节收发器的实例。中继器可串联耦合，其中此类装置的数量取决于总线的迹线或缆线长度。中继器108可用作串行总线106的串行链路驱动器接口，或多个中继器108可用于为串行总线106提供串行链路驱动器接口。此外，应了解，串行总线106包含在传输媒体中形成或使用传输媒体的迹线或缆线，所述传输媒体为例如导电材料或用于传播电信号的其它构件。应进一步了解，包含一或多个中继器的串行总线通信系统100的实施方案可为全双工双向、半双工双向或单向，如针对图1A所描述的。

在图1A及1B中，上游装置102可在更大的装置或系统中实施，例如各种集成电路或装置中的任一者，包含(但不限于)输入/输出(I/O)集线器、根复合体(root complex)、服务器及膝上型计算机对接站等。此外，应了解，下游装置104可在更大的装置或系统中实施，例如各种外围装置中的任一者，包含(但不限于)硬盘驱动器、图形卡及子卡等。应了解，对上游装置及下游装置的引用是出于实例的目的，且上面所列出的上游装置102及下游装置104的实例可对应于不利用层级拓扑的串行标准的终端通信装置。

经由串行总线106的通信可使用差分或单端信令协议。例如，上游装置102可包含用于提供差分信号的差分输出驱动器(未展示)。中继器108(当存在时)处理来自上游装置102的输出传输，以将此类经处理的输出传输提供到另一中继器或直接提供到下游装置104。下游装置104可包含差分输入驱动器(未展示)。存在许多已知的差分数字信令协议可与串行总线通信系统100一起使用，举例来说，例如差分短截线串联端接逻辑(SSTL)、差分高速收发器逻辑(HSTL)、低电压差分信令(LVDS)、差分低电压正射极耦合逻辑(LVPECL)，及减少摆动差分信令(RSDS)，以及其它差分数字信令协议。此外，考虑使用单端串行接口协议的实施方案，举例来说，例如，低电压晶体管-晶体管逻辑(LVTTL)(例如用于PCI)及低电压互补金属氧化物半导体(LVCMOS)，以及其它单端串行接口协议。常规上，PCI使用LVTTL输入缓冲器及推拉输出缓冲器。

图2是描绘重定时器200的实例的框图，重定时器200在一些实施方案中可用作中继器。重定时器200主要使用本文所描述的电路组件的组合在数字域中实施。重定时器200包含用于与上游装置或下游装置连接的Tx端口204及Rx端口208。在所描绘的实例中，重定时器200的端口204及208采用差分信令；然而，单端实施方案也是可能的。

在图2中，重定时器200包含Tx端口204处的Tx 212及Rx端口208处的Rx 216。Tx212可为能够传输信号(包含承载数据的信号)的任何电路系统或装置。以说明的方式，Tx可包含发光二极管(LED)或激光二极管。Rx 216可为能够接收信号的任何电路系统或装置。

在图2中，耦合到Rx 216的是连续时间线性均衡器(CTLE)220，其可被并入以处理从Rx 216所接收的信号并均衡信号中的频率相关损耗，例如，在通信信道中经历的频率相关损耗。CTLE 220的输出耦合到模/数转换器(ADC)224的输入，ADC 224将来自CTLE 220的经均衡信号转换为数字数据信号。例如，ADC 224可经实施为5位时间交错ADC。ADC 224具有输出，其经耦合以将数字数据信号递送到CDR 228的输入，在此实例中，CDR 228任选地包含集成决策反馈均衡器(DFE)232。DFE 232可用作非线性均衡器，抑制由于信道缺陷(例如高频损耗及陷波(notch))而引起的符号间干扰(ISI)。CDR228的数据输出236耦合到先进先出电路(FIFO)240，其处理由CDR 228提取的数据分量并将其输出到Tx 212，如所说明的。特定来说，FIFO 240耦合在CDR 228与Tx 212之间，并经配置作为用于将数据分量的数据分组从CDR 228传送到Tx 212的缓冲器。在一些实施方案中，FIFO 240将数据分组作为多位并行数据信号传送，而在一些其它实施方案中，FIFO 240以串行方式操作以依序传送数据分组。

在图2中，重定时器200的CDR 228是数字类型的，尤其是基于相位内插器的CDR，其经配置以与PI通信，这与通常与例如锁相环路(PLL)的模拟电路系统通信的常规模拟类型CDR相反。重定时器200进一步包含：耦合在CDR 228的PI控制输出246与ADC224之间的第一PI 244，以及耦合在PI控制输出246与Tx 212之间的第二PI 248。第一PI 244与Rx 216相关联，而第二PI 248与Tx 212相关联。数字滤波器252耦合在PI控制输出246与第二PI 248之间。在此实例中，第一PI 244可使用四个不同的相位时钟输入及可调整电流源来实施，以更新作为输出时钟信号提供到ADC 224的采样时钟的相位输出。

在图2中，例如，当在同一芯片上实施时，第一PI 244的电特性被第二PI 248复制或紧密匹配。以这种方式配置第二PI 248是有益的，因为PI通常在芯片设计及制造方面是可用电路。通过将来自CDR 228的PI控制输出246的相同相位控制信号传递到第一PI 244及第二PI 248来提供第一PI 244及第二PI 248的相同相位控制。第二PI 248的时钟输出260可将输出时钟信号传递到Tx，以相应地跟踪从FIFO 240提供到Tx 212的数据分量的并行数据流。

在图2中，在一些实施方案中，系统PLL(SysPLL)256可位于重定时器200的外部，但在此实例中其被说明为重定时器200的一部分以便于理解。以说明的方式，SysPLL 256可经实施为全数字PLL(ADPLL)。SysPLL 256将基本时钟信号输出到第一PI 244及第二PI 248两者。从CDR 228传递到第一及第二PI 244及248的相位控制信号控制PI 244及248以改变基本时钟信号的相位。每一PI相应地产生相应的输出时钟信号。第一PI 244将输出时钟信号提供到ADC 224，而第二PI 248可在时钟输出260处设置输出时钟信号，其中此输出时钟信号与Tx 212处提供的数据流对准。

在操作中，CDR 228跟踪上文所提及的数字数据信号的传入位流，并从位流提取嵌入式时钟信号及数据分量。在此实例中，CDR 228通过检查来自由ADC 224采样的数据的相位信息并将相位控制信号持续更新到第一PI 244来实现这点。如果CDR 228发现经采样数据在从第一PI 244提供到ADC 224的输出时钟信号之前，那么CDR 228更新相位控制信号以对应地增加时钟频率，反之亦然。目标是将由SysPLL 256产生的基本时钟信号与嵌入式时钟信号对准，并在最佳定时对数据进行采样。

在此实例中，CDR 228收集特定时间段内的经采样数据，并使用统计方法来确定是否以及何时更新相位控制信号。在一些实施方案中，CDR 228还可滤除掉位流中的一些非所要的数据模式，以防止产生错误的相位控制信号。

在一个实例中，传递到第一及第二PI 244及248的相位控制信号是34位，且可分类为两个部分：2位象限部分及32位码部分。例如，相位控制信号一次可更新最多2位(象限部分中的1位及码部分中的1位)，以避免物理电路系统中的耦合。在此类情况下，相位控制信号大部分时间更新1位，且仅在象限改变时更新2位。

在图2中，在此实例中，以说明的方式，ADC 224可经实施为具有2位插值的闪存5位ADC。例如，ADC 224可包含具有高于10GHz的输入带宽的四个时间交错ADC。举例来说，ADC224的采样时钟可以5GHz运行，有效位数(ENOB)高于4.5位。在此类实施方案中，DFE 232可接收四个时间交错ADC的输出数据，并相应地处理/优化DFE系数。CDR 228可基于来自PI244的输出时钟信号应用算法来调整早/晚采样。

在图2中，数字滤波器252耦合在CDR 228与第二PI 248之间，且经配置以在数字域中对相位控制信号执行高频滤波，以减轻来自CDR 228的PI控制输出246的相位控制信号的切换。数字滤波器252可使用定制的传送函数来实施，以在相位控制码输入到第二PI 248之前对相位控制信号的相位控制码进行滤波。

内部数字逻辑、状态机及/或微控制器可用于控制及以其它方式管理重定时器200的组件，包含CTLE 220、ADC 224、CDR 228、FIFO 240、数字滤波器252以及第一及第二PI244及248。内部数字逻辑、状态机及/或微控制器还可管理CTLE 220及DFE 232的自动适配，并实施协议链路训练及状态更新。

在一些实施方案中，数字滤波器(例如图2的数字滤波器252)包含一或多个低通FIR或IIR滤波器。例如，低通FIR滤波器可经实施以包含一或多个级联MA滤波器，以平滑相位控制信号的离散时间数据。在一些实施方案中，MA滤波器可经配置以具有滑动窗口结构，其中窗口的大小是除法因子。例如，MA滤波器可根据以下公式操作：

OUT(m,next)＝OUT(m,previous)+1/m(X(n+1)-X(n-m+1))，其中：

OUT(m)是输出数据；

X(n)是经采样输入数据，例如，从CDR输出以控制PI的相位控制信号的相位控制码序列；

n＝0,1,2,…；且

m是8、16、32、64、128、256等的除法因子。

在上面的公式中，当计算下一个MA值时，MA滤波器的逻辑将新的经采样数据(X(n+l))相加，并减去旧的经采样数据(X(n-m+l))。当与一些常规低通FIR滤波器相比时，MA滤波器的此类实施方案是期望的，因为所公开的MA滤波器可使用加法器及减法器实施，即不需要乘法器。

图3是描绘根据数字滤波器(例如图2的数字滤波器252)的一些实施方案的MA滤波器300的实例的框图。在此实例中，MA滤波器300使用两个m位移位电路304及308来实施，而不是使用常规低通FIR滤波器的乘法器。在图3中，MA滤波器300根据以下公式操作：

OUT(n)＝OUT(n-1)+1/N(P(n)-P(n-N))，其中：

OUT(n)是输出数据；

P(n)是经采样输入数据，例如，从CDR输出以控制PI的相位控制信号的相位控制码序列；

n＝0,1,2,…；且

N＝2^m，其中m是8、16、32、64、128、256等的除法因子。

在图3中，MA滤波器300包含N个延迟单元312a、312b、312c…312N，它们串联耦合以在输入处接收P(n)并产生P(n-N)。P(n)还被提供为到移位电路304的输入，而P(n-N)被提供为到移位电路308的输入。在此实例中，在第一加法器316处，从移位电路304的输出减去移位电路308的输出。第二加法器320接收第一加法器316的输出，并与另一延迟单元324交互，以根据上面的公式基于OUT(n-1)以及l/N(P(n)-P(n-N))产生OUT(n)。

图4是描绘根据数字滤波器的一些实施方案的包含至少两个级联MA滤波器404a及404b的低通滤波器400的实例的框图。在此实例中，从CDR 408输出的相位控制信号首先由MA滤波器404a平滑，然后由MA滤波器404b平滑。在此实例中，MA滤波器404b的输出被提供到二进制到温度计(binary-to-thermometer)412，以用于二进制到温度计解码，然后被递送到另一组件，例如PI。在此实例中，两个MA滤波器都根据先前的公式操作，即：

OUT(n)＝OUT(n-1)+1/N(P(n)-P(n-N))，其中

OUT(n)是输出数据；

P(n)是经采样输入数据，例如，从CDR输出以控制PI的相位控制信号的相位控制码序列；且

n＝0,1,2,…。

然而，在图4的实例中，以说明的方式，MA滤波器404a支持N＝8、16、32及64，而MA滤波器404b支持N＝4。在其它实例中，针对MA滤波器404a及404b中的任一或两者，N可为2、4、8、16、32、64、128、256或512。

图5是描绘根据一些实施方案执行的重定时方法500的实例的流程图。在图5中，重定时方法500包含：在504处，CDR从与接收器相关联的输入数据信号提取数据分量，如上文所描述的。在508处，例如通过FIFO将数据分量从CDR提供到发射器，如上文所描述的。在512处，CDR产生相位控制信号，如上文所描述的。在一些实施方案中，在516处，并入数字滤波器以接收并执行相位控制信号的数字滤波，以移除或减少与抖动噪声相关联的一或多个频率分量。在520处，相位内插器从数字滤波器接收相位控制信号，并基于相位控制信号产生输出时钟信号。在524处，相位内插器将输出时钟信号提供到发射器以跟踪数据分量的数据分组。

所属领域的技术人员将理解，可在不脱离本公开的范围的情况下对本文所描述的实施方案的形式及细节进行改变。另外，尽管已参考各种实施方案描述各种优点、方面及对象，但本公开的范围不应受到此类优点、方面及对象的限制。确切来说，应参考所附权利要求书确定本公开的范围。