双屏蔽氧化物损伤控制

技术领域

所公开的实施方案大体上涉及半导体装置的领域，且更特定来说但非排他地，涉及改进的多晶硅屏蔽阵列的形成。

发明内容

双屏蔽场板是指其中场板中的多晶硅在场板的两个单独部分中具有不同宽度的场板，与其中场板的所有部分中多晶硅具有相同宽度的单屏蔽场板不同。为了防止在双屏蔽场板的制造期间出现的某些缺陷，其旨在在更高的电压(例如，75V或更高)下操作，所描绘的实施方案增加其中制造双屏蔽场板的沟槽的最外侧沟槽的宽度。虽然可期望此类实施方案改进采用双屏蔽场板的此类集成电路的缺陷率，并改进装置击穿电压性能及可靠性，但除非在特定权利要求中明确陈述，否则所描述的发明不需要特定结果。

在一个方面中，公开一种制造半导体装置的方法的实施方案。所述方法包含在衬底的半导体表面层中蚀刻一组沟槽，所述组沟槽包含具有第一宽度的最外侧沟槽及具有小于所述第一宽度的第二宽度的所述组沟槽中的剩余沟槽，所述最外侧沟槽形成在所述组沟槽的边缘处；在所述组沟槽中形成电介质衬垫；蚀刻所述组沟槽的上部中的所述电介质衬垫以移除所述电介质衬垫的部分厚度，同时保持所述组沟槽的下部中的所述电介质衬垫的全厚度；及用多晶硅层填充所述组沟槽。

在另一方面中，公开一种制造半导体装置的方法的实施方案。所述方法包含在衬底的半导体表面层中蚀刻一组场板沟槽，所述一组场板沟槽包含具有第一宽度的最外侧场板沟槽及具有小于所述第一宽度的第二宽度的所述第一组沟槽的剩余场板沟槽，所述最外侧场板沟槽形成在所述一组场板沟槽的边缘上；在所述组场板沟槽中形成电介质衬垫；在所述衬底上方，包含在所述组场板沟槽中的所述电介质衬垫上方，形成光致抗蚀剂；暴露所述组场板沟槽中的所述光致抗蚀剂；显影所述光致抗蚀剂以移除所述组场板沟槽的上部中的所述光致抗蚀剂，所述光致抗蚀剂保留在所述组场板沟槽的下部中；蚀刻所述组场板沟槽的所述上部中的所述电介质衬垫，而所述组场板沟槽的所述下部中的所述电介质衬垫由所述光致抗蚀剂保护；从所述组场板沟槽的所述下部移除所述光致抗蚀剂；及用多晶硅层填充所述组场板沟槽。

在又一方面中，公开一种半导体装置的实施方案。所述半导体装置包含形成在衬底的半导体层中的一组多晶硅双屏蔽场板，所述双屏蔽场板中的最外侧一者在所述半导体层的表面处具有第一宽度，且所述双屏蔽场板中的剩余一者在所述半导体层的表面处具有小于所述第一宽度的第二宽度；及多晶硅单屏蔽场板，其形成在所述半导体层中并形成端接场板，所述双屏蔽板中的所述最外侧一者位于所述多晶硅单屏蔽场板与所述剩余的双屏蔽场板之间，所述单屏蔽场板在所述半导体层的表面处具有第三宽度，所述第三宽度小于所述第一宽度。

附图说明

在附图的图中，以实例的方式而非限制的方式说明本公开的实施方案，其中相似的参考标记指示类似的元件。应注意，本公开中对“一”或“一个”实施方案的不同引用不一定是对同一实施方案的引用，且此类引用可能意味着至少一种。进一步来说，当结合实施方案来描述特定特征、结构或特性时，提出在所属领域的技术人员的知识范围内结合其它实施方案来实现此类特征、结构及特性，无论是否明确描述。如本文所使用的，术语“耦合(couple或couples)”旨在意味着间接或直接导电连接，除非符合可包含无线连接的“可通信耦合”的要求。因此，如果第一装置耦合到第二装置，那么连接可通过直接导电连接，或通过经由其它装置及连接的间接导电连接。

附图并入说明书中并形成说明书的一部分，以说明本公开的一或多个示范性实施方案。本公开的各种优点及特征将从结合所附权利要求书并参考附图的以下详细描述中理解，其中：

图1A到图1H描绘根据本公开的实施方案的在制造期间的各个阶段的半导体装置的相应横截面；

图2描绘根据本公开的实施方案的制造半导体装置的方法；

图2A到图2C描绘可为图2的方法的部分的额外元素；

图3描绘根据本公开的实施方案的制造半导体装置的方法；

图3A到图3C描绘可为图3的方法的部分的额外元素；

图4A描绘在沟槽中的光致抗蚀剂的湿蚀刻之后在一组沟槽的横截面中看到的识别的问题；

图4B描绘在沟槽中形成多晶硅之后在一组沟槽的横截面中看到的识别的问题；

图5A描绘在烘烤过程期间作用在沟槽上以硬化光致抗蚀剂的应力；

图5B提供展示在制造期间晶片上的若干点处的应力变化的曲线图；

图6A及图6B描绘已经受光致抗蚀剂的湿法蚀刻到不同深度的类似组沟槽；及

图7A及图7B描绘在光致抗蚀剂的湿蚀刻之后的类似组沟槽，其中在沟槽的下部保留不同宽度的光致抗蚀剂。

具体实施方式

现在将参考附图详细描述本发明的具体实施方案。在本发明的实施方案的以下详细描述中，阐述许多具体细节，以提供对本发明的更透彻的理解。然而，对于所属领域的一般技术人员来说，显而易见的是，可在没有这些具体细节的情况下实践本发明。在其它例子中，未详细描述众所周知的特征，以避免不必要地使描述复杂化。

2020年7月21日以陈亚萍(Ya Ping Chen)等人的名义发布的第10,720,499号美国专利(以下简称'499专利)现通过引用将其全部内容并入本文中，描绘多晶硅场板在蚀刻到半导体晶片的衬底的沟槽中的制造。'499专利的一个实施方案描述其中例如通过热生长第一氧化物层，接着使用例如亚大气化学气相沉积(SACVD)沉积第二氧化物层，在沟槽中形成电介质衬垫的沟槽。在用光致抗蚀剂填充沟槽之后，可对光致抗蚀剂进行图案化及显影，使得将形成双屏蔽场板的沟槽从沟槽的上部移除光致抗蚀剂，而沟槽的下部仍被光致抗蚀剂覆盖。衬底的其它部分(其可包含额外的沟槽)也保持被光致抗蚀剂覆盖。对暴露的沟槽进行湿蚀刻以移除沟槽的上部中的第二氧化物层，而沟槽的下部中的第二氧化物层由剩余的光致抗蚀剂保护。然后可从衬底移除光致抗蚀剂，留下具有两种不同宽度的电介质衬垫的沟槽，这取决于沟槽内的深度。所得沟槽用多晶硅填充，以提供场板所期望的配置。

在'499专利中的一个实施方案中，所描绘的双屏蔽场板经设计以在约45V下操作，并被蚀刻到约3μm的深度。当'499专利中描述的方法扩展到经设计以在约100V下操作的双屏蔽场板时，沟槽的深度增加到约6μm。

图4A描绘在具有约6μm深度的沟槽中完成上述湿蚀刻之后通过一组沟槽402及沟槽404的横截面400A。沟槽402经制造以用作双屏蔽场板，而沟槽404不旨在用作双屏蔽场板，并保持被光致抗蚀剂406覆盖。沟槽402A、沟槽402B及沟槽402C的蚀刻已如所期望的进行，而在沟槽402D中已识别出问题。沟槽402D中的光致抗蚀剂406已从沟槽402D的一个壁拉开，从而允许蚀刻剂攻击暴露的壁。

图4B描绘在已从衬底移除光致抗蚀剂406且在沟槽402及沟槽404中的每一者中形成多晶硅408之后，通过类似组沟槽402及404的横截面400B。沟槽402E、沟槽402F及沟槽402G都提供可如所期望的操作的双屏蔽场板，但沟槽402H未提供期望的形状，并包含可能影响芯片的操作的缺陷。光致抗蚀剂406从图4A中的沟槽402D的一个壁拉开并导致在图4B的沟槽402H中产生的畸形双屏蔽场板的问题仅在最外侧沟槽402中被识别。

图5A描绘在湿蚀刻以从沟槽502的上部移除第二氧化物层之后的衬底的横截面500A中的应力，沟槽502旨在用作双屏蔽场板；额外的沟槽502(未具体展示)位于所描绘的沟槽502的左侧。随着沟槽502A及沟槽502B被蚀刻，由于在沟槽502A及沟槽502B的任一侧上发生的类似蚀刻，这些沟槽周围的局部应力保持均匀平衡。然而，随着沟槽502C被蚀刻，沟槽502C中的局部应力增加，因为光致抗蚀剂及氧化硅从沟槽502B移除，而不是从沟槽504A移除。作用在沟槽502C上的力的这种不平衡似乎是光致抗蚀剂506从沟槽502C的一个壁拉开的原因，这导致不正确形成的双屏蔽场板。

图5B描绘展示跨若干制造元件的晶片曲率半径的变化的曲线图500B。曲率半径可为应力的指示器，在此申请案中，应力通过沟槽图案的高密度而增加。众所周知，曲率半径越大，存在的应力越小。这三条线是三种不同晶片的结果，证实晶片之间可能出现的差异。曲线图500B的左侧在形成第二氧化硅层之后开始，在此实施方案中，第二氧化层通过SACVD沉积。此时，晶片顶表面具有大约26个任意单位的压缩应力及曲率半径。

第二点是在沟槽中形成光致抗蚀剂并进行软烘烤以从光致抗蚀剂移除液体之后获取的。软烘烤在晶片的前侧产生拉伸应力，将晶片的曲率半径增加到约28。第三点是在将图案暴露于光之后确定的。暴露改变暴露沟槽(例如，双屏蔽场板的沟槽)的上部中的光致抗蚀剂的化学特性。这降低拉伸应力，因此与第二点相比，晶片变得更压缩。

图500B中的第四点是在暴露后烘烤及显影光致抗蚀剂之后拍摄的，接着是硬烘烤，例如在110℃下执行。从衬底表面及一些(但不是全部)沟槽的上部移除光致抗蚀剂可继续释放拉伸应力并提供更大的压缩应力，并被认为会导致所识别的光致抗蚀剂拉回。

图6A及图6B分别描绘具有约3.5μm的类似深度的一组沟槽的横截面600A及横截面600B。横截面展示使用湿蚀刻移除光致抗蚀剂及部分移除上沟槽氧化物之后的横截面，并比较在沟槽中留下不同水平的光致抗蚀剂的结果。图6A描绘沟槽602A、沟槽602B及沟槽602C，其已被湿蚀刻到约2400nm的深度，而沟槽604A尚未被蚀刻。沟槽602A及沟槽602B已被成功地蚀刻，但在沟槽602C中，光致抗蚀剂606再次被展示为已从一个侧壁拉开。相比之下，图6B描绘沟槽602D、沟槽602E及沟槽602F，其已被湿蚀刻到约1030nm的较小深度，在沟槽中留下更大量的光致抗蚀剂；沟槽604B未被蚀刻。沟槽602F处的应力不平衡尚未达到触发光致抗蚀剂拉回的点。因此，留在沟槽中的光致抗蚀剂的深度可能会影响湿蚀刻期间光致抗蚀剂拉回。

图7A及7B描绘湿蚀刻之后的衬底的相应横截面。每一横截面展示一组具有约6μm的相似深度的沟槽，但具有不同厚度的第二氧化硅层，且因此沟槽的下部中的宽度不同。横截面700A包含沟槽702A、沟槽702B及沟槽702C，其每一者都已被蚀刻；沟槽704A未被蚀刻。沟槽702A、沟槽702B及沟槽702C中的每一者都产生约280nm的光致抗蚀剂横截面宽度。在横截面700A中，沟槽702A及沟槽702B被正常蚀刻，尽管沟槽702C展示光致抗蚀剂从壁拉回，且在所得沟槽中存在明显的缺陷。

横截面700B包含沟槽702D、沟槽702E及沟槽702F，其每一者都已被蚀刻；沟槽704B尚未被蚀刻。沟槽702D、沟槽702E及沟槽702F中的每一者都产生约640nm的光致抗蚀剂横截面宽度。在横截面700B中，所有沟槽702都已被成功蚀刻而没有缺陷，这证实沟槽的下部中的光致抗蚀剂的宽度也会影响湿蚀刻期间的光致抗蚀剂拉回。

申请人已确定，为了最小化包含用于将在75V或更高电压(例如，100V)下操作的双屏蔽场板的沟槽的集成电路(IC)芯片中的缺陷，制造可包含用于双屏蔽场板的最外侧沟槽，其具有大于用于双屏蔽场板的剩余沟槽的宽度的宽度。将认识到，虽然本申请案涉及最外侧沟槽，其中若干沟槽经布置成形成行，但在行的每一端处可存在例如最外侧沟槽。所描述的策略允许在最外侧沟槽的下部中具有更大的宽度，使得可减少或消除光致抗蚀剂拉回，同时最小限度地增加芯片的大小。在一个实施方案中，此最外侧沟槽的宽度是剩余沟槽的宽度的1.5到2.5倍。

图1A到图1H描绘在包含场板的功率金属氧化物半导体场效应晶体管(MOSFET)的制造中的各个点处的半导体装置100的相应横截面。场板通常用于减小邻近半导体区域中的电场。场板可为例如具有与邻近半导体区域相反的导电类型的半导体区域。本文描述的工艺描述N型金属氧化物半导体(NMOS)FET，尽管所属领域的一般技术人员应清楚使用这些描述中的信息也形成P型金属氧化物(PMOS)晶体管。这可通过用n掺杂区域代替p掺杂来实现，反之亦然，使得实例还可包含PMOS晶体管。

图1A描绘在衬底101中及衬底101上方制造的半导体装置100A的横截面。衬底101包含延伸到顶表面103A的半导体表面层103及在半导体表面层103下方的N+区域105。已在半导体表面层103中形成一组沟槽102，其包含场板沟槽102A、场板沟槽102B、场板沟槽102C及场板沟槽102D。在半导体装置100的实施方案中，还已形成终端沟槽104。场板沟槽102A、场板沟槽102B、场板沟槽102C及场板沟槽102D将用于形成双屏蔽场板。在一个实施方案中是任选的终端沟槽104是为装置的外边缘(例如，在裸片上)设计的特征，以确保当电压施加到装置时，装置不会经历在其外边缘处发生的过早电压击穿。在一个实施方案中，终端沟槽104是单屏蔽场板。

额外的场板沟槽102通常形成在半导体表面层103中，例如，到半导体装置100A中所展示的场板沟槽102的左侧；场板沟槽102D是场板沟槽的最外侧，并形成在场板沟槽102的边缘上。在一个实施方案中，在半导体表面层103中提供几百个场板沟槽102。在半导体装置100A中，一旦场板完成，就可在电流场板沟槽102A与场板沟槽102B之间形成功率MOSFET；也可在场板沟槽102C与场板沟槽102D之间形成MOSFET。

场氧化物106已形成在场板沟槽102B与场板沟槽102C之间、场板沟槽102D与终端沟槽104之间以及半导体表面层103的其它区域中。场氧化物106可通过浅沟槽隔离(STI)工艺形成，如图1A中所展示，或通过硅的局部氧化(LOCOS)工艺形成。在半导体表面层103中，例如，在场板沟槽102A与场板沟槽102B之间，以及在场板沟槽102C与场板沟槽102D之间，也形成若干N型垂直漂移区域108。

为了减少或消除先前在最外侧场板沟槽102D中看到的缺陷，场板沟槽102D具有第一宽度110，而场板沟槽102A、场板沟槽102B及场板沟槽102C每一者具有小于第一宽度110的第二宽度112。在一个实施方案中，第一宽度110是第二宽度112的1.5倍；在另一实施方案中，第一宽度110是第二宽度112的2.0倍；在又一实施方案中，第一宽度110是第二宽度112的2.5倍。终端沟槽104具有第三宽度114，在一个实施方案中，第三宽度等于第二宽度。

在可经设计以在100V下操作的半导体装置100A的一个实施方案中，场板沟槽102及终端沟槽104可为6μm到7μm深；场板沟槽102及终端沟槽104可为1.2μm到1.4μm宽，场板沟槽102D除外，场板沟槽102D可为1.8μm到3.5μm宽。垂直漂移区域108可为2.0μm到2.4μm宽，且具有约4e16 atoms/cm

图1B描绘在半导体表面层103的顶表面103A上以及场板沟槽102及终端沟槽104的侧壁及底部上形成电介质衬垫116之后的半导体装置100B的截面。在一个实施方案中，电介质衬垫116包含第一电介质层118(例如，热生长氧化物层)及形成在第一电介质层118上的第二电介质层120(例如，沉积的二氧化硅层)。在一个实施方案中，第一电介质层118可为50nm到300nm厚。在一个实施方案中，第一电介质层118可为80nm到150nm厚。在一个实施方案中，第二电介质层120可为80nm到500nm厚，例如为80nm到200nm厚，或150nm到200nm厚。第二电介质层120可通过使用二氯硅烷及氧的SACVD工艺形成。替代地，第二电介质层120可通过使用正硅酸乙酯(也称为四乙氧基硅烷(TEOS))的等离子体增强化学气相沉积(PECVD)工艺形成。第二电介质层120可随后在退火步骤中致密化。

图1C描绘在形成光致抗蚀剂层122之后的半导体装置100C的横截面。光致抗蚀剂层122通常包含液体，且用于涂覆顶表面103A并填充场板沟槽102及终端沟槽104。一旦光致抗蚀剂层122被施加到衬底101，就执行软烘烤以从光致抗蚀剂122移除溶剂。图1D描绘在用掩模暴露光致抗蚀剂层122，然后部分移除光致抗蚀剂122，使得移除场板沟槽102的上部121中的光致抗蚀剂层122而不移除终端沟槽104上方的光致抗蚀剂层122之后的半导体装置100D的横截面。蚀刻第二电介质层120的暴露部分以从场板沟槽102的上部121移除第二电介质层。可选择蚀刻剂以停止在第一电介质层118上。在场板沟槽102的下部123中，第二电介质层120及第一电介质层118在此蚀刻期间都受到光致抗蚀剂层122的保护，终端沟槽104也是如此。

光致抗蚀剂层122可为正性光致抗蚀剂，如所属领域中已知的，正性光抗蚀剂被光降解，使得显影剂可溶解掉暴露于光的区域，留下其中放置掩模的涂层。所施加的光致抗蚀剂层122的厚度可为沟槽深度(以及宽度或面积)的函数，以确保完全的沟槽填充。在显影之后，光致抗蚀剂层122通常保持在场板沟槽102的深度的20％到80％，但不在终端沟槽104中移除。目标可为在场板沟槽102中留下光致抗蚀剂层122的深度的50％+/-10％。

场板沟槽102的上部121中的第二电介质层120的蚀刻可包括湿蚀刻。湿蚀刻可包括使用缓冲氢氟酸(HF)溶液。实例缓冲HF溶液是10份40％氟化铵在去离子水中及1份49％HF在去离子水中。实例缓冲HF蚀刻展现对致密SACVD二氧化硅的蚀刻速率是热氧化物的蚀刻速率的两倍以上。

场板沟槽102的上部121中的第二电介质层120的蚀刻也可包括干蚀刻。如果使用干蚀刻，那么电介质衬垫116可为包括氧化硅底层、底层上的氮化硅层及氧化硅顶层的电介质堆叠层(未具体展示)。为此目的的实例干蚀刻是使用1200W的RF功率、12标准立方厘米/分钟(sccm)C

图1E描绘剥离光致抗蚀剂层122之后的半导体装置100D的横截面。场板沟槽102A、场板沟槽102B、场板沟槽102C及场板沟槽102D中的每一者现在仅在沟槽的上部121中具有第一电介质层118，且在沟槽的下部123中具有第一电介质层118及第二电介质层120。终端沟槽104在沟槽的整个深度上包含第一电介质层118及第二电介质层120。

图1F描绘在形成多晶硅层124以填充场板沟槽102及终端沟槽104之后的半导体装置100F的横截面。在形成多晶硅层124之后进行蚀刻以移除多余的多晶硅。化学机械抛光(CMP)可用于多晶硅移除。多晶硅层124在所形成的顶表面103A上方可为例如500nm到700nm厚。多晶硅层124可原位掺杂，例如磷，以具有约1e18 atoms/cm

如在半导体装置100F中所见，多晶硅层124覆盖层的移除在场板沟槽102中产生双屏蔽场板125A…125D，且在终端沟槽104中产生单屏蔽场板127。在一些上下文中，双屏蔽场板125D可被称为最外侧双屏蔽场板125，而单屏蔽场板127可被称为端接场板127。如所见到的，最外侧双屏蔽场板125D位于端接场板127与剩余的双屏蔽场板125(例如双屏蔽场板125A…125C)之间。

在所描述的实施方案中，接下来在双屏蔽场板125A与双屏蔽场板125B之间，以及在双屏蔽场板125C与双屏蔽场板125D之间形成相应的功率MOSFET。在一个实施方案中，功率MOSFET是垂直沟槽栅极MOSFET。在一个实施方案中，功率MOSFET是平面栅极MOSFET。图1G及图1H分别展示具有所描述的双屏蔽场板125的垂直沟槽栅极MOSFET及具有所描述的双屏蔽场板的平面栅极MOSFET的实例。垂直沟槽栅极MOSFET的形成的额外细节可在'499专利中找到。

图1G描绘半导体装置100G的横截面，其中垂直沟槽栅极MOSFET 126已形成在双屏蔽场板125的相应对之间。每一垂直沟槽栅极MOSFET 126包含N+区域105，其形成漏极接触区域及相应的N型垂直漂移区域108。栅极电极或栅极128安置在接触p体区域132的栅极电介质层130上。栅极128通过衬底101的半导体材料与每一邻近场板125横向分离。在一个实施方案中，栅极128也可形成在场板125上方的场板沟槽102内，并由栅极电介质130分离开。

可掺杂N+的n型源极区域134安置为邻接栅极电介质层130，且p体区域132邻接垂直漂移区域108。p型体接触区域136从半导体表面层103的顶表面103A延伸到p型体区域132。通常包括金属层的源极电极140导电耦合到源极区域134、p体接触区域136、双屏蔽场板125中的多晶硅层124以及单屏蔽场板127中的多晶硅层124。

如图1G中所描绘，源极电极140可直接且导电地耦合到多晶硅层124的顶表面。栅极128例如通过如所展示的电介质栅极覆盖层138与源极电极140导电隔离。垂直沟槽栅极MOSFET 126可例如通过场氧化物106与半导体装置100中的其它电路系统横向隔离。

图1H描绘半导体装置100H的横截面，其中平面栅极MOSFET 156已形成在双屏蔽场板125的相应对之间，例如，平面栅极MOSFET 156A已形成在双屏蔽场板125A与双屏蔽场板125B之间，且平面栅极MOSFET 156B已形成在双屏蔽场板125C与双屏蔽场板125D之间。平面栅极MOSFET 156中的每一者包含具有侧壁间隔件188的栅极176(例如，多晶硅栅极)、栅极电介质175、源极180、p体174及p+体接触件182。源极电极158可再次直接且导电地耦合到多晶硅层124的顶表面。双屏蔽场板125及终端场板127与上述图1G中所展示的相同。

图2描绘根据本公开的实施方案的制造半导体装置的方法200。方法200包含在衬底的半导体表面层中蚀刻205一组沟槽，所述组沟槽包含具有第一宽度的最外侧沟槽及具有小于第一宽度的第二宽度的所述组沟槽中的剩余沟槽，所述最外侧沟槽形成在所述组沟槽的边缘处。然后在所述组沟槽中形成210电介质衬垫。蚀刻215所述组沟槽的上部中的电介质衬垫以移除电介质衬垫的部分厚度，同时保持所述组沟槽的下部中的电介质衬垫的全厚度。然后用多晶硅层填充220所述组沟槽。

图2A到图2C中的每一者提供可包含在方法200中的进一步细节或可为方法200的部分的额外元素。图2A描绘方法200的额外细节，其中形成电介质衬垫包含热生长225第一二氧化硅层并在第一二氧化硅层上形成第二二氧化硅层，且进一步注意到，在蚀刻一组沟槽的上部中的电介质衬垫之后，一组沟槽的下部中的电介质衬垫比一组沟槽的上部中的电介质衬垫厚230至少50％。

图2B描绘可包含在方法200中的额外元素，即，在半导体表面层中蚀刻235终端沟槽，然后在终端沟槽中形成240电介质衬垫，在电介质衬垫的蚀刻期间保护245终端沟槽中的电介质衬垫，以及用多晶硅层填充250终端沟槽。

图2C描绘在一组沟槽的第一沟槽与第二沟槽之间形成255功率MOSFET的额外元素。功率MOSFET包含具有漏极接触件的漏极、漏极上方的半导体表面层中的垂直漂移区域以及垂直漂移区域上方的栅极、主体及源极中的每一者。

图3描绘根据本公开的实施方案的制造半导体装置的方法300。方法300包含在衬底的半导体表面层中蚀刻305一组场板沟槽。所述组场板沟槽包含具有第一宽度的最外侧场板沟槽及具有小于第一宽度的第二宽度的剩余场板沟槽。最外侧场板沟槽形成在所述组场板沟槽的边缘上。在所述组场板沟槽中形成310电介质衬垫，且在衬底上方，包含在所述组场板沟槽中的电介质衬垫上方，形成315光致抗蚀剂。暴露320所述组场板沟槽中的光致抗蚀剂并显影325，以移除所述组场板沟槽的上部中的光致抗蚀剂。光致抗蚀剂保留在所述组场板沟槽的下部中。蚀刻330所述组场板沟槽的上部中的电介质衬垫，而所述组场板沟槽的下部中的电介质衬垫由光致抗蚀剂保护。然后从所述组场板沟槽的下部移除335光致抗蚀剂，并用多晶硅层填充340所述组场板沟槽。

图3A进一步定义形成电介质衬垫包含345热生长第一二氧化硅层并使用SACVD在第一二氧化硅层上形成第二二氧化硅层。此外，在蚀刻电介质衬垫之后，所述组场板沟槽的下部中的电介质衬垫比所述组场板沟槽的上部中的电介质衬垫厚350至少50％。

图3B定义蚀刻一组场板沟槽包含蚀刻355半导体表面层中的终端沟槽，且形成电介质衬垫包含在终端沟槽中形成360电介质衬垫。图3C向方法300添加在一组场板沟槽的第一场板沟槽与第二场板沟槽之间形成365功率MOSFET的元素。功率MOSFET包含具有漏极接触件的漏极、漏极上方的半导体表面层中的垂直漂移区域、以及垂直漂移区域上方的栅极、主体及源极。

申请人已公开一种半导体装置及制造所述半导体装置的方法，所述半导体装置包含经设计以在高电压下(例如，在75到150V的范围内)操作的双屏蔽场板。在一个实施方案中，半导体装置可经设计以在100V下操作。所描述的方法预期通过增加用于形成双屏蔽场板的最外侧沟槽的宽度来最小化或消除由光致抗蚀剂拉回在双屏蔽场的最外层中引起的缺陷。

尽管已详细展示并描述各种实施方案，但是权利要求不限于任何特定的实施方案或实例。上述详细描述均不应阅读为暗示任何特定的组件、元件、步骤、动作或功能是必要的，使得必须将其包含在权利要求的范围内。除非明确陈述，否则单数形式的元素并不旨在意味着“一个且仅一个”，而是“一或多个”。所属领域的一般技术人员已知的上文所描述的实施方案的元件的所有结构及功能等效物通过引用被明确并入本文中，且意图被本权利要求所涵盖。因此，所属领域的技术人员将认识到，可在下面所附权利要求的精神及范围内通过各种修改及改变来实践本文所描述的示范性实施方案。