一种沟槽型MOSFET的气隙隔离结构及其制造方法

技术领域

本申请涉及半导体技术领域，特别涉及一种沟槽型MOSFET的气隙隔离结构及其制造方法。

背景技术

沟槽MOSFET（Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管）具有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。

一般的沟槽型MOSFET中，外延层中具有沟槽，位于沟槽内的栅介质层以及栅极导体，栅极导体经由栅介质层与外延层隔离。随着沟槽MOSFET的尺寸越来越小，栅介质层的厚度也是越来越薄。随着栅介质层的不断减薄，栅极导体漏电的问题逐渐变得不可忽略。

发明内容

鉴于上述问题，本申请的目的在于提供一种沟槽型MOSFET的气隙隔离结构及其制造方法，在沟槽顶部的侧壁形成支撑结构，对栅极导体进行支撑，并且在栅极导体和外延层之间形成气隙，取代传统的栅介质层，切断栅极导体的漏电通道。

本申请第一方面提供一种沟槽型MOSFET的气隙隔离结构的制造方法，包括：

形成从第一掺杂类型的外延层的上表面延伸至其内部的沟槽；

在所述沟槽内形成第二介质层，所述第二介质层包括覆盖所述沟槽顶部侧壁的第一部分以及位于所述第一部分下方的第二部分；

在所述第二介质层围绕所述沟槽形成的空腔内形成栅极导体；

保留所述第二介质层的第一部分，形成支撑结构，所述支撑结构对所述栅极导体进行支撑；

去除所述第二介质层的第二部分，形成气隙，所述气隙将所述栅极导体与所述外延层进行隔离；以及

形成位于所述外延层内部且与所述沟槽邻接的体区。

本申请第二方面提供一种沟槽型MOSFET的气隙隔离结构，其中，包括：

第一掺杂类型的外延层；

从所述外延层的上表面延伸至其内部的沟槽；以及

支撑结构，覆盖所述沟槽顶部的侧壁；

栅极导体，经由所述支撑结构附接至所述沟槽内；

气隙，将所述栅极导体与所述外延层进行隔离；以及

位于所述外延层内部且与所述沟槽邻接的体区。

附图说明

通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚：

图1示出了根据本申请第一实施例的沟槽型MOSFET的截面图；

图2至图9示出了本申请第一实施例的沟槽型MOSFET器件的制造方法的各阶段截面图；

图10示出了第二介质层的第一部分被氧化之后的图示；

图11示出了第二介质层的多孔的支撑结构的图示；

图12示出了本申请第二实施例的沟槽型MOSFET的截面图；

图13至图21示出了本申请第二实施例的沟槽型MOSFET器件的制造方法的各阶段截面图；

图22示出了本申请第三实施例的沟槽型MOSFET的截面图；

图23至图34示出了本申请第三实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。

具体实施方式

以下在各个附图中，相同的元件采用类似的附图标记表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。

如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如砷化镓（GaAs）、氮化镓（GaN）等，IV-IV族半导体，如碳化硅（SiC）等，II-VI族化合物半导体，如硫化镉（CdS）、碲化镉（CdTe）等，以及IV族半导体，如硅（Si）、锗（Ge）等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni

图1示为本申请第一实施例的沟槽型MOSFET的截面图。本申请中，第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。在半导体层中注入N型掺杂剂，例如P、As，可以形成N型半导体层。在半导体层中掺入P型掺杂剂，例如B，可以形成P型半导体层。

如图1所示，沟槽型MOSFET 100包括衬底101和位于其上的外延层111，衬底101为第一掺杂类型，于一实施例中为N型重掺杂。外延层111位于衬底101的第一表面上，外延层111相对于衬底101是轻掺杂。在衬底101的第二表面上形成漏极电极124。

沟槽型MOSFET 100包括从外延层111的上表面延伸进入其内部的沟槽112、覆盖沟槽112顶部侧壁的支撑结构117、位于沟槽112内部的栅极导体118、栅极导体118与外延层111之间的气隙116以及位于外延层111并与沟槽112相邻的体区119，其中体区119为第二掺杂类型。沟槽112从外延层111的上表面延伸至其内部，终止于外延层111中。

支撑结构117为环状结构，围绕栅极导体118；支撑结构117的外表面附接至沟槽112的侧壁，栅极导体118附接至支撑结构117的内表面。支撑结构117的顶部、栅极导体118的顶部以及外延层111的第一表面齐平。支撑结构117为多孔结构，例如为多孔的氧化硅。

气隙116形成于栅极导体118与支撑结构117下方的沟槽侧壁之间，以及栅极导体118与沟槽112的底部之间。栅极导体118经由支撑结构117悬浮于沟槽112内部，栅极导体118经由气隙116与外延层111隔离。

沟槽型MOSFET 100包括在体区119中形成的第一掺杂类型的源区121；在体区119中形成的第二掺杂类型的体接触区120；在源区121和栅极导体118上方形成的层间介质层122；在紧邻源区121处形成穿透层间介质层122以及源区121到达体接触区120的导电通道125；在层间介质层122上方形成的源极电极123，源极电极123经由导电通道125连接至体接触区120。其中，层间介质层122可以是具有一定厚度的氧化物层，例如，氧化硅。

本实施例提供的沟槽型MOSFET，在栅极导体与沟槽的部分侧壁之间，以及栅极导体与沟槽的底部之间形成气隙，气隙取代了传统的栅极介质层，并且隔断了栅极导体电流泄露的通道，防止栅极导体向外延层的电流泄露。

本实施例在沟槽的顶部侧壁形成支撑结构，支撑结构一方面为栅极导体提供支撑，另一方面，其为多孔结构，提供形成气隙的通道。

进一步地，支撑结构为多孔氧化硅，其介电常数小于4，气隙的介电常数为1，在栅极导体和外延层之间形成了较低介电常数的隔离结构。

图2至图9示出了本申请第一实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。

如图2所示，在衬底101上形成外延层111，并且在外延层111中形成沟槽112。

该步骤中，在半导体衬底101上形成外延层111，衬底101作为器件的漏区，具有第一掺杂类型。在一实施例中，衬底101的材料可以为掺杂成N型的单晶硅衬底。

接着，例如采用沉积工艺形成掩膜，采用光刻形成图案化掩模，然后对没有掩膜覆盖的外延层111进行刻蚀，以在外延层111中形成沟槽112。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀。在一实施例中，掩膜可以为光致抗蚀剂掩膜，在形成沟槽112后，去除掩膜。

如图3所示，形成第二介质层1132。

该步骤中，例如通过沉积方法，在沟槽112的底部和侧壁以及外延层111的上表面形成第二介质层1132。第二介质层例如为SiGe。

如图4所示，采用低压化学气相沉积的方式，在覆盖有第二介质层1132的沟槽112中填充多晶硅层1141，多晶硅层1141位于沟槽112以及外延层111上方。

如图5所示，采用回刻蚀或化学机械平面化，去除多晶硅层1141位于外延层111上方的部分，使得多晶硅层1141的上端终止于沟槽的开口处，并且多晶硅层1141的上表面与外延层111的上表面齐平，形成栅极导体118。本实施例中，同时去除位于外延层111上方的第二介质层1132。

如图6所示，对位于第二介质层1132上部的第一部分1132a进行氧化。

该步骤中，对第二介质层1132进行氧化，氧化的温度例如为400℃~1000℃。其中，第二介质层1132中的硅（Si）元素与锗（Ge）元素氧化的选择比大于50，使得氧化的过程中，第二介质层1132中的硅（Si）元素被氧化形成氧化硅，锗（Ge）元素被保留，均匀分布于氧化硅中。如图10、图11所示。

通过控制氧化的时间，来控制第二介质层1132被氧化的厚度，使得位于第二介质层1132下部的第二部分1132b得以保留。即经过氧化过程，位于第二介质层1132上部的第一部分1132a被氧化，位于第二介质层1132下部的第二部分1132b仍然为SiGe。 其中，第一部分1132a以及第二部分1132b的厚度可根据需要进行设置，本实施例对此不做限制。

如图7所示，对第二介质层1132进行刻蚀，使得第二介质层1132的第一部分1132a形成多孔的支撑结构117，第二介质层1132的第二部分1132b被全部去除，形成气隙116。

该步骤中，采用化学干式刻蚀 (chemical dry etch)，使得第二介质层1132的第一部分1132a被刻蚀形成多孔结构117，然后经由该多孔结构117对第二介质层1132的第二部分1132b进行刻蚀，使得第二介质层1132的第二部分1132b全部被刻蚀掉。

本实施例中，例如采用气态氯离子(HCL)对第二介质层1132进行刻蚀，其中，第二介质层1132第一部分1132a中的锗（Ge）元素与氧化硅（SiO

进一步地，气态氯离子经由多孔的氧化硅对第二介质层1132的第二部分1132b进行刻蚀，使得第二介质层1132的第二部分1132b被全部刻蚀，而第一部分1132a的多孔氧化硅仍然被保留。

经过上述步骤，栅极导体118经由支撑结构117悬浮于沟槽112内部，栅极导体118经由气隙116与外延层111隔离。

如图8所示，在外延层111邻近沟槽112的区域中形成体区119以及源区121。

体区119为第二掺杂类型，其中第二掺杂类型与第一掺杂类型相反。进行第一次离子注入，形成在外延层111邻近沟槽112中的体区119。进行第二次离子注入，在体区119中形成第一掺杂类型的源区121。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，体区119的深度不超过栅极导体118在沟槽112中的延伸深度。采用光致抗蚀剂掩模，可以控制体区119和源区121的横向延伸区域。体区119和源区121分别与沟槽112相邻接，由支撑结构117或者气隙116与栅极导体118之间隔离。

如图9所示，形成位于源区121上方的层间介质层122。

通过沉积工艺，形成位于源区121上方的层间介质层122，再经由进行化学机械平面化，以获得平整的表面。层间介质层122覆盖源区121和栅极导体118的顶部表面，栅极介质层1132位于外延层111的第一表面的部分可以在形成源区121后以刻蚀的方式去除，也可以不去除，与层间介质层122共形，位于源区121 的上方。

通过刻蚀工艺及离子注入工艺，在体区119中形成第二掺杂类型的体接触区120，通过刻蚀工艺，形成穿透层间介质层122以及源区121到达体接触区120的导电通道125，以及在层间介质层122上方形成源极电极123，源极电极123经由导电通道125连接至体接触区120。通过沉积工艺，在衬底101的第二表面上形成漏极电极124，得到如图1所示的沟槽型MOSFET 100。

本实施例中，源极电极123、栅极导体118以及漏极电极124可以分别由导电材料形成，于一实施例中，可以是铝合金或铜之类的金属材料。

本实施例提供的沟槽型MOSFET的制造方法，在沟槽顶部的侧壁上形成支撑结构，支撑结构一方面为栅极导体提供支撑，另一方面，其为多孔结构，提供形成气隙的通道；在栅极导体与沟槽的部分侧壁之间，以及栅极导体与沟槽的底部之间形成气隙；气隙取代了传统的栅介质层，且隔断了栅极导体电流泄露的通道，防止第一导体和栅极导体之间的电流泄露。

本实施例中，通过在沟槽的内部形成第二介质层，且第二介质层的材料为SiGe，通过对第二介质层（SiGe层）进行部分氧化，利用第二介质层（SiGe层）氧化前后不同的刻蚀选择比，分别形成多孔的支撑结构以及气隙。

本实施例中，对第二介质层（SiGe层）进行氧化的过程中，第二介质层（SiGe层）中的硅（Si）元素进行氧化，形成氧化硅层，锗（Ge）元素保持原本的状态，进而使得锗（Ge）均匀地分布于氧化硅层内部，以在后续被刻蚀掉，在氧化硅中形成分布均匀的孔，进一步能够经由多孔的氧化硅快速且均匀地去除第二介质层没有被氧化的部分，形成气隙。

本实施例中，支撑结构的介电常数小于4，气隙的介电常数为1，在栅极导体以及沟槽底部之间形成了较低介电常数的隔离结构。于一实施例中，气隙的介电常数可以经由制造过程中的环境真空度对介电常数的进行调整。

图12示出了本申请第二实施例的沟槽型MOSFET的截面图。如图12所示，与第一实施例不同的是，本实施例中，还包括第一介质层1131和第一导体115。

第一介质层1131覆盖沟槽112下部的内表面，第一导体115位于第一介质层1131围绕沟槽112下部形成的空腔内。第一导体115与外延层111由第一介质层1131隔离。

支撑结构117为环状结构，围绕栅极导体118；支撑结构117的外表面附接至沟槽112的侧壁，栅极导体118附接至支撑结构117的内表面。支撑结构117的顶部、栅极导体118的顶部以及外延层111的第一表面齐平。支撑结构117为多孔结构，例如为多孔的氧化硅。

气隙116形成于栅极导体118与支撑结构117下方的沟槽112侧壁之间，以及栅极导体118与第一介质层1131和第一导体115的顶部之间。栅极导体118经由气隙116与外延层111、第一介质层1131以及第一导体115的顶部隔离。

本实施例提供的沟槽型MOSFET，在栅极导体与沟槽的部分侧壁之间，以及栅极导体与第一介质层和第一导体的顶部之间形成气隙，气隙取代了传统的栅极介质层，并且隔断了栅极导体电流泄露的通道，防止栅极导体向外延层的电流泄露。

本实施例在沟槽的顶部侧壁形成支撑结构，支撑结构一方面为栅极导体提供支撑，另一方面，其为多孔结构，提供形成气隙的通道。

支撑结构为多孔氧化硅，其介电常数小于4，气隙的介电常数为1，在栅极导体和外延层之间形成了较低介电常数的隔离结构。于一实施例中，气隙的介电常数可以经由制造过程中的环境真空度对介电常数的进行调整。

图13至图21示出了本申请第二实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。

如图13所示，在衬底101上形成外延层111，并且在外延层111中形成沟槽112。

该步骤中，在半导体衬底101上形成外延层111，衬底101作为器件的漏区，具有第一掺杂类型。在一实施例中，衬底101的材料可以为掺杂成N型的单晶硅衬底。

接着，例如采用沉积工艺形成掩膜，采用光刻形成图案化掩模，然后对没有掩膜覆盖的外延层111进行刻蚀，以在外延层111中形成沟槽112。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀。在一实施例中，掩膜可以为光致抗蚀剂掩膜，在形成沟槽112后，去除掩膜。

如图14所示，在沟槽112中形成第一介质层1131和多晶硅层1141。

于一实施例中，通过热氧化或化学气相沉积的方式，在沟槽112的内部以及外延层111的上表面形成第一介质层1131，即第一介质层1131覆盖沟槽112的底部，侧壁，以及外延层111的上表面。于一实施例中，第一介质层1131可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。热氧化包括水热氧化HTO或选择性反应氧化SRO（Selective ReactiveOxidation），化学气相沉积CVD包括低压化学气相沉积LPCVD或次大气压化学气相沉积SACVD。

通过低压化学气相沉积的方式，在沟槽112的内部以及外延层111的上方的第一介质层1131的表面形成多晶硅层1141。第一介质层1131将多晶硅层1141与外延层111隔离。

如图15所示，对第一介质层1131和多晶硅层1141进行回蚀刻。

该步骤中，对多晶硅层1141进行化学机械研磨，然后回刻蚀多晶硅层1141，使得外延层111上方的第一介质层1131的表面以及沟槽112上部的多晶硅层1141去除，剩余的多晶硅层1141部分成为第一导体115。于一实施例中，回刻蚀可采用干法刻蚀。

采用刻蚀工艺，刻蚀第一介质层1131，去除位于外延层111上表面以及沟槽112上部的第一介质层1131，使得第一介质层1131位于沟槽112侧壁与第一导体115之间，并且第一介质层1131未覆盖第一导体115的顶部。第一介质层1131的表面低于第一导体115的表面；于一实施例中，该刻蚀工艺可以是湿法刻蚀，用以在较为平整的膜面上刻出绒面，从而增加光程，减少光的反射，湿法刻蚀可用稀释的HF或BOE（Buffered-Oxide-Etch，缓冲氧化物刻蚀液）等。

如图16所示，形成第二介质层1132。

该步骤中，例如通过沉积方法，分别在沟槽112内的第一导体115和第一介质层1131的顶部形成共形的第二介质层1132。第二介质层1132覆盖第一导体115和第一介质层1131的顶部、沟槽112上部的侧壁以及外延层111的上表面。第二介质层例如为SiGe。

如图17所示，采用低压化学气相沉积的方式，在覆盖有第二介质层1132的沟槽112中填充多晶硅层，多晶硅层位于沟槽112以及外延层111上方。接着采用回刻蚀或化学机械平面化，去除多晶硅层位于外延层111上方的部分，使得多晶硅层的上端终止于沟槽的开口处，并且多晶硅层的上表面与外延层111的上表面齐平，形成栅极导体118。

本实施例中，同时去除位于外延层111上方的第二介质层1132。

如图18所示，对位于第二介质层1132顶部的第一部分1132a进行氧化。

该步骤中，对第二介质层1132进行氧化，氧化的温度例如为400℃~1000℃。其中，第二介质层1132中的硅（Si）元素与锗（Ge）元素氧化的选择比大于50，使得氧化的过程中，第二介质层1132中的硅（Si）元素被氧化形成氧化硅，锗（Ge）元素被保留，均匀分布于氧化硅中。如图3所示。

通过控制氧化的时间，来控制第二介质层1132被氧化的厚度，使得位于第二介质层1132下部的至少一部分得以保留。即经过氧化过程，位于第二介质层1132上部的第一部分1132a被氧化，位于第二介质层1132下部的第二部分1132b仍然为SiGe。 其中，第一部分1132a以及第二部分1132b的厚度可根据需要进行设置，本实施例对此不做限制。

如图19所示，对第二介质层1132进行刻蚀，使得第二介质层1132的第一部分1132a形成多孔结构117，第二介质层1132的第二部分1132被全部去除，形成气隙116。

该步骤中，采用化学干式刻蚀 (chemical dry etch)，使得第二介质层1132的第一部分1132a被刻蚀形成多孔结构117，然后经由该多孔结构117对第二介质层1132的第二部分1132b进行刻蚀，使得第二介质层1132的第二部分1132b全部被刻蚀掉。

本实施例中，例如采用气态氯离子(HCL)对第二介质层1132进行刻蚀，其中，第二介质层1132第一部分1132a中的锗（Ge）元素与氧化硅（SiO

进一步地，气态氯离子经由多孔的氧化硅对第二介质层1132的第二部分1132b进行刻蚀，使得第二介质层1132的第二部分1132b被全部刻蚀，而第一部分1132a的多孔氧化硅仍然被保留。

经过上述步骤，栅极导体118与外延层111之间，以及栅极导体118与第一导体115之间经由气隙116或者多孔结构117隔离。

如图20所示，在外延层111邻近沟槽112的区域中形成体区119以及源区121。

体区119为第二掺杂类型，其中第二掺杂类型与第一掺杂类型相反。进行第一次离子注入，形成在外延层111邻近沟槽112中的体区119。进行第二次离子注入，在体区119中形成第一掺杂类型的源区121。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，体区119的深度不超过栅极导体118在沟槽112中的延伸深度。采用光致抗蚀剂掩模，可以控制体区119和源区121的横向延伸区域。体区119和源区121分别与沟槽112相邻接，由栅极介质层1133与栅极导体118之间隔离。

如图21所示，形成位于源区121上方的层间介质层122。

通过沉积工艺，形成位于源区121上方的层间介质层122，进一步进行化学机械平面化，以获得平整的表面。层间介质层122覆盖源区121和栅极导体118的顶部表面。

通过刻蚀工艺及离子注入工艺，在体区119中形成第二掺杂类型的体接触区120，通过刻蚀工艺，形成穿透层间介质层122以及源区121到达体接触区120的导电通道125，以及在层间介质层122上方形成源极电极123，源极电极123经由导电通道125连接至体接触区120。通过沉积工艺，在衬底101的第二表面上形成漏极电极124，得到如图1所示的沟槽型MOSFET 100。

本实施例中，源极电极123、栅极导体（栅极导体）118、第一导体（屏蔽导体）114、以及漏极电极124可以分别由导电材料形成，于一实施例中，可以是铝合金或铜之类的金属材料。

本实施例提供的沟槽型MOSFET的制造方法，在沟槽顶部的侧壁上形成支撑结构，支撑结构一方面为栅极导体提供支撑，另一方面，其为多孔结构，提供形成气隙的通道；在栅极导体与沟槽的部分侧壁之间，以及栅极导体与第一导体和第一介质层的顶部之间形成气隙；气隙取代了传统的栅介质层，且隔断了第一导体和栅极导体之间的电流泄露的通道，防止第一导体和栅极导体之间的电流泄露。

本实施例中，通过在沟槽的内部形成第二介质层，且第二介质层的材料为SiGe，通过对第二介质层（SiGe层）进行部分氧化，利用第二介质层（SiGe层）氧化前后不同的刻蚀选择比，分别形成多孔的支撑结构以及气隙。

本实施例中，对第二介质层（SiGe层）进行氧化的过程中，第二介质层（SiGe层）中的硅（Si）元素进行氧化，形成氧化硅层，锗（Ge）元素保持原本的状态，进而使得锗（Ge）均匀地分布于氧化硅层内部，以在后续被刻蚀掉，在氧化硅中形成分布均匀的孔，进一步能够经由多孔的氧化硅快速且均匀地去除第二介质层没有被氧化的部分，形成气隙。

本实施例中，支撑结构的介电常数小于4，气隙的介电常数为1，在栅极导体以及沟槽底部之间形成了较低介电常数的隔离结构。于一实施例中，气隙的介电常数可以经由制造过程中的环境真空度对介电常数的进行调整。

图22示出了本申请第三实施例的沟槽型MOSFET的截面图。如图22所示，与第一实施例不同的是，本实施例中，还包括第一导体115，第一导体115经由第一支撑结构117a悬浮于栅极导体118下方的沟槽内，且经由气隙116与栅极导体118相互隔离。

具体地，第一支撑结构117a为环状，围绕第一导体115，第一支撑结构117a的外表面附接至沟槽112的侧壁，第一导体115附接至第一支撑结构117a的内表面。第一支撑结构117的顶部以及第一导体115的顶部齐平，或者第一支撑结构117a的顶部低于第一导体115的顶部。

第一导体115与第一支撑结构117a下方的沟槽112侧壁之间，以及沟槽112的底部之间形成第一气隙116a。第一导体115经由气隙116与沟槽112的部分侧壁以及沟槽112的底部之间隔离。

支撑结构117为环状结构，围绕栅极导体118；支撑结构117的外表面附接至沟槽112的侧壁，栅极导体118附接至支撑结构117的内表面。支撑结构117的顶部、栅极导体118的顶部以及外延层111的第一表面齐平。

第一支撑结构117a以及支撑结构117为多孔结构，例如为多孔的氧化硅。

气隙116形成于栅极导体118与支撑结构117下方的沟槽112侧壁之间，以及栅极导体118与第一支撑结构117a和第一导体115的顶部之间。栅极导体118经由气隙116与外延层111、第一支撑结构117a以及第一导体115的顶部隔离。

本实施例提供的沟槽型MOSFET，在栅极导体与沟槽的部分侧壁之间，以及栅极导体与第一支撑结构和第一导体的顶部之间形成气隙，并且在第一导体与沟槽下部的侧壁以及沟槽的底部之间形成第一气隙；气隙取代了传统的栅极介质层，并且隔断了栅极导体电流泄露的通道，防止栅极导体向外延层的电流泄露。

本实施例在沟槽的顶部侧壁形成支撑结构，支撑结构一方面为栅极导体提供支撑，另一方面，其为多孔结构，提供形成气隙的通道。同理，第一支撑结构对第一导体提供支撑，并且提供形成第一气隙的通道。

支撑结构以及第一支撑结构为多孔氧化硅，其介电常数小于4，气隙以及第一气隙的介电常数为1，在栅极导体和外延层之间形成了较低介电常数的隔离结构。于一实施例中，气隙以及第一气隙的介电常数可以经由制造过程中的环境真空度对介电常数的进行调整。

图23至图34示出了本申请第三实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。

如图23所示，在衬底101上形成外延层111，并且在外延层111中形成沟槽112。

该步骤中，在半导体衬底101上形成外延层111，衬底101作为器件的漏区，具有第一掺杂类型。在一实施例中，衬底101的材料可以为掺杂成N型的单晶硅衬底。

接着，例如采用沉积工艺形成掩膜，采用光刻形成图案化掩模，然后对没有掩膜覆盖的外延层111进行刻蚀，以在外延层111中形成沟槽112。于一实施例中，刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀。在一实施例中，掩膜可以为光致抗蚀剂掩膜，在形成沟槽112后，去除掩膜。

如图24所示，形成第三介质层1133。

该步骤中，例如通过沉积方法，在沟槽112的底部和侧壁以及外延层111的上表面形成第三介质层1133。第三介质层例如为SiGe。

如图25所示，采用低压化学气相沉积的方式，在覆盖有第三介质层1133的沟槽112中填充多晶硅层1141，多晶硅层1141位于沟槽112以及外延层111上方。

如图26所示，对第三介质层1133和多晶硅层1141进行回蚀刻。

该步骤中，对多晶硅层1141进行化学机械研磨，然后回刻蚀多晶硅层1141，使得外延层111上方的第三介质层1133的表面以及沟槽112上部的多晶硅层1141去除，剩余的多晶硅层1141部分成为第一导体115。于一实施例中，回刻蚀可采用干法刻蚀。

采用刻蚀工艺，刻蚀第三介质层1133，去除位于外延层111上表面以及沟槽112上部的第三介质层1133，使得第三介质层1133位于沟槽112侧壁与第一导体115之间，并且第三介质层1133未覆盖第一导体115的顶部。第三介质层1133的表面低于第一导体115的表面。

如图27所示，对第三介质层1133的第三部分1133a进行氧化。

该步骤中，对第三介质层1133进行氧化，氧化的温度例如为400℃~1000℃。其中，第三介质层1133中的硅（Si）元素与锗（Ge）元素氧化的选择比大于50，使得氧化的过程中，第三介质层1133中的硅（Si）元素被氧化形成氧化硅，锗（Ge）元素被保留，均匀分布于氧化硅中。

通过控制氧化的时间，来控制第三介质层1133被氧化的厚度，使得位于第三介质层1133下部的第四部分1133a得以保留。即经过氧化过程，位于第三介质层1133上部的第三部分1133a被氧化，位于第三介质层1133下部的第四部分1133a仍然为SiGe。 其中，第三部分1133a以及第四部分1133a的厚度可根据需要进行设置，本实施例对此不做限制。

如图28所示，对第三介质层1133进行刻蚀，使得第三介质层1133的第一部分1135a形成多孔的第一支撑结构117a，第三介质层1133的第四部分1133a被全部去除，形成第一气隙116a。

该步骤中，采用化学干式刻蚀 (chemical dry etch)，使得第三介质层1133的第三部分1133a被刻蚀形成多孔的第一支撑结构117a，然后经由该多孔的第一支撑结构117a对第三介质层1133的第四部分1133a进行刻蚀，使得第三介质层1133的第四部分1133a全部被刻蚀掉。

本实施例中，例如采用气态氯离子(HCL)对第三介质层1133进行刻蚀，其中，第三介质层1133第三部分1133a中的锗（Ge）元素与氧化硅（SiO

进一步地，气态氯离子经由多孔的氧化硅对第三介质层1133的第四部分1133a进行刻蚀，使得第三介质层1133的第四部分1133a被全部刻蚀，而第三部分1133a的多孔氧化硅仍然被保留。

经过上述步骤，第一导体115a经由第一支撑结构117a悬浮于沟槽112下部，第一导体115经由第一气隙116a与外延层111隔离。

图29至图34所示的方法与图16至图21所示的方法相同，本实施例在此不在赘述。

本申请提供的沟槽型MOSFET的制造方法，在沟槽顶部的侧壁上形成支撑结构，支撑结构一方面为栅极导体提供支撑，另一方面，其为多孔结构，提供形成气隙的通道；并且在栅极导体下方的沟槽内形成第一支撑结构，同理，第一支撑结构对第一导体提供支撑，并且提供形成第一气隙的通道。

本实施例在栅极导体与沟槽的部分侧壁之间，以及栅极导体与第一导体和第一支撑结构的顶部之间形成气隙，并且在第一导体沟槽的部分侧壁以及沟槽的底部之间形成第一气隙；气隙和第一气隙取代了传统的栅介质层，气隙隔断了第一导体和栅极导体之间的电流泄露的通道，防止第一导体和栅极导体之间的电流泄露，第一气隙隔断的第一导体和外延层之间的电流的泄漏通道，防止第一导体和外延层之间的电流泄露。

本实施例中，通过在沟槽的内部形成第二介质层以及第三介质层，且第二介质层以及第三介质层的材料为SiGe，通过对第二介质层以及第三介质层（SiGe层）进行部分氧化，利用第二介质层以及第三介质层（SiGe层）氧化前后不同的刻蚀选择比，分别形成多孔的支撑结构（第一支撑桀纣）以及气隙（第一气隙）。

本实施例中，对第二介质层以及第三介质层（SiGe层）进行氧化的过程中，第二介质层以及第三介质层（SiGe层）中的硅（Si）元素进行氧化，形成氧化硅层，锗（Ge）元素保持原本的状态，进而使得锗（Ge）均匀地分布于氧化硅层内部，以在后续被刻蚀掉，在氧化硅中形成分布均匀的孔，进一步能够经由多孔的氧化硅快速且均匀地去除第二介质层以及第三介质层没有被氧化的部分，形成气隙（第一气隙）。

本实施例中，支撑结构以及第一支撑结构的介电常数小于4，气隙以及第一气隙的介电常数为1，在栅极导体以及沟槽底部之间形成了较低介电常数的隔离结构。于一实施例中，气隙以及第一气隙的介电常数可以经由制造过程中的环境真空度对介电常数的进行调整。

依照本申请的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。