半导体封装件及制造半导体封装件的方法

本申请要求于2022年6月2日在韩国知识产权局提交的第10-2022-0067777号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本发明构思涉及一种半导体封装件及制造该半导体封装件的方法，更具体地，涉及一种包括图像传感器的半导体封装件及制造该半导体封装件的方法。

背景技术

通常，图像传感器是将光学图像转换为电信号的半导体装置。图像传感器大致分类为电荷耦合器件(CCD)型图像传感器和互补金属氧化物半导体(CMOS)型图像传感器(也称为CIS)。

计算机产业和通信产业的最近的发展已经导致在各种消费电子装置(诸如数码相机、便携式摄像机、PCS(个人通信系统)、游戏装置、安全相机、医用微型相机等)中对高性能图像传感器的强烈需求。近来，多个图像传感器已经在便携式电子装置中使用，因此多个图像传感器被集成并用于装置中。

在半导体产业中，已经要求半导体装置和使用该半导体装置的电子产品的大容量、薄和紧凑，并且因此已经提出了各种封装技术。

发明内容

发明构思的一些实施例提供了一种具有改善的电性质的半导体封装件及制造该半导体封装件的方法。

发明构思的一些实施例提供了一种具有改善的结构稳定性的半导体封装件及制造该半导体封装件的方法。

根据发明构思的一些实施例，一种半导体封装件可以包括：第一半导体芯片；第二半导体芯片，位于第一半导体芯片下方；以及第三半导体芯片，位于第二半导体芯片下方。第二半导体芯片可以包括：半导体基底；第一布线层，位于半导体基底的第一表面上；第二布线层，位于半导体基底的第二表面上；以及贯穿过孔，穿透半导体基底并将第一布线层和第二布线层电连接。半导体基底和贯穿过孔可以通过间隔件结构彼此间隔开。间隔件结构可以包括与半导体基底接触的第一衬垫层、与贯穿过孔接触的第二衬垫层、位于第一衬垫层与第二衬垫层之间的气隙以及在第一衬垫层和第二衬垫层上密封气隙的覆盖层。

根据发明构思的一些实施例，一种半导体封装件可以包括：图像传感器芯片，包括第一垫；逻辑芯片，位于图像传感器芯片下方并且包括第二垫，其中，第一垫和第二垫在图像传感器芯片与逻辑芯片之间的界面上彼此直接接触；以及存储器芯片，位于逻辑芯片下方。逻辑芯片可以包括：半导体基底；导电图案，位于半导体基底的有源表面上；第一介电层，在半导体基底的有源表面上覆盖导电图案；通孔，竖直穿透半导体基底和第一介电层的至少一部分并暴露导电图案；第一衬垫层，共形地覆盖通孔的底表面的至少一部分和内侧表面；覆盖层，覆盖通孔的至少一部分和半导体基底的无源表面；第二介电层，在半导体基底的无源表面上覆盖覆盖层；以及贯穿过孔，位于通孔中，通孔穿透第二介电层的至少一部分和第一衬垫层并将第一垫连接到导电图案。在通孔中，气隙可以由贯穿过孔、第一衬垫层和覆盖层限定。

根据发明构思的一些实施例，一种制造半导体封装件的方法可以包括：形成逻辑芯片；将图像传感器芯片直接接合到逻辑芯片上，其中，逻辑芯片的第一垫直接接合到图像传感器芯片的第二垫；以及将存储器芯片接合在逻辑芯片下方。形成逻辑芯片的步骤可以包括：在半导体基底的有源表面上形成导电图案；在半导体基底的有源表面上形成第一介电层，第一介电层覆盖导电图案；形成第一通孔，第一通孔穿透半导体基底和第一介电层并暴露导电图案；形成第一衬垫层，第一衬垫层共形地覆盖半导体基底的无源表面、第一通孔的内侧向表面和第一通孔的底表面；在第一通孔中形成贯穿过孔，贯穿过孔穿透第一衬垫层以与导电图案连接，并且贯穿过孔与第一通孔的内侧向表面间隔开；在第一通孔中，使分解层填充第一衬垫层与贯穿过孔之间的空间；在半导体基底的无源表面上形成覆盖层，覆盖层覆盖分解层和贯穿过孔；去除分解层以形成气隙；在贯穿过孔上形成第一垫；以及在半导体基底的无源表面上形成第二介电层，第二介电层部分地围绕贯穿过孔。

附图说明

图1是示出根据发明构思的一些实施例的半导体封装件的剖视图。

图2至图4是示出图1的部分A的放大图。

图5是示出间隔件结构的平面图。

图6至图8是示出图1的部分A的放大图。

图9是示出间隔件结构的平面图。

图10是示出根据发明构思的一些实施例的半导体模块的剖视图。

图11A至图25A是示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。

图11B至图25B是分别示出图11A至图25A的部分B的放大图。

图14C、图16C、图18C和图19C是分别在图14A、图16A、图18A和图19A中描绘的部分B的放大图，且分别示出了图14B、图16B、图18B和图19B的其它示例。

具体实施方式

现在，下面将参照附图描述根据本发明构思的半导体封装件及制造该半导体封装件的方法。

图1是示出根据发明构思的一些实施例的半导体封装件的剖视图。图2至图4是示出图1的部分A的放大图。图5是示出间隔件结构的平面图。图1省略了间隔件结构的构造，并且间隔件结构将在图2至图4中详细讨论。

参照图1至图5，半导体封装件10可以包括第一半导体芯片100、安装在第一半导体芯片100下方的第二半导体芯片200和安装在第二半导体芯片200下方的第三半导体芯片300。第一半导体芯片100、第二半导体芯片200和第三半导体芯片300可以具有彼此不同的功能。第一半导体芯片100和第二半导体芯片200可以具有彼此相同的宽度。第一半导体芯片100和第二半导体芯片200可以使它们的侧壁共面或彼此竖直对准。第一半导体芯片100和第二半导体芯片200可以彼此接触。第二半导体芯片200和第三半导体芯片300可以具有彼此相同的宽度。第二半导体芯片200和第三半导体芯片300可以使它们的侧壁共面或彼此竖直对准。第二半导体芯片200和第三半导体芯片300可以彼此接触。

第一半导体芯片100可以具有第一顶表面101a和第一底表面101b。第一半导体芯片100可以包括设置在第一顶表面101a上的第一上导电垫180。第一半导体芯片100可以包括与第一底表面101b相邻设置的第一下导电垫190。第一上导电垫180和第一下导电垫190可以由诸如铜(Cu)的金属形成。第一半导体芯片100可以是例如图像传感器芯片。

第二半导体芯片200可以具有与第一半导体芯片100接触的第二顶表面201a和指向或面对第三半导体芯片300的第二底表面201b。第二半导体芯片200可以包括与第二顶表面201a相邻设置的第二上导电垫280。第二半导体芯片200可以包括与第二底表面201b相邻设置的第二下导电垫290。第二上导电垫280可以与第一下导电垫190接触。第二上导电垫280和第二下导电垫290可以由诸如铜(Cu)的金属形成。例如，第二半导体芯片200可以是驱动第一半导体芯片100的逻辑芯片。

可以使用直接接合(或“键合”)将第二半导体芯片200接合到第一半导体芯片100。例如，可以在第二半导体芯片200的第二上导电垫280与第一半导体芯片100的第一下导电垫190之间进行金属间混合接合。在本公开中，混合接合可以意味着包括相同材料的两个组件在两个组件之间的界面处彼此合并(融合)，或者包括第一材料的第一组件和包括第二材料(或第一材料的化合物)的第二组件在第一组件与第二组件之间的界面处彼此合并。例如，第二上导电垫280和第一下导电垫190可以彼此直接接触，第二上导电垫280和第一下导电垫190可以具有连续的构造，并且不可见的界面可以设置在第二上导电垫280与第一下导电垫190之间。钝化层可以不置于第一半导体芯片100与第二半导体芯片200之间。

第三半导体芯片300可以具有与第二半导体芯片200接触的第三顶表面301a。第三半导体芯片300可以包括与第三顶表面301a相邻设置的第三上导电垫380。第三上导电垫380可以与第二下导电垫290接触。第三上导电垫380和第二下导电垫290可以由诸如铜(Cu)的金属形成。第三半导体芯片300可以是例如存储从第二半导体芯片200产生的数据的存储器芯片。例如，第三半导体芯片300可以是动态随机存取存储器(DRAM)芯片。

可以使用直接接合将第三半导体芯片300接合到第二半导体芯片200。例如，可以在第三半导体芯片300的第三上导电垫380与第二半导体芯片200的第二下导电垫290之间进行金属间混合接合。例如，第三上导电垫380和第二下导电垫290可以彼此直接接触，第三上导电垫380和第二下导电垫290可以具有连续的构造，并且不可见的界面可以设置在第三上导电垫380与第二下导电垫290之间。钝化层可以不置于第二半导体芯片200与第三半导体芯片300之间。

图1描绘了在第二半导体芯片200与第三半导体芯片300之间进行直接接合，但是本发明构思不限于此。第三半导体芯片300可以倒装芯片地接合到第二半导体芯片200的第二底表面201b。例如，第二半导体芯片200和第三半导体芯片300可以彼此间隔开，并且第二半导体芯片200的第二下导电垫290和第三半导体芯片300的第三上导电垫380可以通过诸如焊球的连接方法电连接。可以设置钝化层以覆盖第三半导体芯片300的第三顶表面301a。

在下文中，将基于图1的实施例详细描述第一半导体芯片100、第二半导体芯片200和第三半导体芯片300的构造。

第一半导体芯片100可以包括第一半导体基底110和设置在第一半导体基底110上的第一介电层120。第一半导体芯片100可以倒置以允许第一半导体基底110位于第一介电层120上。第一半导体基底110可以具有与第一顶表面101a对应的顶表面。第一介电层120可以具有与第一底表面101b对应的底表面。

第一半导体基底110可以包括半导体材料。例如，第一半导体基底110可以是硅(Si)基底。

第一半导体基底110可以在其中设置有将多个单元像素UP彼此分离的深器件隔离层DTI。尽管未示出，但是第一半导体基底110可以在其中包括多个光电二极管区域，光电二极管区域中的每个设置在对应的单元像素UP上。

第一顶表面101a可以覆盖有第一钝化层114。第一钝化层114可以包括例如氮化硅(SiN)层或聚酰亚胺(PI)层。

第一钝化层114可以在其上设置有与单元像素UP对应的滤色器150。微透镜阵列140可以设置在滤色器150上。第一顶表面101a可以在其外部上设置有与滤色器150间隔开的第一上导电垫180。第一半导体基底110可以在其上设置有传输栅极TG，该传输栅极TG传输从光电二极管区域产生的电荷。

第一介电层120可以覆盖第一半导体基底110的底表面。第一介电层120可以由多个层形成，该多个层包括例如从氧化硅(SiO)层、氮化硅(SiN)层、氮氧化硅(SiON)层和多孔低k介电层中选择的至少一种。第一介电层120可以在其中包括多层的第一布线图案122。第一布线图案122可以电连接到第一下导电垫190。第一下导电垫190的一部分可以暴露在第一底表面101b或第一介电层120的底表面上并与第一底表面101b或第一介电层120的底表面共面。

第一半导体基底110可以包括穿透第一半导体基底110的第一贯穿过孔TSV1。第一贯穿过孔TSV1可以穿透第一介电层120的一部分以与第一布线图案122或第一下导电垫190电连接。第一贯穿过孔TSV1可以结合到第一上导电垫180。

第一过孔介电层112可以与第一贯穿过孔TSV1相邻设置。第一过孔介电层112可以与第一贯穿过孔TSV1间隔开。尽管未示出，但是当在平面中观看时，第一过孔介电层112可以围绕第一贯穿过孔TSV1。第一过孔介电层112可以使第一贯穿过孔TSV1与第一半导体基底110绝缘。第一过孔介电层112可以穿透第一半导体基底110。

第二半导体芯片200可以包括第二半导体基底210、在第二半导体基底210上的第二介电层220和在第二半导体基底210下方的第三介电层230。第二介电层220可以具有与第二顶表面201a对应的顶表面。第三介电层230可以具有与第二底表面201b对应的底表面。

第二半导体基底210可以包括半导体材料。例如，第二半导体基底210可以是硅(Si)基底。第二半导体基底210可以具有指向或面对第一半导体芯片100的第一表面211a和指向或面对第三半导体芯片300的第二表面211b。

多个第一晶体管TR1可以设置在第二半导体基底210上。例如，第一晶体管TR1可以形成在第二半导体基底210的第二表面211b上。第一晶体管TR1可以包括逻辑晶体管。逻辑晶体管可以包括复位晶体管、选择晶体管和驱动晶体管。

第二介电层220可以覆盖第二半导体基底210的第一表面211a。第二介电层220可以由多个层形成，该多个层包括例如从氧化硅(SiO)层、氮化硅(SiN)层、氮氧化硅(SiON)层和多孔低k介电层中选择的至少一种。第二介电层220可以在其中包括多层的第二布线图案222。第二布线图案222可以电连接到第二上导电垫280。第二上导电垫280的一部分可以暴露在第二顶表面201a或第二介电层220的顶表面上并与第二顶表面201a或第二介电层220的顶表面共面。

第三介电层230可以覆盖第二半导体基底210的第二表面211b，并且可以覆盖第二半导体基底210的第二表面211b上的第一晶体管TR1。第三介电层230可以由多个层形成，该多个层包括例如从氧化硅(SiO)层、氮化硅(SiN)层、氮氧化硅(SiON)层和多孔低k介电层中选择的至少一种。第三介电层230可以在其中包括多层的第三布线图案232。第一晶体管TR1可以电连接到第三介电层230中的第三布线图案232。例如，第三布线图案232可以通过连接接触件CNT连接到第一晶体管TR1。第三布线图案232可以电连接到第二下导电垫290。第二下导电垫290的一部分可以暴露在第二底表面201b或第三介电层230的底表面上并与第二底表面201b或第三介电层230的底表面共面。

第二半导体基底210可以包括穿透第二半导体基底210的第二贯穿过孔TSV2。第二贯穿过孔TSV2可以穿透第二介电层220的一部分以与第二布线图案222或第二上导电垫280电连接。第二贯穿过孔TSV2可以穿透第三介电层230的一部分以与第三布线图案232电连接。第一晶体管TR1可以通过连接接触件CNT、第三布线图案232、第二贯穿过孔TSV2和第二上导电垫280电连接到第一半导体芯片100。

下面将参照图2详细讨论第二贯穿过孔TSV2的构造。

参照图2至图5，第二半导体基底210可以具有竖直穿透第二半导体基底210的开口(或称为“通孔”)OP。开口OP可以完全地穿透第二半导体基底210，并且可以穿透第三介电层230的一部分以暴露第三布线图案232中的第三布线图案(或称为“导电图案”)234的顶表面234a。通过开口OP暴露的第三布线图案234可以通过连接接触件CNT连接到第一晶体管TR1。在这种情况下，第二贯穿过孔TSV2可以是将第一半导体芯片100直接连接到第二半导体芯片200的第一晶体管TR1的垂直连接端子。连接到第二贯穿过孔TSV2的第一晶体管TR1可以是选择晶体管SX。与图2中所示的不同，通过开口OP暴露的第三布线图案234可以不连接到第一晶体管TR1。在这种情况下，第二贯穿过孔TSV2可以是将第一半导体芯片100直接连接到第三半导体芯片300的垂直连接端子。

第二贯穿过孔TSV2可以设置在开口OP中。第二贯穿过孔TSV2可以完全地穿透第二半导体基底210，并且可以穿透第三介电层230的一部分和第二介电层220的一部分。例如，第二贯穿过孔TSV2可以沿着开口OP延伸以结合到第三布线图案234，并且可以穿透第二介电层220的一部分以结合到第二上导电垫280。也就是说，第二贯穿过孔TSV2可以将第三布线图案234和第二上导电垫280垂直连接。第二贯穿过孔TSV2可以与开口OP的内侧向表面或内侧表面间隔开。例如，第二贯穿过孔TSV2可以与第二半导体基底210和第三介电层230间隔开。第二贯穿过孔TSV2可以包括诸如钨(W)的金属材料。

间隔件结构SS可以设置为与第二贯穿过孔TSV2相邻。间隔件结构SS可以将第二贯穿过孔TSV2与第二半导体基底210和第三介电层230分离。间隔件结构SS可以包括第一衬垫层LL1、覆盖层CL和气隙AG。

第一衬垫层LL1可以共形地覆盖开口OP的底表面以及内侧向表面或内侧表面。例如，第一衬垫层LL1可以具有中空圆柱形形状。如图2中所示，第二贯穿过孔TSV2可以穿透位于开口OP的底表面上的第一衬垫层LL1，从而结合到第三布线图案234。可选地，如图3中所示，第二贯穿过孔TSV2可以穿透位于开口OP的底表面上的第一衬垫层LL1，并且还可以穿透第三布线图案234的一部分。例如，第二贯穿过孔TSV2可以插入到第三布线图案234中。位于开口OP的内侧向表面上的第一衬垫层LL1可以与第二贯穿过孔TSV2间隔开。当如图5中所示在平面中观看时，位于开口OP的内侧向表面上的第一衬垫层LL1可以围绕第二贯穿过孔TSV2。例如，第二贯穿过孔TSV2可以竖直穿透形似圆柱体(圆筒)的第一衬垫层LL1的内部空间。第一衬垫层LL1可以延伸到第二半导体基底210的第一表面211a上。在第二半导体基底210的第一表面211a上，第一衬垫层LL1可以置于第二半导体基底210与第二介电层220之间。第一衬垫层LL1可以包括介电材料。第一衬垫层LL1可以包括与第三介电层230的材料不同的材料。第一衬垫层LL1可以包括例如氮化硅(SiN)。可选地，第一衬垫层LL1可以包括氧化硅(SiO)或氮氧化硅(SiON)。

覆盖层CL可以设置在第二介电层220的底表面上。在第二半导体基底210的第一表面211a与第二介电层220的底表面之间，覆盖层CL可以置于第一衬垫层LL1与第二介电层220之间。覆盖层CL可以在第二介电层220与第二贯穿过孔TSV2之间延伸。例如，覆盖层CL可以覆盖第二半导体基底210的第一表面211a上的第一衬垫层LL1。覆盖层CL可以将第二贯穿过孔TSV2与第二介电层220分离。覆盖层CL可以包括介电材料。覆盖层CL可以包括与第一衬垫层LL1的材料不同的材料。覆盖层CL可以包括氧化硅(SiO)。可选地，覆盖层CL可以包括氮化硅(SiN)或氮氧化硅(SiON)。

气隙AG可以由第一衬垫层LL1、第二贯穿过孔TSV2和覆盖层CL限定。例如，气隙AG可以由形似圆柱体(圆筒)的第一衬垫层LL1和覆盖第一衬垫层LL1的内部空间的覆盖层CL提供，并且第二贯穿过孔TSV2可以竖直穿透气隙AG的中心。在该构造中，覆盖层CL可以从第二半导体基底210的第一表面211a穿过气隙AG的上侧延伸到第二介电层220与第二贯穿过孔TSV2的侧向表面或侧表面之间。气隙AG可以填充有真空或空气。当在从第二贯穿过孔TSV2朝向第一衬垫层LL1的方向上观看时，气隙AG可以具有在约10nm至约10μm的范围内的宽度。例如，气隙AG的宽度可以在约10nm至约1μm的范围内。

图2和图3描绘了位于第二介电层220的底表面上的覆盖层CL被给予平坦形状，但是本发明构思不限于此。如图4中所示，覆盖层CL的部分CLP可以延伸到气隙AG中。例如，在气隙AG上，覆盖层CL的部分CLP可以在朝向第三介电层230的方向上突出。覆盖层CL的部分CLP可以具有位于比第二半导体基底210的第一表面211a的竖直水平(level，或“高度”)低的竖直水平处的底端。

根据本发明构思的一些实施例，第二贯穿过孔TSV2可以穿透由硅(Si)形成的第二半导体基底210，并且第二贯穿过孔TSV2和第二半导体基底210可以通过其介电常数为1或几乎为1的气隙AG电绝缘，这与第二贯穿过孔TSV2和第二半导体基底210通过其介电常数在约3.8至约4.2的范围内的氧化硅层彼此电绝缘的情况相比，可以使得实现优异的电性质。例如，第二贯穿过孔TSV2与第二半导体基底210之间的隧穿效应或寄生电容可以减小。因此，半导体封装件10可以在电性质上得到改善。

另外，当第二贯穿过孔TSV2和第二半导体基底210由彼此不同的材料形成时，热膨胀系数(CTE)失配可能导致第二贯穿过孔TSV2的变形。在这种情况下，因为第一衬垫层LL1和气隙AG存在于第二贯穿过孔TSV2与第二半导体基底210之间，所以基本上没有第二贯穿过孔TSV2与第二半导体基底210直接接触的风险。如上所讨论的，由于气隙AG可以用作应力缓冲件，因此应力可以消失或减小到不足以影响第二贯穿过孔TSV2和第二半导体基底210中的一者或两者的水平。结果，半导体封装件10可以在结构稳定性上得到提高。

返回参照图1至图5，第三半导体芯片300可以包括第三半导体基底310和在第三半导体基底310上的第四介电层320。第四介电层320可以具有与第三顶表面301a对应的顶表面。

第三半导体基底310可以包括半导体材料。例如，第三半导体基底310可以是硅(Si)基底。

多个第二晶体管TR2可以设置在第三半导体基底310上。例如，第二晶体管TR2可以形成在第三半导体基底310的顶表面上。第二晶体管TR2可以包括存储器晶体管。

第四介电层320可以覆盖第三半导体基底310的顶表面。第四介电层320可以由多个层形成，该多个层包括例如从氧化硅(SiO)层、氮化硅(SiN)层、氮氧化硅(SiON)层和多孔低k介电层选择中的至少一种。第四介电层320可以在其中设置有多层的第四布线图案322和包括底电极的电容器。第二晶体管TR2可以电连接到第四介电层320中的第四布线图案322。第四布线图案322可以电连接到第三上导电垫380。第三上导电垫380的一部分可以暴露在第三顶表面301a或第四介电层320的顶表面上并与第三顶表面301a或第四介电层320的顶表面共面。

在下面的实施例中，为了便于描述和为了简洁起见，可以省略与参照图1至图4讨论的技术特征重复的技术特征的详细描述，并且将详细讨论它们的差异。相同的附图标记可以分配给与根据本发明构思的一些实施例的半导体封装件的组件相同的组件。

图6至图8是示出图1的部分A的放大图。图9是示出间隔件结构的平面图。

参照图1和图6至图9，间隔件结构SS'可以设置为与第二贯穿过孔TSV2相邻。间隔件结构SS'可以将第二贯穿过孔TSV2与第二半导体基底210和第三介电层230分离。间隔件结构SS'可以包括第一衬垫层LL1、第二衬垫层LL2、覆盖层CL和气隙AG。

第一衬垫层LL1可以共形地覆盖开口OP的底表面以及内侧向表面或内侧表面。如图6中所示，第二贯穿过孔TSV2可以穿透位于开口OP的底表面上的第一衬垫层LL1，从而结合到第三布线图案234。可选地，如图7中所示，第二贯穿过孔TSV2可以穿透位于开口OP的底表面上的第一衬垫层LL1，从而插入到第三布线图案234中。位于开口OP的内侧向表面上的第一衬垫层LL1可以与第二贯穿过孔TSV2间隔开。当如图9中所示在平面中观看时，位于开口OP的内侧向表面上的第一衬垫层LL1可以围绕第二贯穿过孔TSV2。第一衬垫层LL1可以延伸到第二半导体基底210的第一表面211a上。

第二衬垫层LL2可以覆盖第二贯穿过孔TSV2的侧向表面。如图9中所示，第二衬垫层LL2可以围绕第二贯穿过孔TSV2，并且可以接触第二贯穿过孔TSV2的侧向表面。在第二介电层220中，第二衬垫层LL2可以置于第二介电层220与第二贯穿过孔TSV2之间。如图6中所示，第二衬垫层LL2可以穿透位于开口OP的底表面上的第一衬垫层LL1，从而结合到第三布线图案234。可选地，如图7中所示，第二衬垫层LL2可以穿透位于开口OP的底表面上的第一衬垫层LL1，从而插入到第三布线图案234中。第二衬垫层LL2的底端可以位于与第二贯穿过孔TSV2的底端的竖直水平相同的竖直水平处。第二衬垫层LL2可以与位于开口OP的内侧向表面上的第一衬垫层LL1间隔开。第二衬垫层LL2可以包括介电材料。第二衬垫层LL2可以包括与第三介电层230的材料不同的材料。第二衬垫层LL2可以包括例如氮化硅(SiN)。可选地，第二衬垫层LL2可以包括氧化硅(SiO)或氮氧化硅(SiON)。

根据一些实施例，第一衬垫层LL1和第二衬垫层LL2可以设置为单层。如图8中所示，衬垫层LL可以共形地覆盖第二半导体基底210的第一表面211a、开口OP的底表面和内侧向表面以及第二贯穿过孔TSV2的侧向表面。在第二半导体基底210的第一表面211a上，衬垫层LL可以置于第二半导体基底210与第二介电层220之间。在第二介电层220中，衬垫层LL可以置于覆盖层CL与第二贯穿过孔TSV2之间。下面的描述将聚焦于图6的实施例。

覆盖层CL可以设置在第二介电层220的底表面上。在第二半导体基底210的第一表面211a与第二介电层220的底表面之间，覆盖层CL可以置于第一衬垫层LL1与第二介电层220之间。覆盖层CL可以在第二介电层220与第二贯穿过孔TSV2之间延伸，例如，在第二介电层220与第二衬垫层LL2之间延伸。例如，覆盖层CL可以覆盖第二半导体基底210的第一表面211a上的第一衬垫层LL1。覆盖层CL和第二衬垫层LL2可以将第二贯穿过孔TSV2与第二介电层220分离。

气隙AG可以由第一衬垫层LL1、第二衬垫层LL2和覆盖层CL限定。例如，气隙AG可以由形似圆柱体(圆筒)的第一衬垫层LL1和覆盖第一衬垫层LL1的内部空间的覆盖层CL提供，并且第二贯穿过孔TSV2和第二衬垫层LL2可以竖直穿透气隙AG的中心。在这种构造中，覆盖层CL可以从第二半导体基底210的第一表面211a穿过气隙AG的上侧延伸到第二介电层220与第二衬垫层LL2之间。另外，覆盖层CL可以在第一衬垫层LL1和第二衬垫层LL2上密封气隙AG。气隙AG可以填充有真空或空气。当在从第二贯穿过孔TSV2朝向第一衬垫层LL1的方向上观看时，气隙AG的宽度可以在约10nm至约1μm的范围内。例如，气隙AG在第一衬垫层LL1与第二衬垫层LL2之间的宽度可以在约10nm至约1μm的范围内。

图6和图7描绘了位于第二介电层220的底表面上的覆盖层CL被给予平坦形状，但是本发明构思不限于此。覆盖层CL的一部分可以延伸到气隙AG中。例如，在气隙AG上，覆盖层CL的所述一部分可以在朝向第三介电层230的方向上突出。覆盖层CL的所述一部分可以具有位于比第二半导体基底210的第一表面211a的竖直水平低的竖直水平处的底端。

根据本发明构思的一些实施例，由于第二贯穿过孔TSV2和第二半导体基底210通过气隙AG彼此电绝缘，因此可以实现极其优异的电性质。此外，当第二贯穿过孔TSV2由极易扩散的钨(W)或铜(Cu)形成时，包括氮化物(例如，氮化硅(SiN))的第二衬垫层LL2可以另外地用作防止钨(W)或铜(Cu)扩散的阻挡件。此外，当第二贯穿过孔TSV2显著变形时，第二衬垫层LL2通常可以优先破裂。如上所讨论的，由于第二衬垫层LL2用作应力缓冲件，因此应力可以消失或减小到不足以影响第二贯穿过孔TSV2和第二半导体基底210中的一者或两者的水平。

图10是示出根据发明构思的一些实施例的半导体模块的剖视图。

参照图10，根据本实施例的半导体模块20可以被构造为使得图1的半导体封装件10可以通过粘合层附着到封装基底400。粘合层可以置于第三半导体芯片300与封装基底400之间。导线410可以设置为将封装基底400连接到第一半导体芯片100的第一上导电垫180。保持件(holder，或“支撑件”)420可以设置在封装基底400上。保持件420可以与半导体封装件10间隔开。保持件420可以通过粘合层附着到封装基底400。当在平面中观看时，保持件420可以具有闭合的环形状。保持件420可以具有与半导体封装件10的边缘相邻的中空结构。保持件420可以由诸如聚酰胺的聚合物材料形成。透明基底430可以通过粘合层附着到保持件420。透明基底430可以由透明玻璃或透明塑料形成。透明基底430可以与半导体封装件10间隔开，从而提供空的空间S。尽管未示出，但是诸如焊料凸块的外部连接端子可以附着(附接)到封装基底400的下部。图10描绘了图1的半导体封装件10被附着，但是半导体封装件10可以是参照图2至图9讨论的半导体封装件中的一个。可选地，半导体封装件10可以包括上面讨论的半导体封装件的组合。

图11A至图20A是示出根据发明构思的一些实施例的制造半导体封装件的方法的剖视图。图11B至图20B是分别示出图11A至图20A的部分B的放大图。图14C、图16C、图18C和图19C是分别在图14A、图16A、图18A和图19A中描绘的部分B的放大图，且分别示出了图14B、图16B、图18B和图19B的其它示例。图11A至图20A、图11B至图20B、图14C、图16C、图18C和图19C解释了制造半导体封装件的方法，例如，形成第二半导体芯片的方法。图11A至图20A省略了间隔件结构的构造，并且间隔件结构将在图11B至图20B、图14C、图16C、图18C和图19C中详细讨论。

参照图1、图11A和图11B，可以设置第二半导体基底210。第二半导体基底210可以包括半导体材料。第二半导体基底210可以具有彼此相对的第一表面211a和第二表面211b。可以在第二半导体基底210的第二表面211b上形成第一晶体管TR1。

可以在第二半导体基底210上形成第三介电层230和第三布线图案232。例如，可以在第二半导体基底210的第二表面211b上涂覆覆盖第一晶体管TR1的介电材料，从而形成一个介电层。可以在该介电层上形成导电层，然后可以将该导电层图案化以形成一个布线层。可以重复形成介电层和导电层的步骤以形成第三介电层230和第三布线图案232。可以在最下面的介电层上形成第二下导电垫290，并且第二下导电垫290可以连接到第三布线图案232并被第三介电层230围绕。第三布线图案232可以连接到第一晶体管TR1。第三介电层230可以包括氧化硅(SiO)。

之后，可以在第二半导体基底210上形成第一开口OP1。第一开口OP1可以对应于参照图2讨论的开口OP。例如，可以在第二半导体基底210的第一表面211a上形成掩模图案，然后可以将掩模图案用作蚀刻掩模以蚀刻第二半导体基底210。在该步骤中，第三介电层230的一部分可以与第二半导体基底210一起被蚀刻。因此，第一开口OP1可以完全地穿透第二半导体基底210，并且可以穿透第三介电层230的一部分以暴露第三布线图案234。

参照图1、图12A和图12B，可以在第二半导体基底210上形成第一衬垫层LL1。例如，可以通过在第二半导体基底210的第一表面211a上沉积介电材料来形成第一衬垫层LL1。第一衬垫层LL1可以共形地覆盖第二半导体基底210的第一表面211a、第一开口OP1的内侧向表面或内侧表面以及第一开口OP1的底表面。第一衬垫层LL1可以包括氮化硅(SiN)或氮氧化硅(SiON)。

参照图1、图13A和图13B，可以在第二半导体基底210上形成牺牲层500。例如，可以通过在第二半导体基底210的第一表面211a上涂覆或沉积介电材料来形成牺牲层500。该介电材料可以覆盖第一衬垫层LL1。例如，该介电材料可以覆盖第二半导体基底210的第一表面211a，并且可以填充第一开口OP1。该介电材料可以相对于第一衬垫层LL1具有蚀刻选择性。例如，该介电材料可以包括氧化硅(SiO)。

参照图1、图14A和图14B，可以蚀刻牺牲层500以形成第二开口OP2。例如，可以在牺牲层500上形成掩模图案，然后可以将掩模图案用作蚀刻掩模以蚀刻牺牲层500。第二开口OP2可以位于第一开口OP1内。第二开口OP2可以与位于第一开口OP1的内侧向表面上的第一衬垫层LL1间隔开。例如，牺牲层500可以保留在第二开口OP2与位于第一开口OP1的内侧向表面上的第一衬垫层LL1之间。在第一开口OP1的底表面上，第一衬垫层LL1的一部分可以与牺牲层500一起被蚀刻。因此，第二开口OP2可以暴露第三布线图案234。

图14B描绘了在第三布线图案234上，第一衬垫层LL1的一部分与牺牲层500一起被蚀刻，但是本发明构思不限于此。如图14C中所示，在第一开口OP1的底表面上，第三布线图案234的一部分可以与第一衬垫层LL1的一部分和牺牲层500一起被蚀刻。例如，第二开口OP2可以穿透牺牲层500和第一衬垫层LL1以延伸到第三布线图案234中。根据图14C，可以制造如参照图3所讨论的半导体封装件。下面将进一步描述图14B的实施例。

参照图1、图15A和图15B，可以在第二开口OP2中形成第二贯穿过孔TSV2。例如，可以用导电材料填充第二开口OP2以形成第二贯穿过孔TSV2。更详细地，可以在牺牲层500上形成导电层。导电层可以覆盖牺牲层500的顶表面并且可以填充第二开口OP2。此后，可以在牺牲层500上执行平坦化工艺，直到牺牲层500的顶表面被暴露。在平坦化工艺之后，保留在第二开口OP2中的导电层可以形成为第二贯穿过孔TSV2。第二贯穿过孔TSV2可以结合到第三布线图案234。

图15A和图15B描绘了未形成第二衬垫层(见图6的LL2)，并且形成第一衬垫层LL1和第二贯穿过孔TSV2，但是本发明构思不限于此。

参照图1、图16A和图16B，在图14A和图14B的所得结构中，可以在第二开口OP2上形成第二衬垫层LL2。例如，可以将介电层共形地沉积到牺牲层500的顶表面以及第二开口OP2的底表面和内侧向表面或内侧表面上，然后介电层可以经历各向异性蚀刻工艺以形成第二衬垫层LL2。因此，第二衬垫层LL2可以仅保留在第二开口OP2的内侧向表面上，并且第三布线图案234可以被暴露。第二衬垫层LL2可以包括氮化硅(SiN)或氮氧化硅(SiON)。

在一些实施例中，如图14C中所示，第二开口OP2可以穿透牺牲层500和第一衬垫层LL1以延伸到第三布线图案234中。在这种情况下，如图16C中所示，第二衬垫层LL2也可以延伸到第三布线图案234中。根据图16C，可以制造参照图7讨论的半导体封装件。下面将进一步描述图16B的实施例。

参照图1、图17A和图17B，可以在第二开口OP2中形成第二贯穿过孔TSV2。例如，可以用导电材料填充第二开口OP2以形成第二贯穿过孔TSV2。更详细地，可以在第二衬垫层LL2上形成导电层。导电层可以覆盖第二衬垫层LL2的顶表面，并且可以填充第二开口OP2中的未被第二衬垫层LL2占据的空间。之后，可以在牺牲层500上执行平坦化工艺，直到牺牲层500的顶表面被暴露。在平坦化工艺之后，保留在第二开口OP2中的导电层可以形成为第二贯穿过孔TSV2。第二贯穿过孔TSV2可以结合到第三布线图案234。根据图16A、图16B、图17A和图17B，可以制造如参照图6所讨论的半导体封装件。下面将进一步描述图15A和图15B的实施例。

参照图1、图18A和图18B，可以去除牺牲层500。因此，可以暴露第一衬垫层LL1，并且第一开口OP1可以具有除了由第一衬垫层LL1和第二贯穿过孔TSV2占据的空间之外的空的空间。

之后，可以在第一开口OP1中形成分解层600。例如，可以在第一衬垫层LL1上形成分解材料层。分解材料层可以覆盖第一衬垫层LL1的顶表面，并且可以填充第一开口OP1(例如，第一开口OP1的除了由第一衬垫层LL1和第二贯穿过孔TSV2占据的空间之外的空的空间)。之后，可以对分解材料层执行回蚀工艺。回蚀工艺可以持续直到分解材料层仅保留在第一开口OP1中。分解材料层可以包括可以用热或紫外光分解的材料。图18B描绘了分解层600形成为具有位于与第一衬垫层LL1的顶表面的竖直水平相同的竖直水平处的顶表面，但是本发明构思不限于此。如图18C中所示，根据回蚀工艺中使用的蚀刻剂，分解层600可以具有在比第一衬垫层LL1的顶表面的竖直水平低竖直水平处的顶表面，并且在这种情况下，分解层600的顶表面可以具有向下凹进的形状。

参照图1、图19A和图19B，可以在第二半导体基底210的第一表面211a上形成覆盖层CL。例如，可以通过在第一衬垫层LL1的顶表面和第二贯穿过孔TSV2上沉积介电层来形成覆盖层CL。覆盖层CL可以共形地覆盖第一衬垫层LL1的顶表面以及第二贯穿过孔TSV2的侧向表面和顶表面。在该步骤中，覆盖层CL可以覆盖分解层600的顶表面，并且分解层600可以被覆盖层CL、第一衬垫层LL1和第二贯穿过孔TSV2围绕。覆盖层CL可以包括氧化硅(SiO)。

在一些实施例中，如图18C中所示，分解层600可以形成为在其顶表面上具有凹进的形状。在这种情况下，如图19C中所示，覆盖层CL可以填充分解层600的顶表面的凹部。例如，覆盖层CL的一部分可以具有朝向分解层600突出或突出到第一开口OP1中的形状。根据图18C和图19C，可以制造如参照图4所讨论的半导体封装件。下面将进一步描述图19A和图19B的实施例。

参照图1、图20A和图20B，可以去除分解层600。例如，可以将热或紫外光提供到第二半导体基底210上。热或紫外光可以消除分解层600，并且可以形成由第一衬垫层LL1、第二贯穿过孔TSV2和覆盖层CL围绕的空的内部空间。内部空间可以是填充有真空或空气的气隙AG。

根据本发明构思的一些实施例，分解层600可以用于在第二半导体基底210与第二贯穿过孔TSV2之间形成气隙AG。因此，可以仅在所需区域上形成气隙AG。另外，可以将第一衬垫层LL1形成为足够薄以允许气隙AG具有足够的厚度，并且可以在第二半导体基底210与第二贯穿过孔TSV2之间提供增大的绝缘。结果，可以制造具有改善的电性质的半导体封装件10。

此后，可以形成第二介电层220和第二布线图案222。例如，可以通过在第二半导体基底210的第一表面211a上涂覆介电材料来形成一个介电层。可以在该介电层上形成导电层，然后可以使该导电层图案化以形成一个布线层。可以重复形成介电层和导电层的步骤以形成第二介电层220和第二布线图案222。第二上导电垫280可以形成在最上面的介电层中，并且第二上导电垫280可以连接到第二贯穿过孔TSV2或第二布线图案222，且第二上导电垫280可以被第二介电层220围绕。第二介电层220可以包括氧化硅(SiO)。

通过上述工艺，可以形成第二半导体芯片200。

参照图1和图2，可以设置第一半导体芯片100。第一半导体芯片100可以与参照图1所讨论的第一半导体芯片100相同。例如，第一半导体芯片100可以包括设置在其第一顶表面101a上的第一上导电垫180。第一半导体芯片100可以包括与其第一底表面101b相邻设置的第一下导电垫190。第一半导体芯片100可以是例如图像传感器芯片。

可以将第一半导体芯片100安装在第二半导体芯片200上。例如，可以将第一半导体芯片100和第二半导体芯片200对准以允许第一半导体芯片100的第一下导电垫190面对第二半导体芯片200的第二上导电垫280。在第一半导体芯片100和第二半导体芯片200彼此接触之后，可以对第一半导体芯片100和第二半导体芯片200执行退火工艺。退火工艺可以引起第一下导电垫190和第二上导电垫280之间的接合。例如，第一下导电垫190和第二上导电垫280可以组合成单个整体。可以在第一下导电垫190和第二上导电垫280之间执行自动接合。例如，第一下导电垫190和第二上导电垫280可以由相同的材料(例如，铜(Cu))形成，并且可以由于由彼此接触的第一下导电垫190和第二上导电垫280之间的界面上的表面活化产生的金属间混合接合过程而接合。退火工艺可以引发第一介电层120与第二介电层220之间的接合。

可以设置第三半导体芯片300。第三半导体芯片300可以与参照图1所讨论的第三半导体芯片300相同。例如，第三半导体芯片300可以包括与其第三顶表面301a相邻设置的第三上导电垫380。第三半导体芯片300可以是例如存储从第二半导体芯片200产生的数据的存储器芯片。

可以将第三半导体芯片300安装在第二半导体芯片200下方。例如，可以将第二半导体芯片200和第三半导体芯片300对准以允许第二半导体芯片200的第二下导电垫290面对第三半导体芯片300的第三上导电垫380。在第二半导体芯片200和第三半导体芯片300彼此接触之后，可以对第二半导体芯片200和第三半导体芯片300执行退火工艺。退火工艺可以引起第二下导电垫290和第三上导电垫380之间的接合。例如，第二下导电垫290和第三上导电垫380可以组合成单个整体。可以在第二下导电垫290和第三上导电垫380之间执行自动接合。例如，第二下导电垫290和第三上导电垫380可以由相同的材料(例如，铜(Cu))形成，并且可以由于由彼此接触的第二下导电垫290和第三上导电垫380之间的界面上的表面活化产生的金属间混合接合过程而接合。退火工艺可以引发第三介电层230与第四介电层320之间的接合。

图21A至图25A示出了示出根据本发明构思的一些实施例的制造半导体封装件的方法的剖视图。图21B至图25B示出了分别示出图21A至图25A的部分B的放大图。图21A至图25A以及图21B至图25B解释了制造半导体封装件的方法，例如，形成第二半导体芯片的方法。图21A至图25A省略了间隔件结构的构造，并且间隔件结构将在图21B至图25B中详细讨论。

参照图1、图21A和图21B，在图11A和图11B的所得结构中，可以在第二半导体基底210上形成牺牲层500。例如，可以通过在第二半导体基底210的第一表面211a上涂覆或沉积介电材料来形成牺牲层500。该介电材料可以覆盖第二半导体基底210的第一表面211a，并且可以填充第一开口OP1。该介电材料可以相对于第二半导体基底210具有蚀刻选择性。

可以蚀刻牺牲层500以形成第二开口OP2。例如，可以在牺牲层500上形成掩模图案，然后可以将掩模图案用作蚀刻掩模以蚀刻牺牲层500。第二开口OP2可以位于第一开口OP1内。第二开口OP2可以与第一开口OP1的内侧向表面或内侧表面间隔开。例如，牺牲层500可以保留在第二开口OP2与第一开口OP1的内侧向表面之间。第二开口OP2可以暴露第三布线图案234。

参照图1、图22A和图22B，可以在第二开口OP2中形成第二贯穿过孔TSV2。例如，可以用导电材料填充第二开口OP2以形成第二贯穿过孔TSV2。更详细地，可以在牺牲层500上形成导电层。导电层可以覆盖牺牲层500的顶表面并且可以填充第二开口OP2。此后，可以在牺牲层500上执行平坦化工艺，直到牺牲层500的顶表面被暴露。在平坦化工艺之后，保留在第二开口OP2中的导电层可以形成为第二贯穿过孔TSV2。第二贯穿过孔TSV2可以结合到第三布线图案234。

可以去除牺牲层500。因此，可以暴露第二半导体基底210，并且第一开口OP1可以具有除了由第二贯穿过孔TSV2占据的空间之外的空的空间。

参照图1、图23A和图23B，可以在第二半导体基底210上形成衬垫层LL。例如，可以通过在第二半导体基底210的第一表面211a上沉积介电材料来形成衬垫层LL。衬垫层LL可以共形地覆盖第二半导体基底210的第一表面211a、第一开口OP1的内侧向表面或内侧表面、第一开口OP1的底表面以及第二贯穿过孔TSV2的侧向表面和顶表面。衬垫层LL可以包括氮化硅(SiN)或氮氧化硅(SiON)。

参照图1、图24A和图24B，可以在第一开口OP1中形成分解层600。例如，可以在衬垫层LL上形成分解材料层。分解材料层可以覆盖衬垫层LL的顶表面，并且可以填充第一开口OP1(例如，第一开口OP1的除了由第二贯穿过孔TSV2占据的空间之外的空的空间)。之后，可以对分解材料层执行回蚀工艺。回蚀工艺可以持续直到分解材料层仅保留在第一开口OP1中。分解材料层可以包括可以用热或紫外光分解的材料。图24B描绘了分解层600形成为具有这样的顶表面，该顶表面位于与位于第二半导体基底210的第一表面211a上的衬垫层LL的顶表面的竖直水平相同的竖直水平处，但是本发明构思不限于此。根据回蚀工艺中使用的蚀刻剂，分解层600的顶表面可以具有向下凹进的形状。

可以在第二半导体基底210的第一表面211a上形成覆盖层CL。例如，可以通过在第二贯穿过孔TSV2和衬垫层LL的顶表面上沉积介电层来形成覆盖层CL。覆盖层CL可以共形地覆盖衬垫层LL的顶表面和分解层600的顶表面。在这种情况下，分解层600可以被覆盖层CL和衬垫层LL围绕。覆盖层CL可以包括氧化硅(SiO)。

参照图1、图25A和图25B，可以去除分解层600。例如，可以将热或紫外光提供到第二半导体基底210上。热或紫外光可以消除分解层600，并且可以形成由衬垫层LL和覆盖层CL围绕的空的空间。内部空间可以是填充有真空或空气的气隙AG。

此后，可以形成第二介电层220和第二布线图案222。例如，可以通过在第二半导体基底210的第一表面211a上涂覆介电材料来形成一个介电层。可以在该介电层上形成导电层，然后可以使该导电层图案化以形成一个布线层。可以重复形成介电层和导电层的步骤以形成第二介电层220和第二布线图案222。第二上导电垫280可以形成在最上面的介电层中，并且第二上导电垫280可以连接到第二贯穿过孔TSV2或第二布线图案222，且第二上导电垫280可以被第二介电层220围绕。第二介电层220可以包括氧化硅(SiO)。

通过上述工艺，可以形成第二半导体芯片200。

参照图1和图2，可以设置第一半导体芯片100。第一半导体芯片100可以包括设置在其第一顶表面101a上的第一上导电垫180。第一半导体芯片100可以包括与其第一底表面101b相邻设置的第一下导电垫190。第一半导体芯片100可以是例如图像传感器芯片。可以将第一半导体芯片100安装在第二半导体芯片200上。

可以设置第三半导体芯片300。第三半导体芯片300可以包括与其第三顶表面301a相邻设置的第三上导电垫380。第三半导体芯片300可以是例如存储从第二半导体芯片200产生的数据的存储器芯片。可以将第三半导体芯片300安装在第二半导体芯片200下方。

根据本发明构思的一些实施例的半导体封装件可以被构造为使得贯穿过孔可以穿透由硅(Si)形成的半导体基底，并且贯穿过孔和半导体基底可以通过其介电常数为1或几乎为1的气隙电绝缘，这与贯穿过孔和半导体基底通过氧化硅层电绝缘的情况相比，可以使得实现非常优异的电性质。例如，贯穿过孔与半导体基底之间的隧穿效应或寄生电容可以减小。结果，可以提供其电性质被改善的半导体封装件。

此外，当贯穿过孔和半导体基底由彼此不同的材料形成时，热膨胀系数(CTE)失配可能导致贯穿过孔的变形。在这种情况下，由于在贯穿过孔与半导体基底之间存在衬垫层和气隙，因此基本上不存在贯穿过孔与半导体基底直接接触的风险。如上所讨论的，由于气隙可以用作应力缓冲件，因此应力可以消失或减小到不足以影响贯穿过孔和半导体基底中的一者或两者的水平。结果，可以提供具有增大的结构稳定性的半导体封装件。

尽管已经结合附图中示出的本发明构思的一些实施例描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离本发明构思的范围的情况下，可以在其中进行形式和细节上的变化。因此，上面公开的实施例应该被认为是说明性的而不是限制性的。