半导体装置

技术领域

本发明实施例涉及一种半导体封装体。更具体地来说，本发明实施例尤其涉及一种具有边缘互连特征的半导体封装体。

背景技术

半导体工业通过持续缩小元件的最小尺寸来增加各个电子元件(例如晶体管、二极管、电阻、电容等)的整合密度，使一既定的面积内可整合更多的元件以及从而带来的更多功能，形成集成电路芯片。各集成电路芯片可包括数个输入/输出垫，以与要和集成电路芯片封装的其他元件连通。中介层通常用于在半导体封装体中的两个或以上的集成电路芯片的中间提供输入/输出。然而，整合密度增加，仅通过中介层连接集成电路芯片变得具有挑战性。

发明内容

本公开一些实施例提供了一种半导体装置，包括一第一集成电路芯片、一第二集成电路芯片、一介电层以及一导线。第一集成电路芯片包括一第一密封环，包围一第一电路区域。第二集成电路芯片包括一第二密封环，包围一第二电路区域。介电层形成于第一密封环和第二密封环之间。导线通过第一密封环、介电层以及第二密封环由第一电路区域延伸至第二电路区域。

本公开一些实施例提供了一种集成电路芯片。集成电路芯片包括一装置层、一互连结构以及多个边缘互连特征。装置层包括一或多个半导体装置。互连结构形成于装置层上，其中互连结构包括一介电层、一密封环以及一或多个导电特征，密封环形成于介电层中且包围在介电层之中的一电路区域，导电特征嵌埋于介电层的电路区域中，其中一或多个导电特征连接至在装置层中的一或多个半导体装置。边缘互连特征形成于介电层中，其中多个边缘互连特征通过密封环从电路区域向外延伸。

本公开一些实施例提供了一种形成一半导体装置的方法。前述方法包括形成具有一第一边缘互连特征的一第一集成电路芯片以及具有一第二边缘互连特征的一第二集成电路芯片，其中一切割线形成在第一和第二集成电路芯片之间，且第一边缘互连特征在切割线中连接至第二边缘互连特征；以及在第一和第二电路芯片保持在切割线中彼此连接的情况下，将第一和第二集成电路芯片贴附至一印刷电路板。

附图说明

图1A至图1N示意地显示根据本公开的实施例的一半导体装置，前述半导体装置包括具有边缘互连特征的一集成电路芯片。

图2、图3A、图3B、图4以及图5示意地显示根据本公开的实施例，形成一半导体封装体的各阶段。

附图标记如下：

10:基板

12:切割线

12w:宽度

16a,16b,16c,16d:芯片组合

20:基板

22:切割线

26a,26b,26c,26d,26e,26f,26g:芯片组合

100,100a,100b,100c:集成电路芯片

100’:集成电路芯片阵列

102,102a,102b:裁切表面

104,104a,104b,104c:电路区域

106,106a,106b:密封区域

106d:线路深度

106s:侧边

106w:线路宽度

108,108a,108b,108c:边缘互连特征

108d:线路深度

108i:内侧端部

108l:导线

108o:外侧端部

108w:线路宽度

110,110a,110b:密封环

110l:密封线路

110v:密封通孔

112,112a,112b:密封环

112l:密封线路

112v:密封通孔

120,120a,120b,120c:装置层

122,122a,122b,122c:互连结构

124:金属间介电层

124x:底部金属间介电层

124y:中间金属间介电层

124z:顶部金属间介电层

126:导电特征

128:导电特征

130:开口

130w:宽度

300:半导体封装体

302:承载基板

304:粘性层

306:芯片贴附膜

312:封装材料层

314:外部接点

316:中介层基板

317:基板通孔

318:封装材料层

320:外部接点

322:印刷电路板

具体实施方式

以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本公开书叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号及/或标记。这些重复为了简化与清晰的目的，并非用以限定所描述的不同实施例及/或结构之间有特定的关系。

再者，为了方便描述附图中一元件或特征与另一(复数)元件或(复数)特征的关系，可使用空间相关用语，例如“下面”、“下方”、“之下”、“上方”、“之上”及类似的用语等。除了附图所示出的方位之外，空间相关用语涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(旋转90度或在其他方位上)，且同样可对应地解读于此所使用的空间相关描述。

此处说明的实施例可处于一特定背景，亦即包括以混合接合技术(hybridbonding technique)使芯片相互接合的一封装结构(例如堆叠封装(package on package,PoP)结构)。芯片可面对面(face-to-face,F2F)或面对背(face-to-back,F2B)接合。举例而言，在面对面接合配置中，芯片的有源表面(面)接合在一起，反之，在面对背接合配置中，一个芯片的有源表面接合至另一芯片的背侧表面。另外，芯片之间的混合接合包括一介电对介电接合(dielectric-to-dielectric bonding)和一金属接合。举例而言，通过包括一焊料接合(而不是例如铜对铜接合(copper to copper bonding))，混合接合的接合温度可显著地降低。

此外，本公开的教示可适用于包括一或多个半导体芯片的任何封装结构。其他的实施例考虑了其他应用，例如相异的封装种类或相异的配置对本领域普通技术人员在阅读本公开时应为显而易见的。应注意的是，于此说明的实施例未必显示了可能存在于结构中的所有元件或特征。举例而言，数个元件可能从附图中省略，例如当说明元件的一者可足以传实施例的面貌时。另外，于此说明的方法实施例可以说明的特定顺序执行，然而，其他方法实施例可在任何逻辑顺序下执行。

本公开实施例提供了一种具有边缘互连特征的集成电路芯片。边缘互连特征可为延伸通过密封环且进入切割线区域的导线。在一些实施例中，具有边缘互连特征的异质(heterogeneous)集成电路芯片被制造在相同基板上。相邻的集成电路芯片的边缘互连特征彼此连接，且提供了集成电路芯片之间直接连接，而无须经由中介层。

图1A至图1N概要地显示根据本公开实施例的具有边缘互连特征的一集成电路芯片。图1A为根据本公开的集成电路芯片的阵列的平面示意图。

图1B为根据本公开的两个相邻的集成电路芯片100(100a、100b)的平面示意图。图1C为沿着图1B中线条1C-1C的集成电路芯片100的放大局部剖视图。图1D为沿着图1C中线条1D-1D的集成电路芯片100的放大局部剖视图。图1E为沿着图1B中线条1E-1E的相邻集成电路芯片100a、100b的放大局部剖视图。

如图1A所示，集成电路芯片(或小芯片(chiplets))100的阵列形成在一基板10上。集成电路芯片100的阵列通过两组交叉的切割线(scribe lines)12彼此分离。一组切割线12沿着x方向延伸，第二组切割线12沿着y方向延伸。集成电路芯片100的阵列形成在基板10之中及/或之上，且在由切割线12所定义的阵列区域之内。在一些实施例中，集成电路芯片100包括两个或以上的相异电路设计。待制造后，集成电路芯片100可被测试并沿着切割线12裁切成独立的集成电路芯片100或相邻集成电路芯片100的组合以用于后续工艺，例如封装。

如图1A所示，制造于基板10之中及/或之上的多个集成电路芯片100包括两个种类的集成电路芯片100a、100b。集成电路芯片100a、100b可大致具有相同的尺寸，但包含相异电路设计以达到相异的功能。在一些实施例中，集成电路芯片100a、100b交替地(alternatively)配置，从而每个集成电路芯片100a会与至少一集成电路芯片100b毗邻(bordered)。相邻的集成电路芯片100a、100b通过下方说明的边缘互连特征连接。

如图1A所示，各集成电路芯片100(100a、100b)可包括被一密封区域106(106a、106b)围绕的一电路区域104(104a、104b)。根据本公开一实施例，集成电路芯片100(100a、100b)包括一或多个边缘互连特征108(108a、108b)，从电路区域104(104a、104b)延伸通过密封区域106(106a、106b)至切割线12中。在一些实施例中，边缘互连特征108可包括与围绕集成电路芯片100(100a、100b)的切割线12相交的导线。待集成电路芯片100(100a、100b)沿着切割线12裁切后，边缘互连特征108(108a、108b)将从集成电路芯片100(100a、100b)的裁切表面102暴露。边缘互连特征108(108a、108b)可为导线，配置来连接形成在裁切表面102(102a、102b)上的外部接点，以提供信号及/或电力供应。

在一些实施例中，边缘互连特征108(108a、108b)可对称地配置在集成电路芯片100(100a、100b)周围的所有切割线12上。对称配置提供了高度的可行性(feasibility)予电路设计者。边缘互连特征108(108a、108b)的一个连接协议可被使用于不同的集成电路芯片，因此，促进了在一个基板上制造两个或以上直接连接的集成电路芯片。举例而言，在图1A中，复多对直接连接的集成电路芯片100a、100b被制造于基板10之中或之上。在一些实施例中，个别的集成电路芯片100a、100b可于裁切之前测试。集成电路芯片100a、100b可被裁切为多个芯片组合来封装，例如芯片组合16a、16b、16c、16d，从而降低了生产的费用。针对包括单个集成电路芯片100a、100b的芯片组合16a、16b，导电特征可从暴露的边缘互连特征108形成以连接其他集成电路芯片，而无须经由中介层。包括集成电路芯片100a、100b的不同配置的芯片组合16c、16d可直接封装为连接元件，而无须切割成单个芯片。

基板10可为一半导体基板，举例而言，可为块材硅(bulk silicon)基板、掺杂(doped)或无掺杂(undoped)基板、或绝缘体上半导体(semiconductor-on-insulator,SOI)基板。半导体基板可包括其他的半导体材料，例如锗(germanium)、化合物半导体(包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide))、合金半导体(包括硅化锗(SiGe)、磷化砷镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化铟镓(GaInP)及/或砷磷化铟镓(GaInAsP))、或其组合。例如复合层(multi-layered)基板或梯度(gradient)基板的其他基板也可以被使用。

集成电路芯片100的阵列可经由执行多个半导体工艺形成在基板10之中及/或之上，包括前段工艺(front-end-of-line,FEOL)和后段工艺(back-end-of-line,BEOL)，但并不限定于此。如图1C、图1D、图1E所示，多个半导体工艺执行以在集成电路芯片100(100a、100b)中形成一装置层120(120a、120b)和一互连结构122(122a、122b)。

在一些实施例中，集成电路芯片100的阵列可包括形成于基板10上的两个或以上的不同电路设计，以达到集成电路芯片100之间的直接异质(heterogenous)连接。在其他的实施例中，集成电路芯片100的阵列大致具有相同的电路设计，此可被单独裁切以通过边缘互连特征108连接其他电路元件。

集成电路芯片100可被设计来执行任何的适合功能。举例而言，机体电路芯片100可为逻辑芯片(例如中央处理器、系统单芯片(SoC)、特殊应用集成电路(ASIC)、可程序化逻辑电路(FPGA)、微控制器等)、存储器芯片(例如动态随机存取存储器(DRAM)芯片、加宽输入输出(Wide I/O)芯片、磁阻式随机存取存储器(M-RAM)芯片、可变电阻式存储器(R-RAM)芯片、NAND芯片、静态随机存取存储器(SRAM)芯片等)、存储器立方体(例如高频宽存储器(HBM)、混合存储器立方体(HMC)等)、高数据速率收发器芯片、I/O界面芯片、整合无源元件芯片(例如IPD芯片)、电源管理芯片(例如多通道电源管理(PMIC)芯片)、射频(RF)芯片、感测器芯片、微机电系统(MEMS)芯片、信号处理芯片(例如数字信号处理(DSP)芯片)、前端芯片(例如宽频模拟前端(AFE)芯片)、单片三维异质芯片堆叠芯片(monolithic 3Dheterogeneous chiplet stacking die)、类似物、或其组合。

图1B为根据本公开形成于基板10上的两个相邻集成电路芯片100a、100b的平面示意图。在图1B中，沿着Z轴形成于各层的元件是叠加在另一者上，以在平面图中显示它们的相对位置。元件沿着Z轴的位置对应显示在剖视图中，例如图1C和图1D中的视图。图1B为根据一些实施例，在集成电路芯片100之中的电路区域104、密封区域106以及边缘互连特征108的相对位置。如图1B所示，每个集成电路芯片100通过切割线12定义于一方形区域中。在一些实施例中，集成电路芯片100具有介于约10mm

在每个集成电路芯片100的芯片区域之内，通过密封区域106环绕电路区域104的外侧周围，电路区域104被密封区域106所围绕。一或多个密封环110、112同心地形成在密封区域106中。密封环110、112提供在电路区域104中的电路结构保护，防止其在集成电路芯片100的分离期间或之后受到来自外部环境的非期望元素影响，例如水蒸气。

虽然集成电路芯片100中是显示了两个密封环110、112，但更少或更多的密封环可被包含于密封区域106中。待沿着切割线12裁切之后，切割线12的部分可保持在集成电路芯片100的侧边，密封区域106被切割线12的材料围绕且没有在切割线12上暴露。

边缘互连特征108为两个或以上的导线，由电路区域104穿过密封区域以与切割线12相交。在一些实施例中，边缘互连特征108可以以大致垂直的方式与对应的切割线12相交。在其他实施例中，边缘互连特征108可以以一倾斜角度与对应的切割线12相交。举例而言，边缘互连特征108可以在一倾斜角度下与y-z平面相交，例如介于约45度至约90度的角度。在一些实施例中，边缘互连特征108可沿着密封区域106的一或多个侧边分布。在一些实施例中，边缘互连特征108为沿着一或多个侧边106s分布的多个导线。在一些实施例中，多个导线可沿着密封区域106的一或多个侧边106s均匀地分布。

在一些实施例中，如图1B所示，边缘互连特征108可沿着密封区域106的所有侧边106s对称地配置。举例而言，相同数量的边缘互连特征108可沿着密封区域106的每个侧边106s以大致相同的间距分布。对称分布允许了相邻集成电路芯片100中对应的边缘互连特征108形成连续的导线。如图1B所示，集成电路芯片100a的边缘互连特征108a接触集成电路芯片100b的边缘互连特征108b，以形成跨越共享的切割线12的多个连续导线。类似地，沿着密封区域106的侧边106s的边缘互连特征108a可与相邻集成电路芯片100中沿着侧边106s的对应边缘互连特征108形成连续的线路特征。

在一些实施例中，集成电路芯片100a的边缘互连特征108a和对应的集成电路芯片100b的边缘互连特征108b被制造为单体(monolithic)导线。单体导线配置可使得相邻集成电路芯片中的装置之间能够直接连通，从而允许了相邻集成电路芯片被一起封装而不需要从切割线裁切。单体导线配置亦提供了裁切操作较高的公差，且确保边缘互连特征108会在裁切表面102上暴露。

连续线路特征确保了边缘互连特征108在裁切表面102上暴露，以用于随后待集成电路芯片100从基板10切断后的布线和封装工艺。边缘互连特征108的对称配置亦提供了设计的灵活性。举例而言，边缘互连特征配置的通用方案可被使用于不同的集成电路芯片，例如使用于不同的系统单芯片和不同的存储器芯片。应注意的是，边缘互连特征108可以任何适合的方式配置，以达到所需的设计目的。

图1C和图1D提供了根据本公开的实施例，在集成电路芯片100中的边缘互连特征108的进一步细节。图1C示意地绘出了跨越集成电路芯片100的密封区域106的细节。图1D示意地绘出了沿着集成电路芯片100的密封环110的细节。图1E示意地绘出了集成电路芯片100a、100b之间邻近的切割线12的细节。

如图1C和图1D所示，装置层120形成在基板10之中及/或之上，且互连结构122形成在装置层120之上。装置层120可包括各种半导体装置，例如晶体管、二极管、电容、电阻等，且可形成在基板10之中及/或之上。在一些实施例中，装置层120包括一或多个介电层，覆盖其内的半导体装置。

互连结构122包括多个导电特征以及一或多个金属间介电层124(intermetaldielectric(IMD)layers)，导电特征例如第一多个导电特征126和第二多个导电特征128，且金属间介电层124用以分离和隔绝多个相邻的导电特征126、128。在一些实施例中，第一多个导电特征126为导电通孔(vias)且第二多个导电特征128为导线。互连结构122包括多层导电特征128，且导电特征128配置在各层以提供电性路径予装置层120中的装置。导电特征126提供由装置层120至导电特征128的垂直电性路线，且提供于相异层中的导电特征128之间。

导电特征126和导电特征128可由一或多个导电材料制成，例如一或多个石墨烯(graphene)层、金属层、金属合金层、金属氮化物层、或硅化物层。举例而言，导电特征126和导电特征128可由铜、铝、铝铜合金、钛、氮化钛、钽、氮化钽、钛硅氮化物、锆、金、银、钴、镍、钨、氮化钨、钨硅氮化物、铂、铬、钼、铪、其他适合的导电材料、或其组合制成。

举例而言，金属间介电层124可由低介电常数(低K值(low-K))材料形成，例如SiOx、SiOxCyHz、SiOxCy、SiCx、SiNx、或相关的低K值介电材料、其化合物、其复合物、其组合、或类似物所形成。金属间介电层124可通过任何适当的方法形成，例如旋压成型(spinning)、化学气相沉积(chemical vapor deposition,CVD)及/或等离子体化学气相沉积(plasma-enhanced,PECVD)。在一些实施例中，互连结构122可在后段工艺期间由装置层120依序地逐层(layer-by-layer)形成。在一些实施例中，互连结构122、导电特征126和导电特征126可利用镶嵌(damascene)及/或双镶嵌(dual-damascene)工艺制造。

如图1C所示，包含具有增大尺寸的导电特征126、128的多个金属间介电层124依序地形成在装置层120之上。金属间介电层124的数量可为适合电路设计的任何数量。举例而言，金属间介电层124的数量可介于一至三十之间。在图1C中，金属间介电层124根据对于装置层120的相对位置被划分为三个群组：底部金属间介电层124x、中间金属间介电层124y、顶部金属间介电层124z。底部金属间介电层124x直接形成在装置层120上且具有高密度的导电特征126、128。形成在底部金属间介电层124x之上的中间金属间介电层124y较厚且具有较低密度的导电特征126、128。形成在中间金属间介电层124y之上的顶部金属间介电层124z最厚且具有最低密度的导电特征126、128。

密封环110、112形成在电路区域104和切割线12之间的密封区域106中。每个密封环110、112包括物理连接元件以在互连结构122中的导电特征126、128和外部环境之间起到屏障的作用，例如湿气。密封环110、112可由任何适当的设计和适当的材料形成，例如适合作为湿气屏障的材料。在一些实施例中，密封环110、112由导电材料形成。在一些实施例中，密封环110、112可为电性接地的。在一些实施例中，密封环110、112可由与导电特征126、128相同的材料形成。举例而言，密封环110、112可由铜、铝、钴、钌、钼、钨以及相关合金形成。

图1C和图1D示意地显示了密封环110、112的一个例子。其他的密封环结构亦可被本领域技术人员使用于根据本公开的集成电路芯片100中。如图1C和图1D所示，每个密封环110、112包括大致连续的密封线路110l、112l之层，通过形成于金属间介电层124中的密封通孔110v、112v连接。相邻金属间介电层124中连续的密封线路110l、112l通过多个密封通孔110v、112v分别连接。密封线路110l、112l和密封通孔110v、112v可与对应金属间介电层124中的导电特征126、128于相同工艺中逐层制造。密封线路110l、112l的尺寸在不同金属间介电层124中可有所变化。在一些实施例中，密封线路110l、112l可具有介于约0.01μm和约6μm之间的线路宽度106w，以及介于约0.01μm和约6μm之间的线路深度106d。

边缘互连特征108可形成于一或多个金属间介电层124中。每个边缘互连特征108可为具有一内侧端部108i和一外侧端部108o的导线。内侧端部108i可电性连接至电路区域104中的一或多个导电特征128、126。外侧端部108o嵌埋在密封区域106之外的切割线12中。在一些实施例中，边缘互连特征108的部分可为假连接器(dummy connectors)，以达到集成电路芯片100中的结构均匀性(structural uniformity)。举例而言，边缘互连特征108的部分的内侧端部108i在金属间介电层124中可为“浮接(floating)”的，而未连接至任何其他导电特征，例如导电特征126、128。若集成电路芯片100沿着切割线12裁切，边缘互连特征108的外侧端部108o暴露于裁切表面102。

在一些实施例中，集成电路芯片100可设计为通过边缘互连特征108连接两个或以上的其他集成电路芯片。在一些十立中，一些边缘互连特征108可被分配为其他的集成电路芯片的一者提供连接。举例而言，边缘互连特征108a沿着集成电路芯片100a的一侧102的第一部分可被选定来为集成电路芯片100b提供连接，且边缘互连特征108a的第二部分可被选定来为集成电路芯片100c提供连接，集成电路芯片100c与集成电路芯片100a、100b具有不同的电路设计。

边缘互连特征108通过开口130延伸穿过密封环110、112，前述开口130形成于密封环110、112中且对应金属间介电层124。金属间介电层124的介电材料设置于边缘互连特征108和密封环110、112之间，以使边缘互连特征108自密封环110、112电性隔离。

边缘互连特征108可与对应金属间介电层124中的导电特征126、128于相同工艺中形成。在一些实施例中，密封环110、112可由与导电特征126、128相同的材料形成。举例而言，边缘互连特征108可由铜、铝、钴、钌、钼、钨以及相关合金形成。

在一些实施例中，边缘互连特征108的尺寸可类似于相同金属间介电层124中的导电特征128。在一些实施例中，边缘互连特征108可具有介于约0.01μm和约6μm之间的线路宽度108w，以及介于约0.01μm和约6μm之间的线路深度108d。开口130的宽度130w可介于约0.03μm和约18μm之间。

边缘互连特征108的尺寸在不同金属间介电层124中可有所变化。取决于边缘互连特征108的功能和密度，边缘互连特征108可形成在底部金属间介电层124x、中间金属间介电层124y、顶部金属间介电层124z以及位于顶部金属间介电层124z之上的顶部金属层(未图示)中。举例而言，若边缘互连特征108是用于传输信号至装置层120中的独立装置，边缘互连特征108的密度可能会比较高且边缘互连特征108的宽度可能会比较小，边缘互连特征108可形成在一或多个底部金属间介电层124x中。若边缘互连特征108是用于为装置层120提供电源，边缘互连特征108的密度可能会比较低且边缘互连特征108的宽度可能会比较大，边缘互连特征108可形成在一或多个顶部金属间介电层124z中。

在一些实施例中，集成电路芯片100之间的切割线12亦可填充适合的材料。一介电材料可被填充于集成电路芯片100之间的切割线12中。边缘互连特征108的外侧端部108o被切割线12中的介电材料围绕，因此，将彼此电性隔离。在一些实施例中，切割线12可填充与金属间介电层124中相同的材料。切割线12可被填充且接着可与对应金属间介电层124中的导电特征126、128于相同工艺中逐层图案化。于一些实施例中，切割线12或填充于切割线12中的介电材料可包括一或多层低介电常数(低K值)介电材料，例如SiOx、SiOxCyHz、SiOxCy、SiCx、SiNx、或相关的低K值介电材料、其化合物、其复合物、其组合、或类似物。

图1E示意地表示集成电路芯片100a的每个边缘互连特征108a以及对应的集成电路芯片100b的边缘互连特征108b形成一连续的导线108l，且此导线108l跨越集成电路芯片100a、100b之间的切割线12。切割线12可包括在相邻集成电路芯片100a、100b的密封区域106a、106b之间的基板10上形成的多层适合的材料。在一些实施例中，切割线12可于装置层120a、120b和互连结构122a、122b的工艺期间逐层形成。切割线12中的层可包括与互连结构122a、122b中的介电层124相同的材料。在一些实施例中，切割线12亦可包括在装置层120a、120b之间的一或多个介电层。在其他实施例中，切割线12可通过适合的工艺与互连结构122a、122b及/或装置层120a、120b分离地形成，例如图案化、沉积以及蚀刻。切割线12中的材料可相异于互连结构122a、122b中的介电层124。

多个导线108l跨越相邻集成电路芯片100a、100b之间的切割线12形成。多个导线108l的部分是两端连接到集成电路芯片100a、100b中的导电特征126/128的功能性连接。在一些实施例中，多个导线108l的部分为假连接，在对应的集成电路芯片100a或100b中的至少一端为“浮接”的。

在图1C、图1D以及图1E所示的实施例中，边缘互连特征108是形成在顶部金属间介电层124z中。如前所述，根据本公开的边缘互连特征108可形成在任何适合的金属间介电层中。

图1F为根据另一实施例，沿着图1B中的线条1C-1C的集成电路芯片100的放大局部剖视图。图1G为沿着图1F中线条1G-1G的集成电路芯片100的放大局部剖视图。图1H为对应图1F和图1G所示的实施例，沿着图1B中线条1E-1E的相邻集成电路芯片100a、100b的放大局部剖视图。在图1F、图1G以及图1H所示的实施例中，边缘互连特征108形成于中间金属间介电层124y中。

图1I为根据另一实施例，沿着图1B中的线条1C-1C的集成电路芯片100的放大局部剖视图。图1J为沿着图1I中线条1J-1J的集成电路芯片100的放大局部剖视图。图1K为对应图1I和图1J所示的实施例，沿着图1B中线条1E-1E的相邻集成电路芯片100a、100b的放大局部剖视图。在图1I、图1J以及图1K所示的实施例中，边缘互连特征108形成于底部金属间介电层124x中。

图1L为根据另一实施例，沿着图1B中的线条1C-1C的集成电路芯片100的放大局部剖视图。图1M为沿着图1L中线条1M-1M的集成电路芯片100的放大局部剖视图。图1N为对应图1L和图1M所示的实施例，沿着图1B中线条1E-1E的相邻集成电路芯片100a、100b的放大局部剖视图。在图1L、图1M以及图1N所示的实施例中，边缘互连特征108形成于一介电材料中。在一些实施例中，介电材料包括两个或以上的金属间介电层124。具体而言，在图1L、图1M、图1N中，边缘互连特征108形成于底部金属间介电层124x的一者以及顶部金属间介电层124z的一者中。应注意的是，边缘互连特征108可形成在金属间介电层124任何组合中。

图2为具有集成电路芯片阵列100’形成于其上的基板20的平面示意图。集成电路芯片阵列100’通过两组相交的切割线22彼此分离。制造于基板20之中及/或之上的多个集成电路芯片100包括三种类型的集成电路芯片100a、100b、100c。类似于集成电路芯片100a、100b，集成电路芯片100c包括边缘互连特征108c，延伸穿过密封区域106c至切割线22。

集成电路芯片100a、100b、100c可大致具有相同的尺寸，但具有不同的电路设计以达成相异的功能。在一些实施例中，集成电路芯片100a、100b、100c可为以各种组合连接的不同类型芯片。

在图2的例子中，集成电路芯片100a可设计来连接集成电路芯片100b和集成电路芯片100c两者。集成电路芯片100a、100b、100c排列成图案，因此每个集成电路芯片100b会以至少一个集成电路芯片100a为边界，每个集成电路芯片100c会以至少一个集成电路芯片100a为边界。相邻的集成电路芯片100a、100b通过边缘互连特征108a、108b连接。相邻的集成电路芯片100a、100c通过边缘互连特征108a、108c连接。

在一些实施例中，边缘互连特征108(108a、108b、108c)可对称地配置在集成电路芯片100(100a、100b、100c)周围的所有切割线22上，且共享相同的协议，因此集成电路芯片100a、100b、100c可通过边缘互连特征108a、108b、108c直接相互连接。

在一些实施例中，集成电路芯片100a中的边缘互连特征108a的一第一部分可被选定来连接集成电路芯片100b中的边缘互连特征108b，且集成电路芯片100a中的边缘互连特征108a的一第二部分可被选定来连接集成电路芯片100c中的边缘互连特征108c。取决于电路设计，边缘互连特征108a的第一部分和第二部分可为互斥的或可包括共享的元件。

个别的集成电路芯片100a、100b、100c可于裁切的前测试。集成电路芯片100a、100b、100c可被裁切为多个芯片组合来封装，例如芯片组合26a、26b、26c、26d、26e、26f、26g，从而降低了生产的费用。针对包括单个集成电路芯片100a、100b、100c的芯片组合26a、26b、26c，导电特征可从暴露的边缘互连特征108形成以连接其他集成电路芯片，而无须经由中介层。包括两个集成电路芯片100a/100c或100a/100b的芯片组合26d、26e可直接封装为连接元件。包括三个集成电路芯片100a、100b、100c的不同配置的芯片组合26f、26g可直接封装为连接元件。

图3A～图3B、图4及图5示意地显示根据本公开的实施例形成一半导体封装体300的各种阶段。半导体封装体300包括具有两个或更多集成电路芯片之一直接连接芯片组合，前述集成电路芯片形成在相同基板上且通过根据本公开的边缘互连特征连接。

图3A为半导体封装体300的平面示意图。图3B为半导体封装体300的示意剖视图。在图3A中，半导体封装体300包括芯片组合26f，前述芯片组合26f包括三个集成电路芯片100a、100b、100c，前述集成电路芯片100a、100b、100c形成于基板20之中及/或之上且通过形成于切割线22中的边缘互连特征108a、108b、108c连接。

如于图2中所述，芯片组合26f可通过制造集成电路芯片100(集成电路芯片100包括处于合适图案的集成电路芯片100b、100a、100c)、测试个别的集成电路芯片100a、100b、100c以及接着裁切包括良好且连接集成电路芯片100b、100a、100c之一芯片组合来制造。芯片组合26f仅是一个例子。其他的芯片组合可用于代替芯片组合26f以执行相同的功能，例如芯片组合26g。具有不同组集成电路芯片的芯片组合可被用来制造用于其他功能的半导体封装体。

在一些实施例中，集成电路芯片100a、100b、100c可包括制造于相同基板上的任何合适电路设计。举例而言，各集成电路芯片100a、100b、100c可为一单芯片系统(system ona chip,SOC)或一单集成电路芯片系统(system on integrated circuit,SOIC)、一存储器芯片(例如静态随机存取存储器(static random-access memory,SRAM)芯片、动态随机存取存储器(dynamic random-access memory,DRAM)芯片、高频宽(high bandwidth memory,HBM)存储器、或类似物)、一无源元件芯片(例如多层陶瓷电容器芯片(multilayer ceramicchip(MLCC)capacitor die)、整合式无源元件(integrated passive device,IPD)芯片、整合式电压调节器(integrated voltage regulator,IVR)芯片、类似物、或其组合)、一逻辑芯片、一模拟芯片、一为机电系统(microelectromechanical system,MEMS)芯片、一射频(radio frequency,RF)芯片、或其组合。在一些实施例中，集成电路芯片100a、100b、100c可通过边缘互连特征互连，且可在连接的集成电路芯片100a、100b、100c全部通过测试时无须彼此裁切而达到芯片组合的功能。在一些实施例中，当基板上的集成电路芯片100a、100b、100c未能通过测试时，不合格的集成电路芯片100a、100b、100c可裁切离开相邻的集成电路芯片100a、100b、100c，以形成具有其他芯片的芯片组合。在一些实施例中，集成电路芯片100a、100b、100c可为三个相异的单芯片系统。

如图3A所示，每个集成电路芯片100a、100b、100c包括被一或多个密封环110a/112a、110b/112b、110c/112c围绕的电路区域104a、104b、104c。边缘互连特征108a、108b、108c由对应的电路区域104a、104b、104c延伸穿过密封环110a/112a、110b/112b、110c/112c的区域至切割线22中。

切割线22可包括形成于基板20上的数层适合材料，围绕集成电路芯片100a、100b、100c的密封环110a/112a、110b/112b、110c/112c。在一些实施例中，切割线22可在装置层120a、120b、120c和互连结构122a、122b、122c的制造工艺期间逐层形成。切割线22中的层包括与互连结构122a、122b、122c中的介电层相同的材料。在一些实施例中，切割线22亦可包括一或多个位在装置层120a、120b、120c之间的介电层。在其他实施例中，切割线22可通过适合的工艺与互连结构122a、122b、122c及/或装置层120a、120b、120c分离地形成，例如图案化、沉积以及蚀刻。切割线22中的材料可相异于互连结构122a、122b、122c中的介电层。

如图3B所示，切割线22中位于集成电路芯片100b、100a之间的边缘互连特征108b、108a形成连续的导线，以提供两者之间直接电性连接，且切割线22中位于集成电路芯片100a、100c之间的边缘互连特征108a、108c形成连续的导线，以提供两者之间直接电性连接。

如图3A和图3B所示，芯片组合26f贴附至一承载基板302。在一些实施例中，一粘性层304形成在承载基板302上，且一芯片贴附膜306形成在黏性层304上。芯片组合26f贴附至芯片贴附膜306。承载基板302可为玻璃承载基板、陶瓷承载基板、或类似物。在一些实施例中，数个半导体封装体可同时形成在承载基板302上。

粘性层304放置于承载基板302上，以协助粘贴覆盖结构，例如芯片组合26f。在一些实施例中，粘性层304可包括光热转换(light to heat conversion,LTHC)材料或紫外线粘胶，然而其他种类的粘着剂也可以被使用，例如压感粘着剂(pressure sensitiveadhesives)、辐射固化粘着剂(radiation curable adhesives)、环氧树脂、这些粘着剂的组合、或类似物。粘性层304可以以在压力下容易变形的半液体(semi-liquid)或凝胶(gel)的形式放置在承载基板302之上。在其他实施例中，粘性层304可为紫外线(UV)粘胶，当暴露于紫外光时会失去其粘性。

芯片贴附膜306可放置在粘性层304上，以协助芯片组合26f贴附至粘性层304。在一些实施例中，芯片贴附膜306可为环氧树脂、酚醛树脂、压克力橡胶、二氧化硅填料、或其组合，且是使用层压技术(lamination technique)施加。芯片贴附膜306可以作为液体分配且被固化，可为层压在承载基板302之上的层压膜，或可为类似物。在一些实施例中，芯片贴附膜306的顶面可为平整的且可具有高度的共面性。然而，任何其他适合的替代材料和形成方法可被替代地使用。

芯片组合26f可放置于芯片贴附膜306之上。芯片组合26f可利用例如取放工艺(pick and place procss)在面朝上的方位(face-up orientation)放置。然而，将芯片组合26f放置于芯片贴附膜306之上的任何适合方法亦可被使用。

待芯片组合26f贴附至承载基板302后，封装材料层312形成于各种元件之上，包括承载基板302上的芯片组合26f，如图4所示。图4为半导体封装体300的示意剖视图。

封装材料层312可为封胶胶材(molding compound)、环氧树脂、或类似物，且可通过压缩成型(compression molding)、层压、转注成形(transfer molding)、或类似方法施加。封装材料层312可形成于承载基板302之上，因此芯片组合26f的裁切表面将被掩埋或覆盖。封装材料层312可接着被固化。

在一些实施例中，封装材料层312可接受研磨工艺，以暴露集成电路芯片100a、100b、100c上的导电特征，从而外部接点314可被形成。外部接点314可例如通过凸块工艺(bumping process)形成在集成电路芯片100a、100b、100c上。举例而言，外部接点314可为导电柱，例如铜柱或铜杆。在一些实施例中，外部接点314可为焊锡凸块、铜凸块、或可以用于提供由集成电路芯片100a、100b、100c至其他外部设备的电性连接的其他适合的外部接点。所有这样的接点将完全被包含在本实施例的范围之内。由于边缘互连特征108a、108b、108c提供了集成电路芯片100a、100b、100c之间或中间的内部连接，外部接点314可被用来提供外部连接予集成电路芯片100a、100b、100c。

在一些实施例中，可选的中介层基板316可贴附至外部接点314。中介层基板316可包括数个嵌埋的互连结构，可提供由外部接点314至外部电路的路径，例如印刷电路板。在其他的实施例中，外部接点314可接着连接至一印刷电路板。

一封装材料层318可接着形成在中介层基板316之上。封装材料层318可为封胶胶材、环氧树脂、或类似物，且可通过压缩成型、层压、转注成形、或类似方法施加。封装材料层318可形成于中介层基板316之上，因此外部接点314将被掩埋或覆盖。封装材料层318可接着被固化。于一些实施例中，封装材料层318和封装材料层318可由相同材料形成。

在一些实施例中，封装材料层318接受研磨工艺，以暴露中介层基板316上的导电特征。外部接点320可接着形成于中介层基板316上。外部接点320可被用来将半导体封装体300连接至一印刷电路配线板(printed wiring board)或印刷电路板(printed circuitboard,PCB)以形成一电子组件。在一些实施例中，基板通孔(through substrate vias orTSVs)317垂直地延伸穿过中介层基板316且电性连接外部连接器320和外部接点314。在一些实施例中，基板通孔317可为使用于硅基板材料上的硅穿孔。基板通孔317可由本领域中通常用于此类通孔的任何适合的导电材料制成，包括但不限于钨、铜、镍、或其合金。在一些典型的实施例中，基板通孔317可具有典型的尺寸，约5微米至约12微米，但并不限定于此，取决于用来形成基板通孔317的设计需求和工艺。

图5为半导体封装体300贴附至印刷电路板322的示意剖视图，承载基板302随着粘性层304和芯片贴附膜306移除。印刷电路板322可为一电子系统的一部分，前述电子系统例如电脑、无线通信装置、电脑相关周边设备、娱乐装置、或类似物。

即便在半导体封装体300中是显示三个集成电路芯片100a、100b、100c，根据电路设计，更少或更多的具有边缘互连特征的集成电路芯片可被一起封装。

本公开实施例提供一种集成电路芯片，前述集成电路芯片由一或多个金属间介电层延伸跨越一切割线至其他的集成电路芯片。不同集成电路芯片的边缘互连特征提供了集成电路芯片之间直接连接。不同集成电路芯片之间的直接连接减少了中介层、再分配工艺以及多晶整合(multi-die integration)中的凸块工艺，因此减少了生产的费用。边缘互连特征亦允许了电源直接从中转移，而非经由中介层基板或印刷电路板，因此可达到较高的效能。连接至一或多个金属间介电层的边缘互连特征相较于通过中介层亦能够具有较高的路径密度。边缘互连特征设置可更简易地将一个集成电路芯片采用至另一个，因此，提供了设计高度的可行性和灵活性。

本公开一些实施例提供了一种半导体装置，包括一第一集成电路芯片、一第二集成电路芯片、一介电层以及一导线。第一集成电路芯片包括一第一密封环，包围一第一电路区域。第二集成电路芯片包括一第二密封环，包围一第二电路区域。介电层形成于第一密封环和第二密封环之间。导线通过第一密封环、介电层以及第二密封环由第一电路区域延伸至第二电路区域。

本公开一些实施例中，第一集成电路芯片还包括一第一互连结构，且导线连接至第一互连结构。

本公开一些实施例中，第一互连结构包括一金属间介电层以及嵌埋于金属间介电层中的一导电特征，其中导线连接前述导电特征。

本公开一些实施例中，导线在第一密封环的区段之间延伸。

本公开一些实施例中，半导体装置还包括一基板，且第一集成电路芯片、介电层以及第二集成电路芯片形成于基板上。

本公开一些实施例中，第一集成电路芯片还包括多个外部接点，形成于第一互连结构上。

本公开一些实施例中，半导体装置还包括中介层基板，贴附至第一集成电路芯片的多个外部接点。

本公开一些实施例提供了一种集成电路芯片。集成电路芯片包括一装置层、一互连结构以及多个边缘互连特征。装置层包括一或多个半导体装置。互连结构形成于装置层上，其中互连结构包括一介电层、一密封环以及一或多个导电特征，密封环形成于介电层中且包围在介电层之中的一电路区域，导电特征嵌埋于介电层的电路区域中，其中一或多个导电特征连接至在装置层中的一或多个半导体装置。边缘互连特征形成于介电层中，其中多个边缘互连特征通过密封环从电路区域向外延伸。

本公开一些实施例中，至少部分的边缘互连特征电性连接至一或多个导电特征。

本公开一些实施例中，密封环为一矩形环，且多个边缘互连特征沿着矩形环的四边对称地分布。

本公开一些实施例中，部分的介电层形成在密封环之外，且多个边缘互连特征延伸跨越密封环。

本公开一些实施例中，多个边缘互连特征在密封环的区段之间延伸。

本公开一些实施例中，互连结构还包括一第二介电层以及形成于第二介电层中的一第二多个边缘互连特征。

本公开一些实施例中，多个边缘互连特征连接至一相邻集成电路芯片中的导电特征。

本公开一些实施例提供了一种形成一半导体装置的方法。前述方法包括在一基板上形成具有一第一边缘互连特征的一第一集成电路芯片以及具有一第二边缘互连特征的一第二集成电路芯片，其中一切割线形成在第一和第二集成电路芯片之间，且第一边缘互连特征在切割线中连接至第二边缘互连特征；以及在第一和第二电路芯片保持在切割线中彼此连接的情况下，将第一和第二集成电路芯片贴附至一印刷电路板。

本公开一些实施例中，形成第一和第二集成电路芯片的步骤包括形成具有一或多个半导体装置的一装置层；以及在装置层之上形成一互连结构，其中互连结构包括一或多个金属间介电层，且第一和第二边缘互连特征嵌埋于一或多个金属间介电层中。

本公开一些实施例中，形成第一和第二集成电路芯片的步骤包括在每个第一和第二集成电路芯片中形成一或多个密封环，其中第一边缘互连特征和第二边缘互连特征延伸通过一或多个密封环。

本公开一些实施例中，前述方法还包括在第一和第二电路芯片贴附至印刷电路板之前，通过多个外部接点贴附一中介层至第一和第二集成电路芯片。

本公开一些实施例中，形成具有第一边缘互连特征的第一集成电路芯片的步骤包括在基板上形成一集成电路芯片阵列，其中集成电路芯片阵列包括排列成一图案的多个第一集成电路芯片和多个第二集成电路芯片，使得每个第一集成电路芯片与两个或以上的第二集成电路芯片共享切割线。

本公开一些实施例中，前述方法还包括测试集成电路芯片阵列以及裁切一芯片组合，前述芯片组合包括共享切割线的一个第一集成电路芯片和一个第二集成电路芯片。

以上概略说明了本公开数个实施例的特征，使所属技术领域中技术人员可更为清楚地理解本公开的各面向。任何所属技术领域中技术人员应了解到本公开可作为其它结构或工艺的设计或变更基础，以进行相同于本公开实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构或工艺并未脱离本公开的精神和保护范围内，且可在不脱离本公开的精神和范围内，当可作更动、替代与润饰。