具有子字线驱动器的存储装置

相关申请的交叉引用

本申请要求于2021年10月19日在韩国知识产权局提交的韩国专利申请No.10-2021-0139453的权益，该韩国专利申请的公开内容通过引用整体地并入本文。

技术领域

本发明构思涉及子字线驱动器以及包括子字线驱动器的存储装置。

背景技术

存储装置，详细地，动态随机存取存储器(DRAM)，即其中存储的数据在电源被切断时丢失的易失性存储装置，包括以矩阵形式布置的多个存储单元。随着DRAM制造工艺小型化，连接到一条字线的存储单元的数目正在增加，并且字线之间的间隔也在减小。因此，为了防止在将施加到字线的字线电压提供给相对大数目的存储单元时发生速度延迟问题，使用了用子字线驱动器(SWD)来驱动字线的方法。

发明内容

示例实施例提供一种存储装置，其中，可以通过改变子字线驱动器的布局以显著地减小直接接触之间的间隙来提高所述子字线驱动器的操作可靠性。

根据示例实施例，一种存储装置包括：第一子字线驱动器，所述第一子字线驱动器包括第一晶体管，所述第一晶体管由通过第一直接接触连接到第一字线的第一有源区和第一栅极线形成，所述第一栅极线和所述第一字线在第一方向上延伸；以及第二子字线驱动器，所述第二子字线驱动器包括第二晶体管，所述第二晶体管由通过第二直接接触连接到第二字线的第二有源区和第二栅极线形成，所述第二直接接触和所述第一直接接触在第二方向上并排设置并且彼此间隔开，所述第二方向与所述第一方向垂直，并且，所述第二栅极线在所述第一方向上延伸。由所述存储装置的第三子字线驱动器驱动的第三字线位于所述第一字线与所述第二字线之间。

根据示例实施例，第一子字线驱动器包括位于连接到第一直接接触的第一有源区与第二直接接触之间的第一字线，所述第二直接接触连接到与所述第一直接接触和所述第一有源区分开的第二有源区，第一方向与第二方向垂直，所述第二直接接触构成沿所述第二方向与所述第一子字线驱动器相邻的第二子字线驱动器，所述相邻晶体管被配置为激活第二字线，以及响应于施加到在所述第一方向上延伸的栅极线的字线使能信号激活通过所述第一直接接触连接到所述第一有源区的第三字线。

根据示例实施例，一种存储装置包括：存储单元阵列，所述存储单元阵列包括多个子单元阵列；以及多个子字线驱动器组，每个所述子字线驱动器组包括多个子字线驱动器，所述多个子字线驱动器分别对应于所述多个子单元阵列，并且驱动连接到所对应的所述多个子单元阵列的多条字线。所述多个子字线驱动器组中的每一个子字线驱动器组中包括的所述多个子字线驱动器包括由在第一方向上延伸的多条栅极线和与所述多条栅极线相邻的多个有源区实现的多个晶体管，所述多条字线在所述第一方向上延伸，以及所述多个晶体管包括第一晶体管和第二晶体管，其中，所述第一晶体管和所述第二晶体管的相应有源区通过直接接触分别连接到所述多条字线中的第一驱动字线和第二驱动字线，并且所述多条字线中的除所述第一驱动字线和所述第二驱动字线以外的一条字线、所述第一晶体管和所述第二晶体管被并排定位在与所述第一方向垂直的第二方向上，所述一条字线位于所述第一驱动字线与所述第二驱动字线之间。

附图说明

根据结合附图进行的以下详细描述，将更清楚地理解本发明构思的上述及其他方面、特征和优点，在附图中：

图1是图示了根据示例实施例的存储装置的示意框图；

图2是示意性地图示了根据示例实施例的存储装置的布局的图；

图3是图示了根据示例实施例的存储装置的布局的图；

图4是图示了根据示例实施例的存储装置的存储单元的图；

图5是图示了根据示例实施例的存储装置的子字线驱动器的图；

图6是图示了根据示例实施例的存储装置中包括的子字线驱动器的操作的图；

图7和图8是图示了根据示例实施例的存储装置的子字线驱动器组的图；

图9是图示了子字线驱动器中包括的晶体管和连接到其的字线的布局结构的视图；

图10A和图10B是图示了根据图9的布局结构的子字线驱动器的特征的俯视图；

图11是图示了根据图9的布局结构的子字线驱动器的特征的横截面视图；

图12是图示了根据示例实施例的子字线驱动器中包括的晶体管和连接到其的字线的布局结构的图；

图13是图示了根据示例实施例的子字线驱动器的特征的俯视图；

图14是图示了根据示例实施例的子字线驱动器的特征的横截面视图；

图15是包括根据示例实施例的存储装置的存储系统的框图；以及

图16是图示了应用了根据示例实施例的存储装置的电子装置的示意框图。

具体实施方式

以下，将参考附图描述示例实施例。

图1是图示了根据示例实施例的存储装置的示意框图。

根据示例实施例的存储装置10可以是动态随机存取存储器(DRAM)，诸如双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率SDRAM(LPDDR SDRAM)、图形双倍数据速率SDRAM(GDDR SDRAM)、Rambus DRAM(RDRAM)等。然而，这仅是示例实施例，并且存储装置10的类型可以不限于其任何一种。

存储装置10可以响应于从外部主机(例如，中央处理单元(CPU)、应用处理器(AP)、片上系统(SoC))接收到的地址信号ADDR和控制命令信号CMD来存储通过数据信号DQ接收到的数据或者将数据作为数据信号DQ输出。

参考图1，根据示例实施例的存储装置10可以包括存储单元阵列11、控制逻辑12、行译码器13、列译码器14、读出放大器/写入驱动器15和输入/输出电路16。

存储单元阵列11可以包括多个存储单元。多个存储单元可以通过多条字线WL连接到行译码器13并且通过多条位线BL连接到读出放大器/写入驱动器15。多个存储单元可以分别位于多条字线WL和多条位线BL彼此相交的点处。多个存储单元可以以矩阵形式设置在存储单元阵列11中，并且多个存储单元中的每一个存储单元可以包括存储数据的至少一个存储装置。例如，当存储装置10是DRAM时，多个存储单元中的每一个存储单元可以包括用作开关的单元晶体管和单元电容器。

控制逻辑12可以从外部主机接收地址信号ADDR和控制命令信号CMD。地址信号ADDR可以包括指示存储单元阵列11中的行的行地址和指示存储单元阵列11中的列的列地址。例如，行译码器13可以参考行地址选择多条字线WL中的至少一条字线，并且列译码器14可以参考列地址选择多条位线BL中的至少一条位线。

读出放大器15可以读出和放大连接到选定位线BL的存储单元的数据。读出放大器15可以通过输入/输出电路16将从存储单元读取的数据输出到其外部。另一方面，写入驱动器15可以通过输入/输出电路16接收从外部应用的写入数据并且将所接收到的数据存储在选定存储单元中。

在根据示例实施例的存储装置10中，行译码器13可以对从外部输入的行地址进行译码。行译码器13可以响应于行地址选择多条字线WL中的至少一条字线。行译码器13可以使用字线使能信号来激活选定字线WL。

由于存储在诸如存储装置10的存储装置中的数据的大小增加，存储装置10可以具有相对更高的集成度。为了提高存储装置10的集成度并且增加存储容量，可以增加包括在存储装置10中的存储单元的数目。包括在存储装置10中的存储单元的集合形成存储单元阵列11，并且随着存储单元的数目增加，存储单元阵列11的大小可以增加。

为了随着存储单元的数目增加分散施加到字线的负载，可以将多条字线WL划分成子字线并进行控制。例如，多条字线WL可以包括多条子字线。例如，可以将多条子字线分组成多个子字线组，并且每一个子字线组可以连接到一条主字线。

因此，行译码器13可以包括用于单独地控制子字线的子字线驱动器。以下，在本说明书中可以将子字线称为字线。子字线驱动器可以响应于从行译码器13的其他部件生成的字线使能信号和驱动信号来驱动多条字线WL中的至少一条字线。

子字线驱动器可以包括多个晶体管。由于子字线驱动器对应于多条字线WL，所以可以根据多条字线WL的布置来确定子字线驱动器的布局设计。另一方面，随着半导体工艺小型化，可能难以在子字线驱动器中包括的多个晶体管的布局上保证余量(margin)。

在根据示例实施例的存储装置10的子字线驱动器中，可以通过改变多条字线WL与子字线驱动器中包括的多个晶体管之间的布局设计来保证余量，并且，可以提高子字线驱动器的操作可靠性。

图2是示意性地图示了根据示例实施例的存储装置的布局的图。图3是用于描述根据示例实施例的存储装置的布局的图。

参考图2，根据示例实施例的存储装置10可以包括多个子字线驱动器块SWDB、多个读出放大块SAB、多个连接电路块Conj和其中分别设置有存储单元的多个子单元阵列SCA。

多个子字线驱动器块SWDB可以沿一个方向设置在多个子单元阵列SCA之间，并且多个读出放大块SAB可以沿另一方向设置在多个子单元阵列SCA之间。多个连接电路块Conj可以设置在多个子字线块SWDB与多个读出放大块SAB之间。

一起参考图2和图3，在多个子单元阵列SCA的每一个子单元阵列SCA中，存储单元MC可以连接到多条字线WL中的至少一者以及位线BL和互补位线BLB中的至少一者。例如，在多个子单元阵列SCA的每一个子单元阵列SCA中，存储单元MC可以设置在子字线WL和位线BL/BLB的交叉点处。

每一个子字线驱动器块SWDB可以包括用于驱动所对应的字线WL的多个子字线驱动器SWD。子字线驱动器SWD可以分别连接到与存储单元MC连接的多条字线WL。例如，当字线WL由子字线驱动器SWD之一驱动并且位线BL和BLB被选择时，可以访问存储单元MC当中的一个对应的存储单元。

由于与一个页相对应的多个存储单元MC连接到一条主字线，所以主字线的负载可以随着存储单元的数目增加而增加。主字线的负载往往随着工艺的小型化而增加，并且为了分散主字线的负载，可以分散地设置使用子字线WL来访问存储单元MC的多个子字线驱动器SWD。

多个子字线驱动器SWD可以响应于从行译码器输出的字线使能信号NWEIB以及驱动信号PXID和PXIB来激活选定字线。可以基于用于确定选定字线WL的地址信号来控制字线使能信号NWEIB以及驱动信号PXID和PXIB。

多个读出放大块SAB中的每一个读出放大块SAB可以包括多个读出放大器。例如，多个读出放大器可以对应于图1所图示的读出放大器15。

每一个连接电路块Conj可以包括多个字线驱动信号生成电路。多个字线驱动信号生成电路可以对选定字线施加高电压(高于电源电压)，例如，对其施加升高电压VPP，并且可以对未选字线施加低于地电压的低电压，例如反向偏置电压VBB。然而，这仅是示例并且本发明构思可以不限于此。

多个字线驱动信号生成电路可以基于从行译码器施加的信号输出用于驱动多个子字线驱动器SWD的互补的驱动信号PXID和PXIB。驱动信号PXID和PXIB可以包括驱动信号PXID和互补驱动信号PXIB。

子字线驱动器SWD可以响应于驱动信号PXID和PXIB以及字线使能信号NWEIB激活选定字线WL。在本说明书中，主字线可以是由字线使能信号NWEIB控制的字线，而子字线可以是由驱动信号PXID和PXIB控制的字线WL。

例如，与子字线相对应的字线WL可以按4或8个单位共享字线使能信号NWEIB。与子字线相对应的字线WL可以由所对应的子字线驱动器SWD驱动。

除了输入/输出信号之外，多个子字线驱动器SWD可以全部具有相同配置。多个子字线驱动器SWD可以包括在多条字线WL延伸的方向上延伸的多条栅极线，以及由多条栅极线和多个相邻有源区实现的多个晶体管。

在根据示例实施例的存储装置10中，多个子字线驱动器SWD连接到多条字线WL的一部分，并且可以被设计为使得另一字线WL设置在已连接的字线WL之间。在这种情况下，多条字线WL可以相对于两个相邻子字线驱动器SWD之间的边界不对称地设置。将稍后描述根据示例实施例的包括在存储装置10中的子字线驱动器的详细布局结构。

图4是图示了根据示例实施例的存储装置的存储单元的图。

参考图3和图4，每一个子单元阵列SCA可以包括多个存储单元MC。多个存储单元MC可以设置在字线WL与位线BL和BLB的交叉点处。多个存储单元MC中的每一个存储单元MC可以包括连接到字线WL和位线BL的单元晶体管CT和单元电容器CC。

另一方面，由于单元晶体管CT的结边界中的缺陷可能生成结泄漏电流I1，并且流过单元晶体管CT的沟道泄漏电流可能生成亚阈值电流I2。在根据示例实施例的存储装置10中，在存储单元MC的情况下，为了减小结泄漏电流I1和亚阈值电流I2，可以应用负电压偏置字线WL的结构。例如，可以对未选字线WL施加具有负值的反向偏置电压VBB。

图5是图示了根据示例实施例的存储装置的子字线驱动器的图。

参考图5，根据示例实施例的子字线驱动器SWD可以包括PMOS晶体管PT、第一NMOS晶体管NT1和第二NMOS晶体管NT2。

例如，在PMOS晶体管PT中，驱动信号PXID可以连接到源极端子，字线使能信号NWEIB可以连接到栅极端子，并且字线WL可以连接到漏极端子。PMOS晶体管PT可以是上拉晶体管，并且可以响应于字线使能信号NWEIB和驱动信号PXID来驱动连接到漏极端子的字线WL。

在第一NMOS晶体管NT1中，与反向偏置电压VBB相对应的预充电电压可以连接到源极端子，字线使能信号NWEIB可以连接到栅极端子，并且字线WL可以连接到漏极端子。第一NMOS晶体管NT1可以是下拉晶体管。

在第二NMOS晶体管NT2中，互补驱动信号PXIB可以连接到栅极端子，与反向偏置电压VBB相对应的预充电电压可以连接到源极端子，并且字线WL可以连接到漏极端子。第二NMOS晶体管NT2可以是用于在字线WL未被选择时使所对应的字线WL维持在地电压VSS电平的保持晶体管。第二NMOS晶体管NT2可以并联连接到第一NMOS晶体管NT1。

尽管图5中的子字线驱动器SWD被图示为使用PMOS晶体管PT作为上拉晶体管，但是这仅是示例实施例并且本发明构思不限于此。例如，根据子字线驱动器SWD的类型，还可以使用NMOS晶体管。另一方面，在其中省略了第二NMOS晶体管NT2的子字线驱动器SWD的情况下，第一NMOS晶体管NT1可以部分地充当保持晶体管。

图6是示意性地图示了根据示例实施例的存储装置中包括的子字线驱动器的操作的图。

参考图6，子字线驱动器SWD可以根据字线使能信号NWEIB用以升高电压VPP或反向偏置电压VBB来驱动字线WL。

子字线驱动器SWD可以根据字线使能信号NWEIB来上拉或下拉字线WL的电压。例如，在第一时间点T1之前，字线使能信号NWEIB可以具有处于非活动状态的高(H)电平，并且从第一时间点T1到第二时间点T2，字线使能信号NWEIB可以具有处于活动状态的低(L)电平。

在第一时间点T1之前，驱动信号PXID可以具有低电平，例如地电压VSS，而互补驱动信号PXIB可以具有高电平。当字线使能信号NWEIB处于非活动状态时，可以使字线WL维持在反向偏置电压VBB。然而，这仅是示例并且本发明构思可以不限于此。

当存储单元被访问时，可以激活与存储单元相对应的字线使能信号NWEIB和驱动信号PXID。随着字线使能信号NWEIB被激活为低(L)电平，子字线驱动器SWD可以将由驱动信号PXID提供的升高电压VPP提供给字线WL。因此，子字线驱动器SWD可以用升高电压VPP来驱动字线WL。

例如，当字线使能信号NWEIB在第一时间点T1被激活为低(L)电平时，驱动信号PXID可以转变为升高电压VPP，而互补驱动信号PXIB可以转变为低电平，例如地电压VSS。

与图5一起参考图6，在第一时间点T1，可以使与上拉晶体管相对应的PMOS晶体管PT导通，并且可以使与下拉晶体管相对应的第一NMOS晶体管NT1截止。另外，由于互补驱动信号PXIB被维持在低电平，因此可以使与保持晶体管相对应的第二NMOS晶体管NT2截止。

因此，字线WL和第二NMOS晶体管NT2的源极端子可以被电切断，并且字线WL和PMOS晶体管PT的源极端子可以电连接。在这种情况下，可以将具有升高电压VPP的驱动信号PXID供应给字线WL。

在存储单元存取操作完成之后，子字线驱动器SWD可以经由地电压VSS将字线WL预充电到反向偏置电压VBB。例如，可以将反向偏置电压VBB定义为预充电电压。然而，这仅是示例实施例并且本发明构思不限于此，并且预充电电压可以具有高于反向偏置电压VBB并且低于地电压VSS的幅度。

例如，当字线使能信号NWEIB在第二时间点T2被去激活为高(H)电平时，驱动信号PXID可以转变为地电压VSS电平，而互补驱动信号PXIB可以转变为高电平。

此时，随着互补驱动信号PXIB转变为高电平，可以使第二NMOS晶体管NT2导通，并且第二NMOS晶体管NT2的源极端子可以电连接到字线WL。另一方面，随着驱动信号PXID转变为地电压VSS电平，可以使PMOS晶体管PT截止，并且PMOS晶体管PT的源极端子和字线WL可以被电切断。因此，字线WL的电压可以下降到与反向偏置电压VBB相对应的预充电电压。

包括在子字线驱动器SWD中的第二NMOS晶体管NT2可以在预充电操作之后使字线WL维持在反向偏置电压。因此，即使当字线使能信号NWEIB变化或者引起噪声时，字线WL也可以维持稳定的电压值。

图7和图8是图示了根据示例实施例的存储装置的子字线驱动器组的图。

参考图2和图7，包括在存储装置20中的子字线驱动器块SWDB可以包括其中布置有多个子字线驱动器SWD的子字线驱动器组SWDG1和SWDG2。尽管图7所图示的子字线驱动器块SWDB被图示为包括八个或更多个子字线驱动器SWD1-SWD8，但是这仅是示例并且本发明构思可以不限于此。例如，子字线驱动器块SWDB可以包括八个或更少个子字线驱动器SWD或者可以包括不止八个子字线驱动器SWD。

子字线驱动器组SWDG1和SWDG2可以是用于在形成子字线驱动器SWD时对衬底执行字线WL的图案化的单元。包括在每一个子字线驱动器组SWDG1和SWDG2中的多个子字线驱动器SWD可以并排布置在字线WL延伸的第一方向(例如，Y方向)上。

可以将与子字线驱动器组SWDG1和SWDG2相对应的字线WL图案化成具有彼此的镜像布置。例如，可以基于子字线驱动器组SWDG1和SWDG2之间的边界在第二方向(例如，X方向)上对称地形成包括在第一子字线驱动器组SWDG1和第二子字线驱动器组SWDG2中的每一者中的子字线驱动器SWD以及与其相对应的字线WL。

在这种情况下，可能在子字线驱动器组SWDG1和SWDG2之间消耗不必要的空间。另一方面，随着不必要的空间被消耗，可以在其中形成构成子字线驱动器SWD的晶体管的空间可以减少。随着存储装置的工艺小型化，存储装置的部件的大小往往变得更小，因此，可能不能保证子字线驱动器SWD的操作可靠性。

参考图8，根据示例实施例的存储装置30的子字线驱动器块SWDB可以包括其中布置有多个子字线驱动器SWD的一个子字线驱动器组SWDG。与图7类似，图8所图示的子字线驱动器块SWDB被图示为包括八个或更多个子字线驱动器SWD1-SWD8，但是这仅是示例实施例并且本发明构思可以不限于此。

根据示例实施例的子字线驱动器SWD可以具有重复的布置，使得两个子字线驱动器在字线WL延伸的第一方向上并排设置在一个子字线驱动器块SWDB内，并且多个子字线驱动器并排设置在位线BL延伸的第二方向上。

另一方面，布置在一个子单元阵列上方的两个子字线驱动器和布置在一个子单元阵列下方的两个子字线驱动器可以由相同的字线使能信号驱动。例如，在子字线驱动器SWD当中并排布置在第一方向上的两个子字线驱动器(例如，SWD1和SWD2)可以由相同的字线使能信号NWEIB驱动。

通过改变彼此相邻设置或定位并且由不同的字线使能信号NWEIB驱动的子字线驱动器SWD之间的字线WL的布置，根据示例实施例的存储装置30已提高了子字线驱动器SWD的操作可靠性。

图9是图示了子字线驱动器中包括的晶体管和连接到其的字线的布局结构的图。

图9可以图示图7所图示的子字线驱动器SWD1、SWD2、SWD5和SWD6的布局结构，其包括设置在相邻子字线驱动器SWD1、SWD2、SWD5和SWD6之间的字线WL1-WL8的布局结构。

首先，可以在衬底上形成用于形成子字线驱动器SWD的晶体管的有源区ACT。例如，由于子字线驱动器SWD包括PMOS晶体管和NMOS晶体管两者，所以有源区ACT可以被形成为被划分成用于形成PMOS晶体管的PMOS区域PA和用于形成NMOS晶体管的NMOS区域NA。

PMOS区域PA可以包括在第一方向(例如，Y方向)上间隔开并且在第二方向(例如，X方向)上延伸的多个条形有源区ACT。与PMOS区域PA的有源区ACT不同，可以以“H”形状形成NMOS区域NA的有源区ACT。然而，这仅是示例并且本发明构思可以不限于此。

子字线驱动器SWD可以包括在第一方向上延伸并且在第二方向上彼此间隔开的第一栅极线GL1和第二栅极线GL2。第一栅极线GL1和第二栅极线GL2可以是被施加字线使能信号NWEIB的栅极。例如，第一栅极线GL1和第二栅极线GL2可以由栅极多晶硅形成。

在NMOS区域NA中，第三栅极结构GL3可以设置在第一栅极线GL1与第二栅极线GL2之间。例如，第三栅极结构GL3可以是被施加互补驱动信号PXIB的栅极。

与图5一起参考图9，PMOS区域PA中由第一栅极线GL1和第二栅极线GL2及其周围的有源区ACT形成的晶体管可以是PMOS晶体管PT。另外，NMOS区域NA中由第一栅极线GL1和第二栅极线GL2及其周围的有源区ACT形成的晶体管可以是第一NMOS晶体管NT1。另一方面，NMOS区域NA中由第三栅极结构GL3及其周围的有源区ACT形成的晶体管可以是第二NMOS晶体管NT2。

在这种情况下，基于第一栅极线GL1形成的晶体管可以被包括在与基于第二栅极线GL2形成的晶体管的子字线驱动器SWD不同的子字线驱动器SWD中。例如，基于第一栅极线GL1与第二栅极线GL2之间的边界，晶体管可以以彼此对应的对称结构形成。

另一方面，连接到子字线驱动器SWD的多条字线WL1-WL8还可以被形成为具有镜像形式以基于第一栅极线GL1与第二栅极线GL2之间的边界具有对称结构。例如，在PMOS区域PA和NMOS区域NA中，在第一栅极线GL1与第二栅极线GL2之间的有源区ACT中，可以设置连接到多条字线WL1-WL8的多个直接接触DC1-DC8。

参考图9，第一字线WL1可以连接到第一直接接触DC1，而第二字线WL2可以连接到第二直接接触DC2。第三字线WL3可以连接到第三直接接触DC3，而第四字线WL4可以连接到第四直接接触DC4。

在这种情况下，第一字线WL1和第一直接接触DC1可以对应于第二字线WL2和第二直接接触DC2，而第三字线WL3和第三直接接触DC3可以对应于第四字线WL4和第四直接接触DC4。第一直接接触DC1至第四直接接触DC4可以指示例如其中字线WL1-WL4连接到PMOS晶体管的漏电极的PMOS区域。

类似地，第一字线WL1可以连接到第五直接接触DC5，而第二字线WL2可以连接到第六直接接触DC6。第三字线WL3可以连接到第七直接接触DC7，而第四字线WL4可以连接到第八直接接触DC8。

在这种情况下，第一字线WL1和第五直接接触DC5可以对应于第二字线WL2和第六直接接触DC6，而第三字线WL3和第七直接接触DC7可以对应于第四字线WL4和第八直接接触DC8。第五直接接触DC5至第八直接接触DC8可以指示例如其中字线WL1-WL4连接到第一NMOS晶体管的漏电极的NMOS区域。

在所形成的PMOS晶体管中，对其中未设置有连接到第一字线WL1至第四字线WL4的第一直接接触DC1至第四直接接触DC4的相对侧的有源区ACT而言，可以输入用于驱动第一字线WL1至第四字线WL4当中的对应字线WL的驱动信号PXID。例如，可以将用于驱动第一字线WL1的驱动信号PXID施加到设置在连接第一字线WL1和有源区ACT的第一直接接触DC1相对侧的有源区ACT中的直接接触。

类似地，对所形成的第一NMOS晶体管而言，在未设置有连接到第一字线WL1至第四字线WL4的第五直接接触DC5至第八直接接触DC8的相对侧的有源区ACT中，可以输入用于对第一字线WL1至第四字线WL4当中的对应字线WL进行预充电的预充电信号。例如，可以将用于对第一字线WL1进行预充电的反向偏置电压VBB施加到设置在连接第一字线WL1和有源区ACT的第五直接接触DC5相对侧的有源区ACT中的直接接触。

在图9中，可以在彼此对应的直接接触DC1至DC8之间设置零条或两条字线。例如，在第一直接接触DC1与第二直接接触DC2之间以及在第五直接接触DC5与第六直接接触DC6之间可以不设置其他字线，并且第一字线WL1和第二字线WL2可以设置在第三直接接触DC3与第四直接接触DC4之间以及第七直接接触DC7与第八直接接触DC8之间。

另一方面，在与其间未设置字线的直接接触DC1、DC2、DC5和DC6相对应的晶体管中，可以在栅极线GL1和GL2上方设置三条字线。另一方面，在与其间设置有两条字线的直接接触DC3、DC4、DC7和DC8相对应的晶体管中，可以在栅极线GL1和GL2上方设置两条字线。例如，可以在沿第二方向并排设置的晶体管的栅极线GL1和GL2上方设置总共4或6条字线。

因此，可能需要在彼此对应的直接接触DC1至DC8之间提供可以在其中形成至少两条字线的空间。子字线驱动器SWD的操作可靠性可以由栅极线GL1和GL2在第二方向上的长度以及直接接触DC1-DC8与相应的相邻栅极线GL1和GL2之间的距离确定。因此，随着子字线驱动器SWD的尺寸减小，由于可以在其中形成至少两条字线的不必要的空间，可能难以保证子字线驱动器SWD的操作可靠性。

图10A和图10B是图示了根据图9的布局结构的子字线驱动器的特征的俯视图。图11是图示了根据图9的布局结构的子字线驱动器的特征的横截面视图。

图10A可以是与图9的布局结构中的线I-I'相对应的上表面的示意图，并且图10B可以是与图9的布局结构中的线II-II'相对应的上表面的示意图。图11可以是图9的布局结构中的线I-I'的横截面视图。

参考图10A和图10B，零条或两条字线可以设置在直接接触DC1至DC4之间。例如，第一字线WL1和第二字线WL2可以设置或定位在第三直接接触DC3与第四直接接触DC4之间。作为另一示例，在第一直接接触DC1与第二直接接触DC2之间可以不设置字线。

参考图11，可以通过浅沟槽器件隔离工艺来形成器件隔离层STI，以限定其中晶体管形成在衬底SUB上的有源区ACT。衬底SUB可以是体硅或绝缘体上硅(SOI)。然而，这仅是示例实施例，并且本发明构思可以不限于此。作为示例，衬底可以是硅衬底并且可以包括硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。

可以在有源区ACT上形成栅极线GL1和GL2，并且可以在有源区ACT中在栅极线GL1和GL2的两侧形成源极/漏极。可以在晶体管的漏极区中形成直接接触DC3和DC4。

直接接触DC3和DC4可以分别连接到与其相对应的字线WL3和WL4。另一方面，在图11所图示的区域中，第一字线WL1和第二字线WL2可以设置在第三字线WL3与第四字线WL4之间。另一方面，在栅极线GL1和GL2、直接接触DC3和DC4以及字线WL1-WL4周围的空间中，可以形成用于与其他部件电封锁的绝缘层I11和I12。

在这种情况下，栅极线GL1和GL2在第二方向(例如，X方向)上的长度可以具有A1的值。另一方面，栅极线GL1和GL2与相应的相邻直接接触DC1-DC4之间的距离可以具有B1的值。另外，彼此对应的直接接触DC1-DC4之间的距离可以具有C1的值，并且形成不同晶体管的有源区ACT在第二方向上彼此间隔开的分开距离可以具有D1的值。

A1和B1可以是彼此处于权衡关系中的值。例如，C1和D1的大小可以由子字线驱动器的布局结构确定，因此，可以确定A1和B1之和。因此，当A1的大小增加时，B1的大小可以减小，反之，当B1的大小增加时，A1的大小可以减小。

A1和B1的大小可以确定子字线驱动器的操作可靠性。因此，如果C1和D1的大小被确定，则可能难以将子字线驱动器的操作可靠性提高到超出一定水平。

另一方面，即使当如图10B所图示的那样在所对应的直接接触DC1和DC2之间未设置其他字线时，包括在所对应的子字线驱动器中的其他晶体管也可以具有如图10A所图示的布局结构。因此，即使当在所对应的直接接触DC1和DC2之间未设置另一字线时，也可能使C1和D1的大小维持在一定水平以上。

图12是图示了根据示例实施例的子字线驱动器中包括的晶体管和连接到其的字线的布局结构的图。

图12图示了图8所图示的根据示例实施例的存储装置30中的子字线驱动器SWD1、SWD2、SWD5和SWD6的布局结构，其包括设置在相邻子字线驱动器SWD1、SWD2、SWD5和SWD6之间的字线WL1-WL8的布局结构。

图12的布局形状可以对应于图9所图示的布局形状。例如，可以在衬底上形成要在其中形成子字线驱动器SWD的晶体管的有源区ACT。可以将有源区ACT划分成其中形成有PMOS晶体管的PMOS区域PA和其中形成有NMOS晶体管的NMOS区域NA。

PMOS区域PA可以包括在第一方向(例如，Y方向)上间隔开并且在第二方向(例如，X方向)上延伸的多个条形有源区ACT。与PMOS区域PA的有源区ACT不同，可以以“H”形状形成NMOS区域NA的有源区ACT。然而，这仅是示例并且本发明构思可以不限于此。例如，NMOS区域NA的有源区ACT可以被形成为在第五直接接触DC5至第八直接接触DC8之间彼此分开。

子字线驱动器SWD可以包括在第一方向上延伸并且在第二方向上彼此间隔开的第一栅极线GL1和第二栅极线GL2，并且在NMOS区域NA中，第三栅极结构GL3可以设置在第一栅极线GL1与第二栅极线GL2之间。例如，第一栅极线GL1和第二栅极线GL2可以是被施加字线使能信号NWEIB的栅极，而第三栅极结构GL3可以是被施加互补驱动信号PXIB的栅极。

一起参考图12和图5，形成在PMOS区域PA中的晶体管可以是PMOS晶体管PT，而形成在NMOS区域NA中的晶体管可以是第一NMOS晶体管NT1和第二NMOS晶体管NT2。

在这种情况下，基于第一栅极线GL1形成的晶体管可以被包括在与基于第二栅极线GL2形成的晶体管的子字线驱动器SWD不同的子字线驱动器SWD中。例如，基于第一栅极线GL1与第二栅极线GL2之间的边界，晶体管可以以彼此对应的对称结构形成。

在PMOS区域PA和NMOS区域NA中，在第一栅极线GL1与第二栅极线GL2之间的有源区ACT中，可以设置连接到多条字线WL1至WL8的多个直接接触DC1至DC8。然而，根据本发明构思的示例实施例的连接到子字线驱动器SWD的多条字线WL1-WL8可以被形成为相对于第一栅极线GL1与第二栅极线GL2之间的边界具有不对称结构(换而言之，可以被形成为相对于第一栅极线GL1与第二栅极线GL2之间的边界不对称)。

参考图12，第一字线WL1可以连接到第一直接接触DC1，而第二字线WL2可以连接到第二直接接触DC2。第三字线WL3可以连接到第三直接接触DC3，而第四字线WL4可以连接到第四直接接触DC4。

在这种情况下，第一字线WL1和第一直接接触DC1可以对应于第四字线WL4和第四直接接触DC4，而第二字线WL2和第二直接接触DC2可以对应于第三字线WL3和第三直接接触DC3。第一直接接触DC1至第四直接接触DC4可以指示例如其中字线WL1至WL4连接到PMOS晶体管的漏电极的PMOS区域。

类似地，第一字线WL1可以连接到第五直接接触DC5，而第二字线WL2可以连接到第六直接接触DC6。第三字线WL3可以连接到第七直接接触DC7，而第四字线WL4可以连接到第八直接接触DC8。

在这种情况下，第一字线WL1和第五直接接触DC5可以对应于第四字线WL4和第八直接接触DC8，而第二字线WL2和第六直接接触DC6可以对应于第三字线WL3和第七直接接触DC7。第五直接接触DC5至第八直接接触DC8可以指示例如其中字线WL1-WL4连接到第一NMOS晶体管的漏电极的NMOS区域。

与图9所图示的子字线驱动器SWD类似，在PMOS晶体管中，对其中未设置有连接到第一字线WL1至第四字线WL4的第一直接接触DC1至第四直接接触DC4的相对侧的有源区ACT而言，可以输入用于驱动第一字线WL1至第四字线WL4当中的对应字线WL的驱动信号PXID。另外，在第一NMOS晶体管中，对其中未设置有连接到第一字线WL1至第四字线WL4的第五直接接触DC5至第八直接接触DC8的相对侧的有源区ACT而言，可以输入用于对第一字线WL1至第四字线WL4当中的对应字线WL进行预充电的预充电信号。

在根据示例实施例的子字线驱动器SWD和包括该子字线驱动器SWD的存储装置30中，可以在彼此对应的直接接触DC1至DC8之间设置一条字线。例如，第二字线WL2可以设置在第一直接接触DC1与第四直接接触DC4之间以及第五直接接触DC5与第八直接接触DC8之间，而第一字线WL1可以设置在第二直接接触DC2与第三直接接触DC3之间以及第六直接接触DC6与第七直接接触DC7之间。

在这种情况下，驱动设置在彼此对应的直接接触DC1至DC8之间的字线的子字线驱动器SWD，可以不同于包括与所述对应的直接接触DC1至DC8连接的有源区ACT所形成的晶体管的子字线驱动器SWD。

在其中设置有直接接触DC1至DC8的第二方向位置中，连接到直接接触DC1至DC8的字线和设置在其之间的字线可以被设置为以均匀距离彼此间隔开。然而，这仅是示例并且本发明构思可以不限于此。

另一方面，由于在彼此对应的直接接触DC1至DC8之间设置一条字线，所以可以在栅极线GL1和GL2上方设置两条或三条字线。例如，可以在栅极线GL1上方设置两条字线，并且可以在栅极线GL2上方设置三条字线。例如，可以在沿第二方向并排设置的晶体管的栅极线GL1和GL2上方设置总共五条字线。

因此，仅提供可以在彼此对应的直接接触DC1至DC8之间形成一条字线的空间可能就足够了。子字线驱动器SWD的操作可靠性可以由栅极线GL1和GL2在第二方向上的长度以及直接接触DC1-DC8与相应的相邻栅极线GL1和GL2之间的距离确定。

因此，即使当根据示例实施例的子字线驱动器SWD的尺寸减小了时，也可以保证栅极线GL1和GL2在第二方向上的长度的余量以及与直接接触DC1至DC8与相应的相邻栅极线GL1和GL2之间的距离的余量。因此，可以提高子字线驱动器SWD的操作可靠性。

然而，图12所图示的子字线驱动器SWD的布局结构仅是示例并且本发明构思可以不限于此。例如，可以修改子字线驱动器SWD中包括的晶体管的布置和字线的布置。

图13是图示了根据示例实施例的子字线驱动器的特征的俯视图。图14是图示了根据示例实施例的子字线驱动器的特征的横截面视图。

图13示意性地图示了与图12的布局结构中的线III-III'相对应的顶表面，并且图14可以图示沿着图12的布局结构中的线III-III'截取的横截面。

参考图13和图14，在根据示例实施例的存储装置30中，可以通过浅沟槽器件隔离工艺来形成器件隔离层STI，以限定其中晶体管形成在衬底SUB上的有源区ACT。可以在有源区ACT上形成栅极线GL1和GL2，可以在有源区ACT中在栅极线GL1和GL2的两侧形成源极/漏极。可以在晶体管的漏极区中形成直接接触DC2和DC3。

在根据示例实施例的子字线驱动器SWD中，直接接触DC2和DC3可以分别连接到所对应的字线WL2和WL3。另一方面，在图11所图示的区域中，仅第一字线WL1可以设置在连接到彼此对应的直接接触DC2和DC3的第二字线WL2和第三字线WL3之间。另一方面，在栅极线GL1和GL2、直接接触DC2和DC3以及字线WL1-WL3周围的空间中，可以形成绝缘层I11和I12以封锁与其他部件的电连接。

在这种情况下，栅极线GL1和GL2在第二方向(例如，X方向)上的长度可以具有A2的值。另一方面，直接接触DC2和DC3与相对应的相邻栅极线GL1和GL2之间的距离可以具有B2的值。另外，彼此对应的直接接触DC2和DC3之间的距离可以具有C2的值，并且形成不同晶体管的有源区ACT在第二方向上彼此间隔开的分开距离可以具有D2的值。

如上所述，A2和B2可以是彼此处于权衡关系中的值。例如，C2和D2的大小可以由子字线驱动器的布局结构确定，因此，可以确定A2和B2之和。因此，当A2的大小增加时，B2的大小可以减小，反之，当B2的大小增加时，A2的大小可以减小。

在根据示例实施例的子字线驱动器SWD和包括该子字线驱动器SWD的存储装置30中，通过改变布局结构，可以减小与直接接触DC2和DC3之间的距离相对应的C2的大小和与有源区ACT之间的分开距离相对应的D2的大小。

因此，A2和B2之和可以增加。A2和B2的大小可以确定子字线驱动器的操作可靠性。因此，在根据示例实施例的存储装置30中，可以通过保证工艺余量来保证子字线驱动器SWD的操作可靠性。

图15是包括根据示例实施例的存储装置的存储系统的框图。

参考图15，存储系统可以包括存储器控制器2000和根据示例实施例的存储装置1000(例如，DRAM)。存储装置1000可以通过系统总线B1连接到存储器控制器2000，并且可以从存储器控制器2000接收数据、地址和命令。另外，存储装置1000可以通过系统总线B1将从存储单元读取的数据提供给存储器控制器2000。

尽管在图15中未图示，但是存储器控制器2000可以通过预定接口连接到主机。

图16是图示了应用了根据示例实施例的存储装置的电子装置的示意框图。

参考图16，电子装置，例如诸如便携式电子装置或膝上型计算机的移动装置，可以包括微处理单元(MPU)1100、显示器1400、接口单元1300、存储装置1000和固态硬盘(SSD)3000。

根据示例实施例的存储装置1000可以与MPU 1100和SSD 3000一起被封装在单个芯片中。例如，存储装置1000可以与SSD 3000一起被嵌入在电子装置中。然而，这仅是示例并且本发明构思可以不限于此。MPU 1100可以根据预设程序来控制电子装置的一般操作。

另一方面，存储装置1000可以连接到MPU 1100以充当MPU 1100的缓冲存储器或主存储器。存储装置1000可以包括具有图12至图14所图示的布局的子字线驱动器。

例如，存储装置1000可以被设计为使得一条字线设置在分别连接到在不同的子字线驱动器之间彼此相邻设置的晶体管的直接接触之间。

因此，应用了根据示例实施例的存储装置1000的电子装置可以包括具有提高的操作可靠性的子字线驱动器并且/或者可以是以相对更小的尺寸制造的。

当图16所图示的电子装置是便携式通信装置时，用于发送/接收通信数据的收发器和用于执行数据调制/解调功能的调制解调器可以连接到接口单元1300。

显示器1400可以具有诸如具有背光的液晶、具有LED光源的液晶或OLED的元件的触摸屏。显示器1400可以充当以彩色显示诸如字母、数字和图片的图像的输出装置。

SSD 3000可以是NOR型或NAND型闪速存储器，但是不限于此，并且可以使用各种类型的非易失性存储器。非易失性存储器可以存储具有诸如文本、图形、软件代码等的各种形式的数据信息。

例如，SSD 3000可以由以下各项实现：电可擦除可编程只读存储器(EEPROM)、磁性随机存取存储器(MRAM)、自旋转移矩MRAM(STT-MRAM)、导电桥接RAM(CBRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)、电阻式RAM(RRAM)等。

尽管已将图16所图示的电子装置主要描述为移动通信装置，但是必要时可以添加或省略一些部件，以用于其他用途。例如，电子装置可以连接到具有单独接口的外部通信装置，并且可以进一步包括应用芯片组、CIS、移动DRAM等。

形成电子装置的芯片可以使用各种类型的封装件来安装。例如，可以将芯片安装在诸如以下各项的封装件上：封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、系统级封装(SIP)、多芯片封装(MCP)等。

如以上所阐述的，根据示例实施例的存储装置具有如下布局结构：在该布局结构中，仅另一字线设置在分别连接到两个相邻子字线驱动器的直接接触之间，因此，可以获得栅极长度和/或栅极与直接接触之间的距离。因此，可以保证用于提高子字线驱动器的操作可靠性的余量。

另外地，控制逻辑12、控制器2000、MPU 1100和/或包括在其中的部件可以包括(一个或更多个)处理器和/或处理电路系统，诸如包括逻辑电路的硬件；硬件/软件组合，诸如运行软件的处理器；或其组合。例如，(一个或更多个)处理器和/或处理电路系统可以包括但不限于中央处理单元(CPU)、存储器控制器、算术逻辑单元(ALU)、数字信号处理器、微计算机、现场可编程门阵列(FPGA)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

(一个或更多个)处理器、(一个或更多个)控制器和/或处理电路系统可以被配置为通过被具体地编程来执行动作或步骤以执行那些动作或步骤(例如用FPGA或ASIC)或者可以被配置为通过运行从存储器接收到的指令来执行动作或步骤或其组合。

虽然已在上面图示并描述了示例实施例，但是对本领域的技术人员而言将显而易见的是，可以在不脱离如由所附权利要求限定的本发明构思的范围的情况下做出修改和变化。