存储器装置交叉矩阵奇偶校验

技术领域

本公开大体来说涉及存储器装置交叉矩阵奇偶校验。

背景技术

存储器装置通常经提供作为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力来维持其数据且包含随机存取存储器(RAM)、DRAM及同步动态随机存取存储器(SDRAM)以及其它存储器。非易失性存储器可通过在未供电时留存所存储数据而提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、可擦除可编程ROM(EPROM)及电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)以及其它存储器。

存储器也用作易失性及非易失性数据存储装置而用于宽广范围的电子应用。举例来说，非易失性存储器可用于个人计算机、便携式存储条、数码相机、蜂窝式电话、例如MP3播放器等便携式音乐播放器、电影播放器及其它电子装置中。存储器单元可布置成若干阵列，其中所述阵列用于存储器装置中。

存储器可成为用于计算装置中的存储器模块(例如，双列直插式存储器模块(DIMM))的一部分。例如，存储器模块可包含易失性存储器，例如DRAM，及/或例如，非易失性存储器，例如快闪存储器或RRAM。DIMM可用作计算系统中的主存储器。

发明内容

本公开的方面是针对一种使用交叉矩阵奇偶校验的存储器装置，其包括：存储器胞元阵列(130、219)；控制电路系统(140)，其耦合到所述阵列，其中所述控制电路系统经配置以：将第一多个奇偶校验数据集写入到所述阵列中的存储器胞元(203)，所述第一多个奇偶校验数据集各自保护存储在所述阵列的存储器胞元行中的数据；将第二多个奇偶校验数据集写入到所述阵列中的存储器胞元，所述第二多个奇偶校验数据集各自保护存储在所述阵列的存储器胞元列中的数据；将所述第一多个奇偶校验集及所述第二多个奇偶校验集发送到处理器；基于所述第一多个奇偶校验集及所述第二多个奇偶校验集接收来自所述处理器的纠错资料，其中所述纠错数据指示数据群集，所述数据群集包含阈值错误数量；及对所述数据群集执行纠错操作。

本公开的另一方面是针对一种将存储器装置用于交叉矩阵奇偶校验的方法，其包括：将：第一奇偶校验数据集写入到存储器胞元的耦合到阵列的存取线(204)的第一部分，以保护存储器胞元的耦合到所述存取线的第二部分中的数据；及第二奇偶校验数据集写入到存储器胞元的耦合到所述阵列的感测线(205)的第一部分，以保护存储器胞元的耦合到所述感测线的第二部分中的数据，其中从处理器接收所述第二奇偶校验数据集；将所述第一奇偶校验数据集及所述第二奇偶校验数据集发送到所述处理器；接收用以基于所述第一奇偶校验数据集及所述第二奇偶校验数据集对所述阵列的存储器胞元中的数据群集执行纠错操作的指令；及对所述数据群集执行所述纠错操作。

本公开的又一方面是针对一种使用交叉矩阵奇偶校验的系统，其包括：处理器(102)；及存储器装置(120)，其耦合到所述处理器，所述存储器装置包括：存储器胞元阵列(130、219)；及控制电路系统，其耦合到所述阵列，其中所述控制电路系统经配置以：将：第一多个奇偶校验数据集写入到存储器胞元的各自耦合到阵列的相应存取线(204)的第一部分，以保护存储器胞元的耦合到其相应存取线的相应第二部分中的数据；及第二多个奇偶校验数据集写入到存储器胞元的各自耦合到阵列的相应感测线(205)的第二部分，以保护存储器胞元的耦合到其相应感测线的相应第二部分中的数据；及将所述第一多个奇偶校验数据集及所述第二多个奇偶校验数据集发送到所述处理器；其中所述处理器经配置以：接收所述第一多个奇偶校验数据集及所述第二多个奇偶校验数据集；及产生用以对存储在存储器胞元的耦合到所述存取线中的存取线的部分中的数据群集执行纠错操作的指令；及将所述指令发送到所述存储器装置。

附图说明

图1是根据本公开的多个实施例的呈包含存储器系统的计算系统的形式的设备的框图。

图2A说明根据本公开的多个实施例的存储器阵列的部分的示意图。

图2B说明根据本公开的多个实施例的用于交叉矩阵奇偶校验的存储器阵列的部分的示意图。

图2C说明根据本公开的多个实施例的用于交叉矩阵奇偶校验的存储器阵列的部分的示意图。

图3是根据本公开的多个实施例的用于存储器装置中的交叉矩阵奇偶校验的方法的流程图。

具体实施方式

本公开涉及描述的与存储器装置交叉矩阵奇偶校验相关的方法、装置及系统。在实例中，可将到阵列中的存储器胞元的各自保护存储在所述阵列的存储器胞元行中的数据的第一多个奇偶校验数据集写入到所述阵列。此外，可将到所述阵列中的存储器胞元的各自保护存储在所述阵列的存储器胞元列中的数据的第二多个奇偶校验数据集写入到所述阵列。可将第一多个奇偶校验数据集及第二多个奇偶校验数据集发送到处理器或主机以进行进一步的ECC处理。可从指示包含阈值数量的错误的数据群集的处理器或主机接收纠错数据。可对所述数据群集执行纠错。

存储器装置可为非易失性存储器装置。非易失性存储器装置的一个实例为“与非”(NAND)存储器装置(也被称为快闪存储器技术)。下文结合图1描述非易失性存储器装置的其它实例。非易失性存储器装置为一或多个裸片的封装。每一裸片可由一或多个平面组成。平面可分组成逻辑单元(LUN)。对于一些类型的非易失性存储器装置(例如，NAND装置)，每一平面由一组物理块组成。每一块由一组页组成。每一页由一组存储器胞元(“胞元”)组成。胞元为存储信息的电子电路。块在下文中是指用于存储数据的存储器装置的单元，且可包含一组存储器胞元、字线组、字线或单独存储器胞元。对于一些存储器装置，块(在下文中也被称为“存储器块”)为可擦除的最小区域。页无法单独擦除，且仅可擦除整个块。

存储器装置中的每一个可包含一或多个存储器胞元阵列。取决于胞元类型，胞元可存储一或多个位的二进制信息，且具有与存储的位数目相关的各种逻辑状态。逻辑状态可由二进制值表示，例如“0”及“1”，或此类值的组合。存在各种类型的胞元，例如单层级胞元(SLC)、多层级胞元(MLC)、三层级胞元(TLC)及四层级胞元(QLC)。例如，SLC可存储一位信息并具有两种逻辑状态。

一些NAND存储器装置采用浮栅架构，其中存储器存取是基于位线与字线之间的相对电压变化来控制的。NAND存储器装置的其它实例可采用替代栅极架构，其可包含使用字线布局，所述布局可允许基于用于构造字线的材料的性质将对应于数据值的电荷捕获在存储器胞元内。

当存储器装置被存取高次数时，存储数据的存储器胞元可由于这些对特定存储器胞元行的重复存取而遇到失败(例如，耦合到存取线的单元)。由数据错误引起的这些间歇性失败可影响数据的读取，并可通过修复数据、读取及写入数据额外次数，变更与存储器胞元相关联的时间及/或电压，停用损坏的存储器胞元等来减少。存储器胞元行中的错误的数量可通过使用奇偶校验数据来确定，所述奇偶校验数据保护存储器胞元行(例如，与存取线相关联的水平奇偶校验数据)及存储器胞元列(例如，与感测线相关联的垂直奇偶校验数据)两者。通过这样做，遇到错误的存储器胞元行，或存储在那些包含错误的存储器胞元行中的数据可位于存储器装置内，因为交叉矩阵奇偶校验数据可帮助查明错误存储在存储器单元中的更目标的位置。

另外，交叉矩阵奇偶校验数据可用于定位特定数据群集，数据群集为用于纠错的行的部分，从而避免需要对整个存储器胞元行进行纠错。此外，弱行，或具有特定错误阈值的行，可停用或传递用于写入以便改进存储器装置的性能。通过识别及跟踪存储器胞元中数据的垂直奇偶校验，可实现纠错微调的附加层。对水平及垂直奇偶校验数据的分析可通过主机执行，从而允许各种存储器装置与交叉矩阵奇偶设置校验一起使用，除了一些设置及/或软件改变以外不会变更或改变存储器装置。此外，对数据执行纠错可减少误位率(BER)并提高数据的可靠性。

通过对存储具有阈值数量(或数目)个错误的数据的存储器胞元执行这些方法，存储在存储器胞元中的数据中的错误数量可维持低于无法再校正存储器的水平。例如，纠错方法及/或系统可限制于方法或系统可纠正的可纠正数据位及/或部分的数目。一旦存储器阵列或单个胞元行超过这些限制，存储器阵列可变得无法纠正。通过维持错误率低于阈值时，存储器阵列仍可纠正。

ECC操作可包含产生奇偶校验数据，例如，通过对存储在阵列的存储器胞元中的数据执行XOR及/或RAID操作。奇偶校验数据可存储在(例如，写入到)易失性及/或非易失性存储器装置中。在一些实例中，奇偶校验数据可嵌入在易失性存储器装置及/或非易失性存储器装置中的数据中。

存储在易失性及/或非易失性存储器装置中的数据可使用奇偶校验数据重构。主机及/或存储器装置的控制器可从存储器装置接收(例如，读取)奇偶校验数据并响应于读取失败重构数据。读取失败可归因于存储器装置中的存储器损坏。

在本公开的以下具体实施方式中，参考形成本公开的一部分的所附图式，且图式中以说明的方式展示可如何实践本公开的多个实施例。充分详细地描述这些实施例以使得所属领域普通技术人员能够实践本公开的实施例，且应理解，可利用其它实施例且可在不背离本公开的范围的情况下做出过程、电及/或结构改变。如本文中所使用，指定符“M”、“N”、“X”及“Y”指示如此指定的多个特定特征可与本公开的多个实施例包含在一起。

如本文中所使用，“多个”某物可指此类事物中的一或多个。例如，多个存储器单元可指一或多个存储器单元。另外，如本文中所使用，例如“M”、“P”及“J”的指定符(尤其关于图式中的元件符号)指示如此指定的多个特定特征可与本公开的多个实施例包含在一起。

本文中的图遵循其中第一数字或前几个数字对应于图式的图编号且剩余数字识别图式中的元件或组件的编号惯例。不同图之间的类似元件或组件可通过使用类似数字来识别。如将了解，可添加、交换及/或消除本文中的各种实施例中所展示的元件以便提供本公开的多个额外实施例。另外，图中所提供的元件的比例及相对比例尺打算图解说明本公开的各种实施例且并非用于限制意义。

图1为根据本公开的多个实施例的呈包含存储器装置120的计算系统100的形式的设备的框图。如本文中所用，存储器装置120、存储器阵列130及/或逻辑140(例如，控制逻辑)，及/或读取/锁存电路系统150也可单独被视为“设备”。

系统100包含耦合(例如，连接)到存储器装置120的存储器控制器102，所述存储器装置包含存储器阵列130。存储器装置120的实例包含NAND装置。在多个实施例中，NAND装置包含由存储器装置120的纠错码(ECC)组件115执行的ECC能力。ECC组件115可包含纠错电路系统及/或组件以执行多个纠错。ECC引擎(未说明)可耦合到存储器阵列130，其在通过输出缓冲器从存储器阵列130读出数据时纠正错误。

存储器控制器102可耦合到主机102。主机102可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、智能电话或存储器读卡器以及各种其它类型的主机。主机102可包含在存储器装置120外部的主机控制器主机控制器113可包含控制电路系统，例如，硬件、固件及/或软件。在一或多个实施例中，主机102可包含处理器，所述处理器为复杂指令集计算机(CISC)型处理器。在一或多个实施例中，主机控制器113可为耦合到包含物理接口的印刷电路板的专用集成电路(ASIC)。主机102可包含系统主板及/或底板，且可包含多个处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路系统)。

主机102可包含ECC组件117，所述ECC组件用于执行ECC操作及/或处理奇偶校验数据以确定存储包含错误的数据的位置或胞元。ECC组件117可接收用于保护垂直及水平数据两者的奇偶校验数据，并使用此交叉矩阵奇偶校验方法来更有效地管理存储器装置120的存储器阵列130中的错误。

为清楚起见，系统100已经简化以着重于与本公开特定相关的特征。例如，存储器阵列130可为DRAM阵列、SRAM阵列、STT RAM阵列、PCRAM阵列、TRAM阵列、RRAM阵列、NAND快闪阵列及/或NOR快闪阵列。阵列130可包括布置成由存取线(其在本文中可称为字线或选择线)耦合的行以及由感测线耦合的列的存储器胞元。尽管图1中展示单个阵列130，但实施例不限于此。例如，存储器装置120可包含多个阵列130(例如，多个NAND胞元行或页)。存储器阵列130可包含朝向行末端的行奇偶校验部分145来存储行奇偶校验数据，如下文将结合图2A到2B进一步所描述。此外，存储器阵列130可包含朝向阵列的列(如说明)的底部的列奇偶校验部分147，以存储列奇偶校验数据，如下文将进一步描述。

存储器装置120可包含控制逻辑140，例如，硬件、固件及/或软件。在一或多个实施例中，控制逻辑140可为耦合到包含物理接口的印刷电路板的专用集成电路(ASIC)。在一些实施例中，控制逻辑140可为例如DRAM存储器控制器或非易失性存储器高速(NVMe)控制器的媒体控制器。例如，控制逻辑140可经配置以对存储器装置130执行例如拷贝、写入、读取、纠错等操作。另外，控制器123可包含用以执行本文中所描述的各种操作的专用电路系统及/或指令。也就是说，在某些实施例中，控制逻辑140可包含电路系统及/或指令，所述指令可执行以存储包含特定数量(或数目)错误的一行存储器单元的地址(或位置)。在一些实施例中，纠错码(ECC)电路系统115及/或提供给控制逻辑140的指令可控制对具有特定数量错误的存储器胞元行执行修复操作。

存储器阵列130可包含用于存储特定存储器胞元行或列的奇偶校验数据的额外行或行部分或寄存器(例如，“列奇偶校验”147或“行奇偶校验”145)。特定存储器胞元行可与对应于存储器胞元行的奇偶校验数据相关联。作为实例，ECC操作可被执行，并可指示奇偶校验值以保护胞元行。奇偶校验数据可被发送到主机102并响应于来自主机的消息以基于奇偶校验数据来执行修复操作，可存取所述特定行的地址，并可修复所述地址处的行中的存储器胞元中的数据。此外，可将待修复的行的特定地址添加到的用于执行修复操作的列表中。

存储器装置120包含地址电路系统142以通过I/O电路系统144锁存通过总线154(例如，数据总线)提供的地址信号。地址信号也可由存储器控制器102发送并接收到控制逻辑140(例如，经由地址电路系统142及/或经由总线154)。地址信号由行解码器146及列解码器152接收并进行解码，以存取存储器阵列130。通过使用读取/锁存电路系统150感测数据线上的电压及/或电流改变，可从存储器阵列130读取数据。读取/锁存电路系统150可从存储器阵列130读取及锁存数据页(例如，行)。I/O电路系统144可用于通过总线154与主机110进行双向数据通信。写入电路系统148用于将数据写入到存储器阵列130。控制逻辑140包含非易失性存储器(“NVM”)149，所述非易失性存储器可用于在存储器装置120的断电或电源重启的情况下存储来自易失性存储器的数据。虽然实例说明控制逻辑140内的非易失性存储器149，但实例不限于此。非易失性存储器149可位于存储器装置120内的其它地址中。在另一此类实例中，非易失性存储器149可存储在存储器阵列130的部分中。

在一些实施例中，控制逻辑140解码通过总线154由存储器控制器102提供的信号。虽然总线154经说明为发送地址信号、双向通信、解码信号等的单个总线，实施例不限于此。例如，总线154可分成多于一个总线，其中每一总线被指定用于特定信号(例如，用于地址信号及/或命令的总线、用于双向通信的总线，等)。这些信号可包含用于控制对存储器阵列130执行的操作(包含数据读取、数据写入及数据擦除操作)的芯片使能信号、写入使能信号及地址锁存信号。在各种实施例中，逻辑140负责执行来自主机110的指令。逻辑140可为状态机、排序器或某一其它类型的控制电路系统。逻辑140可在硬件、固件及/或软件中实施。虽然逻辑140经说明为耦合到特定组件(例如，耦合到存储器阵列130及地址电路系统142)，但控制器可耦合到存储器装置120内的组件中的任一个。

图2A说明根据本公开的多个实施例的存储器阵列219的部分的示意图。阵列219包含存储器胞元(通常被称为存储器胞元203，且更具体被称为203-0至203-J)，所述存储器胞元耦合到多行存取线204-0、204-1、204-2、204-3、204-4、204-5、204-6、…、204-P(通常被称为存取线204)及多列感测线205-0、205-1、205-2、205-3、205-4、205-5、205-6、205-7、…、205-D(通常被称为感测线205)。耦合到存取线的每一胞元行被说明为用以指示沿着存取线204-0的第一胞元行的ROW 0 221-0，直到ROW P 221-P。此外，存储器阵列219不限于特定数目的存取线及/或感测线，且使用术语“行”及“列”并不意味着存取线及/或感测线的特定物理结构及/或定向。尽管未图示，在一些实例中，但每一存储器胞元列可与对应的一对互补感测线相关联。

每一存储器胞元列(例如列223-0到223-11)可耦合到感测电路系统，例如感测放大器。在此实例中，感测电路系统可包含耦合到相应感测线205-0、205-1、205-2、205-3、205-4、205-5、205-6、205-7、…，205-D的多个感测放大器(未说明)。感测放大器可经由存取装置(例如，晶体管，未说明)耦合到输入/输出(I/O)线路(例如，本地I/O线路，未说明)。

如将下文结合图2B进一步描述，耦合到存取线204-8、204-9、204-10及204-P的存储器胞元行“ROW P-3”221-8、“ROW P-2”221-9、“ROW P-1”221-10及“ROW P”221-P可用于存储多个奇偶校验数据，所述奇偶校验数据保护存储在存储器阵列219中的垂直数据。例如，存储在耦合到感测线205-0及存取线204-0到204-7的存储器胞元中的数据(例如，存储在第一胞元列223-0中的第一字节)可受存储在耦合到感测线205-0及耦合到存取线204-8到204-P的存储器胞元中所奇偶校验数据垂直保护(例如，四个垂直存储的奇偶校验位可保护8个垂直存储的数据位)。虽然在本实例中描述8位数据及4位奇偶校验，但其它实例不限于此。数据位的数量可超过8个位，如由ROW 7 221-7与ROWP-3 221-8之间的点所指示。

同样地，行奇偶校验位可存储在耦合到存取线204-0到204-7(在ROW 0 221-0到ROW 7 221-7中)的存储器胞元中，并耦合到感测线205-A、205-B、205-C、205-D。以此方式，沿着耦合到特定存取线204的胞元水平存储的数据可被保护。例如，存储在耦合到存取线204-0并耦合到感测线205-0到205-7的存储器胞元中的数据可通过存储在耦合到存取线204-0且耦合到感测线205-A、205-B、205-C及205-D的存储器胞元中的奇偶校验数据的保护(例如，存储在胞元行末端处的4个水平存储的奇偶校验位将保护存储在同一胞元行中的8个水平存储的数据位)。以此方式，垂直奇偶校验位及水平奇偶校验位可一起提供额外ECC保护。作为实例，存储在胞元203-0中的数据位可受两个垂直奇偶校验位及水平奇偶校验位保护。

在一些实施例中，行奇偶校验位可由存储器装置确定且列奇偶校验位可由主机确定。以此方式，缺乏监控垂直数据奇偶校验的硬件能力的存储器装置仍可与本文中所描述的交叉矩阵奇偶校验方法一起使用。在一些实施例中，存储器装置可确定行奇偶校验数据及列奇偶校验数据两者，并将两个奇偶校验数据发送到主机进行处理及/或确定错误位于阵列的存储器胞元中的位置。

图2B说明根据本公开的多个实施例的用于交叉矩阵奇偶校验的存储器阵列219-2的部分的示意图。图2B为图2A的进一步说明，其中说明ROW 0 221-0到P 221-P及“COL0”223-0到“COL 11”223-11，未展示单个存储器胞元，以便于参考及解释。每一胞元221-0到221-7行存储数据(水平说明)，例如“DATA 0”227-0到“DATA 7”227-7。水平存储的每一数据集受行奇偶校验数据保护。例如，“DATA 0”227-0受存储在“ROW 0”221-0及COLUMN“8”223-8到“11”223-11的胞元中的“R0 Parity”231-0水平保护。DATA 0 225-0到DATA 7 225-7行中的每一个受对应行奇偶校验数据R0 231-0到R7231-7保护。

同样地，每一胞元223-0到223-7列存储数据(垂直说明)，例如“COL 0”223-0中的数据225-0到“COL 7”223-7中的数据225-7。垂直存储的每一数据集受垂直奇偶校验数据保护。例如，“COL 0”223-0中的数据225-0受Column 0Group Parity(“C0 GP”)229-0垂直保护，存储在“COL 0”223-0及ROW“P-3”221-8到“P”221-P的胞元中。同样地，垂直数据分别受C0 GP 229-0到C7 GP 229-7中的每一个保护。

使用多组水平奇偶校验数据(R0 Parity 231-0到R7 Parity 231-7)连同多组垂直奇偶校验数据(C0 GP 229-0到C7 GP 229-7)提供交叉矩阵奇偶校验，以更紧密地查明存储器胞元中错误的位置。另外，当达到或超过阈值位错误数目，单个水平奇偶校验值可无法提供足够的奇偶校验保护来恢复数据。通过添加在垂直奇偶校验值中，可纠正额外错误，所述额外错误原本可阻止胞元的数据被恢复。

虽然处理存储器装置(例如，图1中的存储器装置120)中的交叉矩阵奇偶校验值可为有益的，但处理交叉矩阵奇偶校验值可使用不同的存储器装置可互换防止，而不改变存储器装置控制器及其它内部硬件及/或固件元件。通过将列奇偶校验数据及/或交叉矩阵奇偶校验值的确定卸载到主机，可使用多个不同的存储器装置而不改变存储器控制器及其它元件。例如，改变存储器装置可使用更新的软件或固件，但主机可提供交叉矩阵奇偶校验的功能性。

图2C说明根据本公开的多个实施例的用于交叉矩阵奇偶校验的存储器阵列219-3的部分的示意图。图2C为图2A到2B的进一步说明。此外，类似于图2B，说明ROW0 221-0到P221-P及“COL 0”223-0到“COL 11”223-11，未展示单个存储器胞元，以便于参考及解释。每一胞元221-0到221-7行存储数据(水平说明)，例如“DATA0”227-0到“DATA 7”227-7。水平存储的每一数据集受行奇偶校验数据保护。例如，“DATA 0”227-0受存储在“ROW 0”221-0及COLUMN“8”223-8到“11”223-11的胞元中的“R0Parity”231-0水平保护。DATA 0 225-0到DATA 7 225-7行中的每一个受对应行奇偶校验数据R0 231-0到R7 231-7保护。

如在图2C中所说明，特定存储器胞元位置指示为具有损坏数据(在图2C中标记为“D”)或处于弱(在图2C中标记为“W”)胞元行。作为实例，ROW 4 221-4以及COL 2223-2及COL3 223-3中的存储器胞元指示为损坏胞元。此外，ROW 2 221-2以及COL 6223-6及COL 7223-7中的存储器胞元指示为损坏胞元。另外，ROW 5 221-5的存储器胞元指示为在弱(“W”)胞元行中。行奇偶校验数据R2 Parity 231-2将反映COL 6及7中的所述行的损坏胞元，以及用于垂直奇偶校验的列奇偶校验数据C6 GP 229-6及C7 GP229-7。同样地，行奇偶校验数据R4 Parity 231-4将反映COL 2及3中的所述对应行的损坏胞元，以及列奇偶校验数据C2 GP229-2及C3 GP 229-3。

以此方式，通过组合行奇偶校验数据及列奇偶校验数据进行的交叉矩阵奇偶校验可用于确定存储器胞元中用于执行纠错的更具体位置。在一个实例中，可对特定数据群集进行纠错，如在上文所提及的两个存储器胞元中。在一个实例中，当整行具有高于阈值的误差值时，可指示特定行进行纠错，指示胞元行在数据方面是弱行。弱行可被停用且不再使用，或如果进行纠错所需的纠错强度可用，可执行纠正行中的数据的进一步尝试。用于群集方法的纠错类型可包含里德-所罗门(Reed Solomon)纠错操作等，以及许多其它操作。

图3是根据本公开的实施例的用于存储器装置中的交叉矩阵奇偶校验的方法351的流程图。在此实例中，存储器装置为NAND装置。方法351可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑，微码，装置的硬件，集成电路等)，软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法351由图1中的控制逻辑140结合存储器装置120中的ECC组件115及主机的ECC组件117执行。尽管以特定的顺序或次序展示，但除非另有所规定，否则可修改过程的次序。因此，所说明的实施例应仅理解为实例，且所说明的过程可以不同次序执行，且一些过程可并行执行。另外，在各种实施例中可省略一或多个过程。因此，并非在每一实施例中需要所有过程。其它过程流程是可能的。

在块353，方法351可包含将第一奇偶校验数据集写入到存储器胞元的耦合到阵列的存取线的第一部分，以保护存储器胞元的耦合到存取线的第二部分中的数据。第一部分存储器胞元可位于存储器阵列(例如图1中的存储器阵列130)中。作为实例，存储器胞元的耦合到存取线的第一部分可邻近存储器胞元的耦合到存取线的第二部分且在其之前，从而存储邻近于保护的奇偶校验数据的待水平保护(如图2A到2C中所说明)的数据。

在块355，方法351可包含将第二奇偶校验数据集写入到存储器胞元的耦合到阵列的感测线的第一部分，以保护存储器胞元的耦合到感测线的第二部分中的数据。作为实例，存储器胞元的耦合到感测线的第一部分可邻近存储器胞元的第二部分且在其之前，从而存储邻近于保护的奇偶校验数据的待垂直保护(如在图2A到2C中所说明)的数据。

在块357，方法351可包含将第一奇偶校验数据集及第二奇偶校验数据集发送到主机。主机可对第一奇偶校验数据集及第二奇偶校验数据集执行分析以确定哪些存储器胞元中的哪些数据执行纠错。主机可使用第一奇偶校验数据集来确定耦合到哪个特定存取线的哪个存储器胞元正存储待进行纠错的数据。主机可使用第二奇偶校验数据集来确定耦合到哪个特定感测线的哪个存储器胞元正存储待进行纠错的数据。

基于对应于存取线中的每一个的奇偶校验数据，与存储器胞元的第一部分中的数据相关联的错误的数目可超过阈值错误数目。可确定存储器胞元的耦合到存取线的第一部分的数据超过阈值数目。基于对应于感测线中的每一个的奇偶校验数据，与存储器胞元的耦合到感测线的第一部分的数据相关联的错误的数目可超过阈值错误数目。可确定第一部分超过阈值数目。可通过使用第一奇偶校验数据集及第二奇偶校验数据集两者来判定特定胞元行的存储器胞元中的错误数目。

在块359，方法351可包含接收用以基于第一奇偶校验数据集及第二奇偶校验数据集对阵列的存储器胞元中的数据群集执行纠错操作的指令。指令可由存储器装置接收并由主机发送。可对对应于所存储行地址中的至少一个的存储器胞元执行纠错操作。纠错操作可包含纠正一定数量的错误。在一些实例中，纠错操作可包含变更与地址相关联的胞元的电压或变更与地址相关联的胞元的存取时间。

在块361，方法可包含对数据群集执行纠错操作。纠错操作可由存储器装置的ECC组件执行。例如，主机可发送指示哪个数据群集或存储器胞元行待纠正及/或停用(例如，不再使用)的指令。作为回应，存储器装置可纠正或停用存储在指示的存储器胞元行中的数据。

虽然本文中已说明及描述特定实施例，但所属领域普通技术人员将了解，旨在实现相同结果的布置可替代所展示的特定实施例。本发明意欲涵盖本公开的各种实施例的变更或变化形式。应理解，已以说明性方式而非一限定性方式做出以上说明。在审阅以上说明后，所属领域的技术人员将即刻明了上述实施例的组合及本文中未具体描述的其它实施例。本公开的各种实施例的范围包含其中使用上述结构及方法的其它应用。因此，本公开的各种实施例的范围应参考所附权利要求书连同此权利要求书授权的等效物的整个范围来确定。

在前述具体实施方式中，出于简化本公开的目的，将各种特征一起分组于单个实施例中。本公开的此方法不应解释为反映本公开的所公开实施例必须使用比明确陈述于每一权利要求中更多的特征的意图。而是，如所附权利要求书所反映，发明性标的物在于少于单个所公开实施例的所有特征。因此，特此将所附权利要求书并入到具体实施方式中，其中每一权利要求本身作为单独实施例。