分栅SONOS存储器件及其制备方法

技术领域

本发明涉及半导体技术领域，特别涉及一种分栅SONOS存储器件的制备方法。

背景技术

非易失性存储器作为计算机中必不可少的存储设备，对所处理的信息起着重要的存储功能。SONOS(Silicon-Oxide-Nitride-Oxide-Silicon，硅-氧化层-氮化层-氧化层-硅)存储器具有单元尺寸小、存储保持性好、操作电压低、与CMOS工艺兼容等特点。SONOS存储器使用半导体基底-隧穿氧化层-氮化层-阻挡氧化层-多晶硅栅层(即SONOS)的栅极堆叠结构，是一种电荷陷阱型存储器。

分栅型SONOS存储器通过去除双栅SONOS中选择栅和存储栅之间的共用源漏区，可以减小存储单元的面积。参考图1a～图1e，其示出了利用现有技术所形成的分栅型SONOS存储器件的一个存储单元的结构示意图，如图1a～图1e所示，SONOS存储器件的每个存储单元均由一个存储管和一个选择管组成，而所述存储管中的存储管栅6与选择管中的选择管栅3之间常用氧化硅薄膜作为隔离侧墙4。其中，现有所述隔离侧墙4的制备工艺具体为：在硅衬底1上依次形成选择管栅氧化层2和选择管栅3，再淀积一层氧化硅4在所述选择管栅3的表面及侧面，然后再通过干法刻蚀和湿法刻蚀，使所述隔离侧墙4在选择管栅3的侧面保留一定厚度的基础上，在所述选择管栅3表面和硅衬底1表面上的部分去除干净，之后，在依次形成电介质层5和存储管栅6。

然而，虽然用湿法刻蚀工艺可以保证硅衬底1的完整性，以及稳定存储管栅6的晶体管的特性。但是现有技术中这种方法制备的隔离侧墙4，会在隔离侧墙4外侧留一定的拖尾氧化硅层(图1d和图1e中圈出区域)，这种拖尾氧化硅层会使存储管栅6的真正有效沟道长度缩短，即不利于SONOS存储器件中存储单元的面积缩小。

发明内容

本发明的目的在于提供一种分栅SONOS存储器件及其制备方法，以解决现有技术中所使用的传统侧墙工艺所形成的位于SONOS存储单元中的选择栅极和存储栅极之间的侧墙结构的底角处发生拖尾现象，进而导致分栅SONOS存储器件中的存储单元的占用面积大以及SONOS管有效沟道长度缩短的问题。

第一方面，为解决上述技术问题，本发明提供一种分栅SONOS存储器件的制备方法，包括：

提供一半导体衬底，所述半导体衬底上形成有第一栅氧化层和覆盖在部分所述第一栅氧化层表面上的第一栅极；

形成致密度不同的第一侧墙和第二侧墙，所述第一侧墙覆盖在所述第一栅极的顶面和一侧侧壁上以及未被所述第一栅极所覆盖而暴露出的第一栅氧化层上，所述第二侧墙至少覆盖在所述第一侧墙的侧壁上；

湿法刻蚀所述半导体衬底，以利用各向同性的湿法刻蚀至少侧掏去除所述未被所述第一栅极所覆盖而暴露出的第一栅氧化层以及覆盖在其上的所述第一侧墙，即确保刻蚀后剩余的第一侧墙覆盖所述第一栅极的侧壁平直且底角处无拖尾现象。

进一步的，所述第一侧墙具体可以为TEOS氧化硅层，所述第二侧墙具体可以为高温氧化硅层，所述第一侧墙的致密度低于所述第二侧墙的致密度。

进一步的，所述第一侧墙的厚度范围具体可以为：

进一步的，所述第二侧墙的厚度范围具体可以为：

进一步的，在形成致密度不同的所述第一侧墙和所述第二侧墙的步骤中，所述第二侧墙还可以延伸覆盖在所述第一栅极顶面上和未被所述第一栅极所覆盖而暴露出的第一栅氧化层上所覆盖的第一侧墙的表面上。

进一步的，在形成致密度不同的所述第一侧墙和第二侧墙之后，且在湿法刻蚀所述半导体衬底之前，所述制备方法还具体可以包括：

对所述半导体衬底进行干法刻蚀工艺，以去除所述第一栅极顶面上以及未被所述第一栅极所覆盖而暴露出的第一栅氧化层上的所述第一侧墙上的所述第二侧墙，以仅保留覆盖在所述第一侧墙侧壁上的所述第二侧墙。

进一步的，在利用湿法刻蚀侧掏去除所述未被所述第一栅极所覆盖而暴露出的第一栅氧化层以及覆盖在其上的所述第一侧墙的步骤中，还可以同步刻蚀去除了覆盖在所述第一侧墙侧壁上的第二侧墙，以在所述第一栅极的侧壁上形成由刻蚀后剩余的第一侧墙所组成的垂直且底角处无拖尾现象的侧墙结构。

进一步的，在形成所述侧墙结构之后，本发明所提供的所述制备方法还可以包括：

在所述侧墙结构的侧壁和其临近所暴露出的半导体衬底的表面上形成第二栅电介质层；以及，在所述第二栅电介质层的表面上形成第二栅极；

其中，所述第一栅极为选择栅极，所述第二栅极为SONOS的存储单元的存储栅极。

进一步的，所述第二栅电介质层的材料具体可以为二氧化硅、ONO叠层以及高K材料中的至少一种。

第二方面，基于与所述分栅SONOS存储器件的制备方法的相同发明构思，本发明还提供了一种分栅SONOS存储器件，具体的，所述分栅SONOS存储器件包括多个存储单元，每个所述存储单元采用如上所述的分栅SONOS存储器件的制备方法制备而成，这里将不再累述。

与现有技术相比，本发明的技术方案至少具有以下有益效果之一：

1、在本发明的制备方法中，首先是先将现有的分栅SONOS存储器件的存储单元中的单层膜的侧墙结构变为至少为致密度不同的双层膜结构(第一侧墙和第二侧墙)，然后利用各向同性的湿法刻蚀工艺对致密度不同的材料刻蚀速率不同的特性(致密度低的第一侧墙的刻蚀速率更快)，对所述第一侧墙、第二侧墙以及未被所述第一栅极所覆盖而暴露出的第一栅氧化层进行刻蚀，从而在所述第一侧墙和第二侧墙的底部发生侧掏，进而使刻蚀后剩余的第一侧墙覆盖所述第一栅极的侧壁平直且底角处无拖尾现象，即形成一种无拖尾问题的侧墙结构。

2、由于本发明形成的分栅SONOS存储器件的每个存储单元的侧墙结构垂直无拖尾的形成在选择栅极和存储栅极之间，进而增长了SONOS管有效沟道长度，并且还避免了由于侧墙拖尾而导致的存储单元占用面积大的问题，即缩小了存储单元的面积。

附图说明

图1a～图1e为一种半导体结构在其制备过程中的结构示意图；

图2为本发明一实施例中的分栅SONOS存储器件的制备方法的流程示意图；

图3～图7为本发明一实施例中的分栅SONOS存储器件的制备方法在其制备过程中的结构示意图；

图8为利用现有技术中所采用的侧墙工艺方法形成的分栅SONOS存储器件的存储单元中的隔离侧墙发生严重拖尾问题的SEM图；

图9是利用本发明实施例中所提供的分栅SONOS存储器件的制备方法所形成的存储单元中的侧墙结构的底部拐角处的拖尾问题得到很好改善的SEM图；

在图1a～图1e中，

1-硅衬底，2-选择管栅氧化层；

3-选择管栅；4-隔离侧墙；

5-电介质层；6-存储管栅；

在图3～图7中，

100-半导体衬底，110-第一栅氧化层；

120-第一栅极；130/130a-第一侧墙；

140/140a/140b-第二侧墙；150-第二栅电介质层；

160-第二栅极。

具体实施方式

为使本发明实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本发明的技术方案进一步详细阐述。虽然附图中显示了本发明的示例性实施方法，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。可以理解的是，本发明中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。

在本发明实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

承如背景技术所述，虽然用湿法刻蚀工艺可以保证硅衬底1的完整性，以及稳定存储管栅6的晶体管的特性。但是现有技术中这种方法制备的隔离侧墙4，会在隔离侧墙4外侧留一定的拖尾氧化硅层(图1d和图1e中圈出区域)，这种拖尾氧化硅层会使存储管栅6的真正有效沟道长度缩短，即不利于SONOS存储器件中存储单元的面积缩小。

为此，本发明提供了一种分栅SONOS存储器件及其制备方法，以解决现有技术中所使用的传统侧墙工艺所形成的位于SONOS存储单元中的选择栅极和存储栅极之间的侧墙结构的底角处发生拖尾现象，进而导致分栅SONOS存储器件中的存储单元的占用面积大以及SONOS管有效沟道长度缩短的问题。

参阅图2，本图2为本发明实施例中所提供的一种分栅SONOS存储器件的制备方法的流程示意图，如图2所示，该制备方法具体可以包括：

步骤S201，提供一半导体衬底，所述半导体衬底上形成有第一栅氧化层和覆盖在部分所述第一栅氧化层表面上的第一栅极；

步骤S202，形成致密度不同的第一侧墙和第二侧墙，所述第一侧墙覆盖在所述第一栅极的顶面和一侧侧壁上以及未被所述第一栅极所覆盖而暴露出的第一栅氧化层上，所述第二侧墙至少覆盖在所述第一侧墙的侧壁上；

步骤S203，湿法刻蚀所述半导体衬底，以利用各向同性的湿法刻蚀工艺至少侧掏去除所述未被所述第一栅极所覆盖而暴露出的第一栅氧化层以及覆盖在其上的所述第一侧墙，即确保刻蚀后剩余的第一侧墙覆盖所述第一栅极的侧壁平直且底角处无拖尾现象。

以下结合图3～图7和具体实施例对本发明提出的分栅SONOS存储器件的制备方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

所述图3～图7为本发明一实施例中所提供的一种分栅SONOS存储器件的制备方法在其制备过程中的结构示意图。

参阅图3，在上述步骤S201中，可以先提供一半导体衬底100，以用于为后续形成所述分栅SONOS存储器件做平台，其中，所述半导体衬底100的材料具体可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等III、V族化合物。示例性的，本发明实施例中的所述半导体衬底100为硅衬底。此外，所述半导体衬底100还可以根据设计需求注入一定的掺杂离子以改变电学参数。

可以理解的是，所述分栅SONOS存储器件可以包括多个存储单元，而为了简化图3～图7，在所述图3～图7中只示例性的绘制出了利用本发明实施例中所提供的制备方法形成所述分栅SONOS存储器件中的一个选择管、一个存储管以及位于二者之间的侧墙结构的结构示意图。

在本实施例中，在提供一所述半导体衬底100之后，便可利用物理气相沉积或化学气相等现有的沉积工艺，在所述半导体衬底100上用于形成选择管的区域上形成第一栅氧化层110和第一栅极120，其中，所述第一栅氧化层110的材料可以为二氧化硅，而其具体可以覆盖在整个所述半导体衬底100的表面上，而所述第一栅极120为选择栅极，且其材料则可以为多晶硅，并且其具体是覆盖在用于形成所述选择管区域的所述第一栅氧化层110的表面上，即在所述半导体衬底100上所形成的第一栅氧化层110的部分表面有一部分暴露出。

参阅图4，在上述步骤S202中，可以进一步利用沉积工艺，在所述第一栅极120的顶面和侧面以及所述暴露出的第一栅氧化层110上形成致密度不同的第一侧墙130和第二侧墙140，所述第一侧墙130覆盖在所述第一栅极120的顶面、一侧侧壁以及所述未被所述第一栅极120所覆盖而暴露出的第一栅氧化层110上，所述第二侧墙140则覆盖在所述第一侧墙130的表面上。

其中，所述第一侧墙130的致密度低于所述第二侧墙140的致密度。

作为一种优选示例，所述第一侧墙130具体可以为利用TEOS低压沉积形成的TEOS氧化硅层，且所述第一侧墙130的厚度范围可以为：

进一步的，在上述步骤S202形成所述第一侧墙130和第二侧墙140之后，还可以先对所述第一侧墙130和第二侧墙140进行干法刻蚀工艺，之后再进行上述步骤S203中的湿法刻蚀工艺。

参阅图5，可以利用干法刻蚀工艺，对所述第一侧墙130和第二侧墙140进行刻蚀，以去除所述第一栅极120顶面上以及未被所述第一栅极120所覆盖而暴露出的第一栅氧化层110上的所述第一侧墙130上的所述第二侧墙140，以仅保留覆盖在所述第一侧墙130侧壁上的所述第二侧墙140a。

参阅图6，在对所述第一侧墙130和第二侧墙140进行所述干法刻蚀工艺之后，且在上述步骤S203中，可以再采用湿法刻蚀工艺，对所述第一侧墙130、第二侧墙140a以及未被所述第一栅极120覆盖的第一栅氧化层110，进而再去除部分厚度所述第二侧墙140a(即在所述第一侧墙130的侧壁上保留有部分湿法刻蚀后所剩余的第二侧墙140b)的同时，对所述第一侧墙130进行侧掏刻蚀，进而形成刻蚀后剩余的第一侧墙130a覆盖所述第一栅极120的侧壁平直且底角处无拖尾现象的侧墙结构，此时所述侧墙结构是由所述第一侧墙130a和第二侧墙140b组成。

在其他实施例中，在利用步骤S203的湿法刻蚀工艺刻蚀所述第一侧墙130、第二侧墙140a以及未被所述第一栅极120覆盖的第一栅氧化层110，其会将所述第二侧墙140a也可以同步去除，进而仅让剩余的所述第一侧墙130a组成侧墙结构。

由于在本发明实施例中，其形成的所述第一侧墙和第二侧墙的致密度不同，并且所述第一侧墙的致密度低于所述第二侧墙的致密度，从而可以利用各向同性的湿法刻蚀工艺对致密度不同的材料刻蚀速率不同的特性(致密度低的第一侧墙的刻蚀速率更快)，对所述第一侧墙、第二侧墙以及未被所述第一栅极所覆盖而暴露出的第一栅氧化层进行刻蚀，从而在所述第一侧墙的底部发生侧掏，进而使刻蚀后剩余的第一侧墙覆盖所述第一栅极的侧壁平直且底角处无拖尾现象，即形成一种无拖尾问题的侧墙结构，也就是避免了氧化硅侧墙的拖尾问题，以及由给拖尾问题所导致形成的分栅SONOS存储器件的存储单元中的存储管的有效沟道长度缩短的问题。

可以理解的是，本发明实施例之所以可以解决所述氧化硅侧墙结构的拖尾问题，是基于不同致密度的湿法刻蚀速率不同的特性，因此，至于所述侧墙结构的制备过程中是形成两侧膜层(所述第一侧墙130和第二侧墙140)还是形成多层膜结构都不会影响本发明实施例可以实现的效果，即，其也可以是形成第一侧墙、第二侧墙、第三侧墙或第四侧墙等大于两层膜层的多层侧墙，从而利用致密度不同与湿法刻蚀速率不同的特性实现上述目的，本发明对此不作限定。

需要说明的是，在利用本发明实施例中所提供的制备方法制备分栅SONOS存储器件时，其可以根据实际情况，通过对所述第一侧墙、第二侧墙，湿法刻蚀工艺的刻蚀剂量、刻蚀时间等参数进行调整，从而控制形成的侧墙结构的底角处发生拖尾问题的严重程度。

进一步的，在利用上述步骤S203形成所述侧壁平直且底角处无拖尾现象的侧墙结构之后，本发明实施例中的所述制备方法还可以包括：

参阅图7，步骤S204，在所述侧墙结构的侧壁和其临近所暴露出的半导体衬底100的表面上形成第二栅电介质层150；

继续参阅图7，步骤S205，在所述第二栅电介质层150的表面上形成第二栅极160。

其中，所述第二栅极160具体为SONOS的存储单元的存储栅极。并且，所述第二栅电介质层150的材料可以为二氧化硅、ONO叠层以及高K材料中的至少一种。

为了更好的证实利用本发明实施例所提供的制备方法所形成的分栅SONOS存储器件中存储单元中的拖尾问题可以明显的得到提升，下面将通过利用现有技术和利用本发明实施例所提供的制备方法分别进行制备所述分栅SONOS存储器件，进而得到其对应的SEM对比图。

参阅图8和图9，其中图8为利用现有技术中所采用的侧墙工艺方法形成的分栅SONOS存储器件的存储单元中的隔离侧墙发生严重拖尾问题的SEM图，而图9是利用本发明实施例中所提供的分栅SONOS存储器件的制备方法所形成的存储单元中的侧墙结构的底部拐角处的拖尾问题得到很好改善的SEM图。

显然，由于本发明形成的分栅SONOS存储器件的每个存储单元的侧墙结构垂直无拖尾的形成在选择栅极和存储栅极之间，进而增长了SONOS管有效沟道长度，并且还避免了由于侧墙拖尾而导致的存储单元占用面积大的问题，即缩小了存储单元的面积。

此外，基于如上图3～图7所示的制备方法，本发明实施例中还提供了一种分栅SONOS存储器件，由于其是利用本发明实施例中所提供的制备方法而形成的分栅SONOS存储器件，因此，该分栅SONOS存储器件的每个存储单元中的侧墙结构并不会发生拖尾问题，并且其也不会发生由于拖尾问题所导致的SONOS管有效沟道长度缩短以及存储单元面积占用晶圆(半导体衬底)面积大的问题。

综上所述，在本发明的制备方法中，首先是先将现有的分栅SONOS存储器件的存储单元中的单层膜的侧墙结构变为至少为致密度不同的双层膜结构(第一侧墙和第二侧墙)，然后利用各向同性的湿法刻蚀工艺对致密度不同的材料刻蚀速率不同的特性(致密度低的第一侧墙的刻蚀速率更快)，对所述第一侧墙、第二侧墙以及未被所述第一栅极所覆盖而暴露出的第一栅氧化层进行刻蚀，从而在所述第一侧墙和第二侧墙的底部发生侧掏，进而使刻蚀后剩余的第一侧墙覆盖所述第一栅极的侧壁平直且底角处无拖尾现象，即形成一种侧墙底角处的拖尾问题得到很好的改善或者无拖尾问题的侧墙结构。

进一步的，由于本发明形成的分栅SONOS存储器件的每个存储单元的侧墙结构垂直无拖尾的形成在选择栅极和存储栅极之间，进而增长了SONOS管有效沟道长度，并且还避免了由于侧墙拖尾而导致的存储单元占用面积大的问题，即缩小了存储单元的面积。

需要说明的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

此外还应该认识到，此处描述的术语仅仅用来描述特定实施例，而不是用来限制本发明的范围。必须注意的是，此处的以及所附权利要求中使用的单数形式“一个”和“一种”包括复数基准，除非上下文明确表示相反意思。例如，对“一个步骤”或“一个装置”的引述意味着对一个或多个步骤或装置的引述，并且可能包括次级步骤以及次级装置。应该以最广义的含义来理解使用的所有连词。以及，词语“或”应该被理解为具有逻辑“或”的定义，而不是逻辑“异或”的定义，除非上下文明确表示相反意思。此外，本发明实施例中的方法和/或设备的实现可包括手动、自动或组合地执行所选任务。