半导体装置及其制造方法

相关申请的交叉引用

该专利申请要求于2022年6月8日在韩国知识产权局提交的韩国专利申请No.10-2022-0063384的优先权，该韩国专利申请的内容以引用方式全文并入本文中。

技术领域

本发明构思整体涉及半导体装置及其制造方法。更具体地，本发明构思涉及包括场效应晶体管的半导体装置及其制造方法。

背景技术

许多半导体装置包括各种集成电路，这些集成电路可以包括金属氧化物半导体(MOS)场效应晶体管(FET)。随着半导体装置的物理尺寸和设计规则逐渐减小，随之而来的是MOSFET的相应尺寸缩小。然而，MOSFET尺寸的减小往往不利地影响半导体装置的某些操作特性。因此，已经研究了制造半导体装置的各种方法，该半导体装置提供优越的性能，同时克服由于半导体装置的高集成度而导致的限制。

发明内容

本发明构思的实施例提供了表现出提高的可靠性和优异的电特性的半导体装置，而本发明构思的其它实施例提供了制造这种半导体装置的方法。

根据本发明构思的实施例的半导体装置可以包括；衬底，其包括有源图案；在有源图案上的沟道图案，沟道图案包括多个半导体图案；连接到多个半导体图案的源极/漏极图案；在多个半导体图案上的栅电极，栅电极包括介于多个半导体图案的相邻半导体图案之间的部分；以及介于栅电极的所述部分与源极/漏极图案之间的内间隔件，其中，内间隔件是由式(MO)表示的结晶金属氧化物，其中，(O)是氧原子，并且(M)是选自由Mg、Be和Ga组成的组中的金属原子。

根据本发明构思的实施例的半导体装置可以包括；衬底，其包括有源图案；在有源图案上的沟道图案，其中沟道图案包括多个半导体图案；连接到多个半导体图案的源极/漏极图案；在多个半导体图案上的栅电极，其中栅电极包括介于多个半导体图案中的相邻半导体图案之间的部分；以及介于栅电极的所述部分和源极/漏极图案之间的内间隔件，其中内间隔件包括结晶金属氧化物，并且内间隔件的金属原子和源极/漏极图案的硅原子在内间隔件和源极/漏极图案之间的界面处共价键合。

根据本发明构思的实施例的半导体装置可以包括：衬底，其包括有源区；在有源区上限定有源图案的器件隔离层；有源图案上的沟道图案和源极/漏极图案，其中沟道图案包括多个半导体图案；多个半导体图案上的栅电极，栅电极包括介于多个半导体图案中的相邻半导体图案之间的部分；栅极绝缘层，其位于相邻半导体图案和栅电极的所述部分之间；内间隔件层，其位于栅极绝缘层和源极/漏极图案之间；栅极间隔件，其位于栅电极的侧壁上；栅极封盖图案，其位于栅电极的上表面上；栅极封盖图案上的层间绝缘层；有源接触件，其通过层间绝缘层电连接至源极/漏极图案；金属-半导体化合物层，其介于有源接触件和源极/漏极图案之间；栅极接触件，其穿过层间绝缘层和栅极封盖图案以电连接至栅电极；层间绝缘层上的第一金属层，第一金属层包括电源布线、以及分别电连接至有源接触件和栅极接触件的第一布线；以及第一金属层上的第二金属层，其中第二金属层包括电连接至第一金属层的第二布线，并且内间隔件包括面心立方结构(FCC)的结晶金属氧化物。

根据本发明构思的实施例的制造半导体装置的方法可以包括：在衬底上形成堆叠图案，所述堆叠图案包括交替堆叠的有源层和牺牲层；在堆叠图案上形成在第一方向上延伸的牺牲图案；使用牺牲图案作为掩模蚀刻堆叠图案以在堆叠图案中形成凹部，其中包括多个半导体图案的有源层被凹部暴露；对被凹部暴露的牺牲层执行选择性蚀刻工艺以形成缩进区域；使用暴露的牺牲层作为种子形成填充缩进区域的外延电介质层，外延电介质层包括结晶金属氧化物；湿法蚀刻外延电介质层以在缩进区域中形成相应的内间隔件；使用被凹部暴露的所述多个半导体图案和内间隔件作为种子执行选择性外延生长工艺以形成填充凹部的源极/漏极图案；去除牺牲图案和牺牲层以暴露所述多个半导体图案；以及在暴露的所述多个半导体图案上顺序地形成栅极绝缘层和栅电极。

附图说明

在考虑以下详细描述以及附图之后，将更清楚地理解本发明构思的优点、益处和特征以及制造和使用，在附图中：

图1、图2和图3是示出根据本发明构思的实施例的半导体装置的逻辑单元的相应框图；

图4是示出根据本发明构思的实施例的半导体装置的平面(或自顶向下)图；

图5A、图5B、图5C和图5D(下文统称为“图5A至图5D”)是分别沿图4的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图；

图6A是进一步示出在一个实施例中图5A中所指示的区域“M”的放大图；

图6B是进一步示出在一个实施例中图6A中所指示的区域“N”的放大图；

图7A、图7B、图8A、图8B、图9A、图9B、图9C、图10A、图10B、图10C、图11A、图11B、图11C、图12A、图12B和图12C(下文中统称为“图7A至图12C”)是示出根据本发明构思的实施例的制造半导体装置的方法的相关截面图。更具体地说，图7A、图8A、图9A、图10A、图11A和图12A是对应于图4的线A-A'的截面图；

图9B和图10B是对应于图4的线B-B'的截面图；图9C、图10C、图11B和图12B是对应于图4的线C-C'的截面图；以及图7B、图8B、图11C和图12C是对应于图4的线D-D'的截面图；

图13、图14和图15是示出与图9A中所指示的区域“M”的形成相关联的方法步骤的相应放大图；

图16和图17是进一步示出与图10A中所指示的区域“M”的形成相关联的方法步骤的放大图；

图18和图19是示出与图10A中所指示的区域“M”的形成相关联的方法步骤有关的比较示例的放大图；以及

图20是示出图5A中所指示的部分“M”的另一实施例的放大图。

具体实施方式

在整个书面描述和附图中，相同的附图标记和标签用于表示相同或相似的元件、组件、特征和/或方法步骤。

图1、图2和图3是示出根据本发明构思的实施例的半导体装置的逻辑单元的相应框图。

图1示出了单高度单元SHC。这里，第一电源布线M1_R1和第二电源布线M1_R2可以设置在衬底100上。第一电源布线M1_R1可以是通过其提供源极电压(例如VSS)或地电压的路径。第二电源布线M1_R2可以是通过其提供漏极电压(例如VDD)或电源电压的路径。

单高度单元SHC可限定在第一电源布线M1_R1与第二电源布线M1_R2之间。单高度单元SHC可包括一个第一有源区AR1及一个第二有源区AR2。第一有源区AR1和第二有源区AR2中的一个可以是P型MOSFET(PMOSFET)区，而第一有源区AR1和第二有源区AR2中的另一个可以是N型MOSFET(或NMOSFET)区。也就是说，单高度单元SHC可具有设置在第一电源布线M1_R1与第二电源布线M1_R2之间的CMOS结构。

第一有源区AR1和第二有源区AR2中的每一个可以在第一方向D1上具有第一宽度W1。单高度单元SHC在第一方向D1上的长度可定义为第一高度HE1。第一高度HE1可基本等于第一电源布线M1_R1和第二电源布线M1_R2之间的距离(例如，间距)。

单高度单元SHC可构成一个逻辑单元，诸如例如能够执行诸如AND、OR、XOR、XNOR或反相器功能的逻辑组件。在这方面，逻辑单元可以包括共同实现逻辑装置的一个或多个晶体管以及连接(一个或多个)晶体管的各种布线。

图2示出了双高度单元DHC。这里，第一电源布线M1_R1、第二电源布线M1_R2以及第三电源布线M1_R3可设置在衬底100上。第一电源布线M1_R1可设置在第二电源布线M1_R2与第三电源布线M1_R3之间，其中第三电源布线M1_R3可为提供源极电压(如VSS)的路径。

双高度单元DHC可限定在第二电源布线M1_R2与第三电源布线M1_R3之间。双高度单元DHC可以包括两个第一有源区AR1和两个第二有源区AR2。

两个第二有源区AR2中的一个可以与第二电源布线M1_R2相邻。两个第二有源区AR2中的另一个可以与第三电源布线M1_R3相邻。两个第一有源区AR1可以分别与第一电源布线M1_R1相邻。第一电源布线M1_R1可以设置在两个第一有源区AR1之间。

双高度单元DHC在第一方向D1上的长度可以定义为第二高度HE2。第二高度HE2可以是第一高度HE1的大约两倍。双高度单元DHC的两个第一有源区AR1可以被分组以作为单个有源区来操作。在一些实施例中，双高度单元DHC可被定义为多高度单元。尽管图2中未示出，但是多高度单元可以包括三高度单元，该三高度单元的单元高度是单高度单元SHC的单元高度的大约三倍。

图3示出了二维地设置在衬底100上的第一单高度单元SHC1、第二单高度单元SHC2及双高度单元DHC。第一单高度单元SHC1可设置在第一电源布线M1_R1与第二电源布线M1_R2之间。第二单高度单元SHC2可设置在第一电源布线M1_R1与第三电源布线M1_R3之间。第二单高度单元SHC2可在第一方向D1上与第一单高度单元SHC1相邻。

双高度单元DHC可设置在第二电源布线M1_R2与第三电源布线M1_R3之间。双高度单元DHC可在基本上正交于第一方向D1的第二方向D2上与第一单高度单元SHC1和第二单高度单元SHC2相邻。

分离结构DB可设置在第一单高度单元SHC1与双高度单元DHC之间及第二单高度单元SHC2与双高度单元DHC之间。双高度单元DHC的有源区可通过分离结构DB与第一单高度单元SHC1和第二单高度单元SHC2中的每一个的有源区电分离。

图4是示出根据本发明构思的实施例的半导体装置的平面图(或自顶向下的图)，图5A至图5D是分别沿图4的线A-A'、线B-B'、线C-C'和线D-D'截取的截面图。图6A是示出在一个实施例中图5A中所指示的区域“M”的放大图。图6B是示出在一个实施例中图6A中所指示的区域“N”的放大图。图4和图5A至图5D中所示的半导体装置是图1的单高度单元SHC的详细示例。

参照图4和图5A至图5D，可以在衬底100上设置单高度单元SHC。构成逻辑电路的逻辑晶体管可以设置在单高度单元SHC上。衬底100可以是包括硅、锗和硅锗的半导体衬底，或者是化合物半导体衬底。例如，衬底100可以是硅衬底。

衬底100可以包括第一有源区AR1和第二有源区AR2。第一有源区AR1和第二有源区AR2中的每一个可以在第二方向D2上延伸。在一些实施例中，第一有源区AR1可以是NMOSFET区，第二有源区AR2可以是PMOSFET区。

第一有源图案AP1和第二有源图案AP2可以由形成在衬底100上的沟槽TR限定。第一有源图案AP1可以设置在第一有源区AR1上，第二有源图案AP2可以设置在第二有源区AR2上。第一有源图案AP1和第二有源图案AP2可以在第二方向D2上延伸。第一有源图案AP1和第二有源图案AP2可以是衬底100的一部分(例如，竖直突出部分)。

可以在衬底100上设置器件隔离层ST。器件隔离层ST可填充沟槽TR。器件隔离层ST可以包括氧化硅层。可以设置器件隔离层ST，以便不覆盖第一沟道图案CH1和第二沟道图案CH2。这种方法将在下文中以一些附加的细节进行描述。

第一沟道图案CH1可以设置在第一有源图案AP1上，第二沟道图案CH2可以设置在第二有源图案AP2上。第一沟道图案CH1和第二沟道图案CH2中的每一个可以包括第一半导体图案SP1、第二半导体图案SP2和第三半导体图案SP3(以下统称为“第一半导体图案至第三半导体图案SP1、SP2和SP3”)的顺序堆叠组合。也就是说，第一半导体图案至第三半导体图案SP1、SP2和SP3可以在在沿竖直方向(即，与第一方向D1和第二方向D2基本正交的第三方向D3)上延伸的堆叠件中间隔开。

第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个可以包括硅(Si)、锗(Ge)或硅锗(SiGe)。例如，第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个可以包括晶体硅(例如，单晶硅)。在一些实施例中，第一半导体图案至第三半导体图案SP1、SP2和SP3可以是堆叠的纳米片。

多个第一源极/漏极图案SD1可以设置在第一有源图案AP1上。多个第一凹部RS1可形成在第一有源图案AP1上。第一源极/漏极图案SD1可以分别设置在第一凹部RS1中。第一源极/漏极图案SD1可以是第一导电类型(例如，N型)的杂质区。第一沟道图案CH1可以介于一对第一源极/漏极图案SD1之间。也就是说，第一半导体图案至第三半导体图案SP1、SP2和SP3可以连接该对第一源极/漏极图案SD1。

多个第二源极/漏极图案SD2可以设置在第二有源图案AP2上。多个第二凹部RS2可形成在第二有源图案AP2上。第二源极/漏极图案SD2可以分别设置在第二凹部RS2中。第二源极/漏极图案SD2可以是第二导电类型(例如，P型)的杂质区。第二沟道图案CH2可以介于一对第二源极/漏极图案SD2之间。也就是说，第一半导体图案至第三半导体图案SP1、SP2和SP3可以连接一对第二源极/漏极图案SD2。

第一源极/漏极图案SD1和第二源极/漏极图案SD2可以是通过选择性外延生长(SEG)工艺形成的外延图案。例如，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的每一个的上表面可以设置在比第三半导体图案SP3的上表面更高的水平高度处。作为另一示例，第一源极/漏极图案SD1和第二源极/漏极图案SD2中的至少一个的上表面可以设置在与第三半导体图案SP3的上表面基本上相同的水平高度处。在这方面，术语“水平高度”表示在第三方向D3上从任意选择的水平基准(例如，衬底100的上表面)测量的距离。

在一些实施例中，第一源极/漏极图案SD1可以包括与衬底100相同的半导体元素(例如，Si)。第二源极/漏极图案SD2可以包括具有比衬底100的半导体元素(例如Si)的晶格常数大的晶格常数的半导体元素(例如SiGe)。因此，成对的第二源极/漏极图案SD2可向其间的第二沟道图案CH2提供压应力。

在一些实施例中，第二源极/漏极图案SD2的侧壁可具有粗糙的花纹形状。也就是说，第二源极/漏极图案SD2的侧壁可具有基本上波纹状的轮廓。第二源极/漏极图案SD2的侧壁可朝向栅电极GE的第一部分、第二部分和第三部分PO1、PO2和PO3突出，这将在下文中以一些额外的细节来描述。

栅电极GE可以设置在第一沟道图案CH1和第二沟道图案CH2上。栅电极GE中的每一个可以在第一方向D1上延伸，并与第一沟道图案CH1和第二沟道图案CH2交叉。栅电极GE中的每一个可以与第一沟道图案CH1和第二沟道图案CH2竖直地重叠。栅电极GE可以根据第一间距沿第二方向D2布置。

栅电极GE可以包括介于有源图案AP1或AP2与第一半导体图案SP1之间的第一部分PO1、介于第一半导体图案SP1与第二半导体图案SP2之间的第二部分PO2、介于第二半导体图案SP2与第三半导体图案SP3之间的第三部分PO3、以及在第三半导体图案SP3上的第四部分PO4。

参照图5D，栅电极GE可以设置在第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个的上表面TS、下表面BS和两个侧壁SW上。也就是说，根据本发明构思的某些实施例的晶体管可以是其中栅电极GE基本上以三维方式围绕沟道的三维FET(例如，多桥沟道FET(MBCFET)或栅极环绕式FET(GAAFET))。

在第一有源区AR1中，内间隔件ISP可以分别介于栅电极GE的第一部分至第三部分PO1、PO2和PO3与第一源极/漏极图案SD1之间。栅电极GE的第一部分至第三部分PO1、PO2和PO3中的每一个可以与第一源极/漏极图案SD1隔开，其间插入有内间隔件ISP。内间隔件ISP可以防止来自栅电极GE的漏电流。下面将参照图6A和图6B通过示例的方式提供内间隔件ISP的更详细的描述。

参照图4和图5A至图5D，一对栅极间隔件GS可以分别设置在栅电极GE的第四部分PO4的两个侧壁上。栅极间隔件GS可以在第一方向D1上沿着栅电极GE延伸。栅极间隔件GS的上表面可以设置在比栅电极GE的上表面的水平高度高的水平高度处。栅极间隔件GS的上表面可以与第一层间绝缘层110的上表面共面，如以下在一些附加的细节中所描述的。在一些实施例中，栅极间隔件GS可包括SiCN、SiCON和SiN中的至少一种。在其它实施例中，栅极间隔件GS可包括由SiCN、SiCON和SiN中的至少两种形成的多层。

参照图6A，在一些实施例中，栅极间隔件GS可以包括在栅电极GE的侧壁上的第一间隔件GS1和在第一间隔件GS1上的第二间隔件GS2。第一间隔件GS1和第二间隔件GS2中的每一个可以包括含有Si的绝缘材料。例如，第一间隔件GS1可包括含有Si的低k材料(例如，SiCON)。第二间隔件GS2可包括具有高抗蚀刻性的含Si绝缘材料(例如SiN)。第二间隔件GS2可在形成有源接触件AC时用作蚀刻停止层，如下文在一些附加细节中所述。有源接触件AC可以通过第二间隔件GS2自对准。

参照图4和图5A至图5D，可以在栅电极GE上设置栅极封盖图案GP。栅极封盖图案GP可以在第一方向D1上沿着栅电极GE延伸。栅极封盖图案GP可以包括相对于稍后将描述的第一层间绝缘层110和第二层间绝缘层120具有蚀刻选择性的材料。例如，栅极封盖图案GP可以包括SiON、SiCN、SiCON和SiN中的至少一种。

栅极绝缘层GI可以介于栅电极GE和第一沟道图案CH1之间以及栅电极GE和第二沟道图案CH2之间。栅极绝缘层GI可以分别覆盖第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个的上表面TS、下表面BS和两个侧壁SW。栅极绝缘层GI可以覆盖在栅电极GE下面的器件隔离层ST的上表面。

在一些实施例中，栅极绝缘层GI可以包括氧化硅层、氮氧化硅层和/或高k电介质层。例如，栅极绝缘层GI可以具有包括氧化硅层和高k电介质层的堆叠结构。高k电介质层可以包括具有高于氧化硅层的介电常数的高k材料。例如，高k材料可包括氧化铪、氧化铪硅、氧化铪锆、氧化铪钽、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽及铌酸铅锌中的至少一种。

在一些实施例中，半导体装置可以包括使用负电容器的负电容(NC)FET。例如，栅极绝缘层GI可以包括具有铁电性能的铁电材料层和具有顺电性能的顺电材料层。

铁电材料层可以具有负电容，顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接并且每个电容器的电容具有正值时，总电容低于每个单独电容器的电容。可替换地，当串联连接的两个或更多个电容器的电容中的至少一个具有负值时，总电容可以具有正值并且大于每个单独电容的绝对值。

在具有负电容的铁电材料层和具有正电容的顺电材料层串联连接时，串联连接的铁电材料层和顺电材料层的总电容增加。通过使用总电容值的增加，包括铁电材料层的晶体管在室温下可具有小于60mV/decade的亚阈值摆动(SS)。

铁电材料层可以表现出铁电特性。这里，铁电材料层可以包括例如氧化铪、氧化铪锆、氧化钡锶钛、氧化钡钛和氧化铅锆中的至少一种。在一个特定示例中，氧化铪锆可以是其中锆(Zr)被掺杂到氧化铪中的材料。可替换地，氧化铪锆可以是包括铪(Hf)、锆(Zr)和氧(O)的化合物。

铁电材料层还可包括至少一种掺杂剂，诸如铝(Al)、钛(Ti)、铌(Nb)、镧(La)、钇(Y)、镁(Mg)、硅(Si)、钙(Ca)、铈(Ce)、镝(Dy)、铒(Er)、钆(Gd)、锗(Ge)、钪(Sc)、锶(Sr)和锡(Sn)。这里，铁电材料层中包括的(一种或多种)掺杂剂的类型可以随着铁电材料层中包括的铁电材料的选择而变化。

例如，当铁电材料层包括氧化铪时，铁电材料层中包括的掺杂剂可以是Gd、Si、Zr、Al和Y中的至少一种。假设使用Al作为掺杂剂，铁电材料层可以包括3at％至8at％(原子百分比)的Al。因此，掺杂剂比率可以是Al与铪和Al的总和的比率。假设使用Si作为掺杂剂，铁电材料层可以包括2at％至10at％的硅。假设使用Y作为掺杂剂，铁电材料层可以包括2at％至10at％的钇。假设使用Gd作为掺杂剂，铁电材料层可包括1at％至7at％的Gd，且假设使用Zr作为掺杂剂，铁电材料层可包括50at％至80at％的锆。

顺电材料层可以呈现顺电特性。顺电材料层可以包括例如氧化硅和具有高介电常数的金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括例如氧化铪、氧化锆和氧化铝中的至少一种，但不限于此。

铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电特性，但是顺电材料层可以不具有铁电特性。例如，在铁电材料层及顺电材料层包括氧化铪的情况下，铁电材料层中包括的氧化铪的结晶结构与顺电材料层中包括的氧化铪的结晶结构不同。

铁电材料层可以具有足以展现铁电特性的厚度。例如，铁电材料层的厚度可以在约0.5nm至10nm的范围内，但不限于此。由于足以展现铁电特性的临界厚度可随每种铁电材料而变化，所以铁电材料层的厚度将随铁电材料的选择而变化。

例如，栅极绝缘层GI可以包括一个铁电材料层。可替换地，栅极绝缘层GI可以包括多个间隔开的铁电材料层。栅极绝缘层GI可以具有多个铁电材料层和多个顺电材料层交替堆叠的堆叠结构。

参照图4和图5A至图5D，栅电极GE可以包括第一金属图案和在第一金属图案上的第二金属图案。第一金属图案可以设置在栅极绝缘层GI上，并且可以与第一半导体图案至第三半导体图案SP1、SP2和SP3相邻。第一金属图案可以包括调整晶体管的阈值电压的功函数金属。可以通过调整第一金属图案的厚度和组成来实现晶体管的期望阈值电压。例如，栅电极GE的第一部分至第三部分PO1、PO2和PO3可以由作为功函数金属的第一金属图案形成。

第一金属图案可以包括金属氮化物层。第一金属图案可以包括至少一种金属，诸如例如钛(Ti)、钽(Ta)、铝(Al)、钨(W)、钼(Mo)、氮(N)和碳(C)。第一金属图案可以包括多个堆叠的功函数金属层。

第二金属图案可以包括具有比第一金属图案的电阻低的电阻的金属。第二金属图案可以包括至少一种金属，诸如例如钨(W)、铝(Al)、钛(Ti)和钽(Ta)。例如，栅电极GE的第四部分PO4可以包括第一金属图案和在第一金属图案上的第二金属图案。

第一层间绝缘层110可以设置在衬底100上。第一层间绝缘层110可以覆盖栅极间隔件GS以及第一源极/漏极图案SD1和第二源极/漏极图案SD2。第一层间绝缘层110的上表面可与栅极封盖图案GP的上表面和栅极间隔件GS的上表面基本共面。覆盖栅极封盖图案GP的第二层间绝缘层120可以设置在第一层间绝缘层110上。第三层间绝缘层130可以设置在第二层间绝缘层120上。第四层间绝缘层140可以设置在第三层间绝缘层130上。第一层间绝缘层110至第四层间绝缘层140可以包括例如氧化硅层。

单高度单元SHC可具有第一边界BD1和相对的(或例如，在第二方向D2面对的)第二边界BD2。第一边界BD1和第二边界BD2可以在第一方向D1上延伸。单高度单元SHC可具有第三边界BD3和(例如，在第一方向D1上)相对的第四边界BD4。第三边界BD3和第四边界BD4可以在第二方向D2上延伸。

在第二方向D2上彼此面对的一对分离结构DB可以设置在单高度单元SHC的两侧。例如，可以分别在单高度单元SHC的第一边界BD1和第二边界BD2上设置一对分离结构DB。分离结构DB可以在第一方向D1上平行于栅电极GE延伸。分离结构DB和与其相邻的栅电极GE之间的间距可以与第一间距相同。

分离结构DB可以穿透第一层间绝缘层110和第二层间绝缘层120以延伸到第一有源图案AP1和第二有源图案AP2中。分离结构DB可以穿过第一有源图案AP1和第二有源图案AP2中的每一个。分离结构DB可以将单高度单元SHC的有源区与另一相邻单元的有源区电分离。

有源接触件AC可以设置为穿过第一层间绝缘层110和第二层间绝缘层120，并分别电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。一对有源接触件AC可以分别设置在栅电极GE的两侧。在一些实施例中，有源接触件AC可具有沿第一方向D1延伸的条形。

有源接触件AC可以是自对准接触件。也就是说，可以使用栅极封盖图案GP和栅极间隔件GS以自对准的方式形成有源接触件AC。例如，有源接触件AC可以覆盖栅极间隔件GS的侧壁的至少一部分。在一些实施例中，有源接触件AC可以部分地覆盖栅极封盖图案GP的上表面。

金属-半导体化合物层SC(例如，硅化物层)可以分别介于有源接触件AC和第一源极/漏极图案SD1之间以及有源接触件AC和第二源极/漏极图案SD2之间。有源接触件AC可以通过金属-半导体化合物层SC电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2。例如，金属-半导体化合物层SC可以包括例如硅化钛、硅化钽、硅化钨、硅化镍和硅化钴中的至少一种。

栅极接触件GC可以设置为穿过第二层间绝缘层120和栅极封盖图案GP，以分别电连接到栅电极GE。栅极接触件GC可被设置为分别与第一有源区AR1和第二有源区AR2重叠。作为示例，栅极接触件GC可以设置在第二有源图案AP2上。(参见例如图5B)。

参照图5B，在一些实施例中，可以用上绝缘图案UIP填充与栅极接触件GC相邻的有源接触件AC的上部。上绝缘图案UIP的下表面可以设置在比栅极接触件GC的下表面低的水平高度处。也就是说，与栅极接触件GC相邻的有源接触件AC的上表面可以由于上绝缘图案UIP低于栅极接触件GC的下表面。因此，可以防止与栅极接触件GC接触相邻的有源接触件AC相关联的潜在短路问题。

有源接触件AC和栅极接触件GC中的每一个可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括例如铝、铜、钨、钼和钴中的至少一种。阻挡图案BM可以覆盖导电图案FM的侧壁和下表面。阻挡图案BM可以包括金属层/金属氮化物层。金属层可以包括例如钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括例如氮化钛层(TiN)、氮化钽层(TaN)、氮化钨层(WN)、氮化镍层(NiN)、氮化钴层(CoN)和氮化铂层(PtN)中的至少一种。

第一金属层M1可以设置在第三层间绝缘层130中。例如，第一金属层M1可包括第一电源布线M1_R1、第二电源布线M1_R2及第一布线M1_I。第一金属层M1的布线M1_R1、M1_R2以及M1_I中的每一个可以在第二方向D2上平行延伸。

这里，第一电源布线M1_R1和第二电源布线M1_R2可以分别设置在单高度单元SHC的第三边界BD3和第四边界BD4上。第一电源布线M1_R1可以沿着第三边界BD3在第二方向D2上延伸。第二电源布线M1_R2可以沿着第四边界BD4在第二方向D2上延伸。

第一金属层M1的第一布线M1_I可设置在第一电源布线M1_R1与第二电源布线M1_R2之间。第一金属层M1的第一布线M1_I可以以第二间距布置在第一方向D1上。第二间距可以小于第一间距。第一布线M1_I中的每一个的线宽可以小于第一电源布线M1_R1和第二电源布线M1_R2中的每一个的线宽。

第一金属层M1还可包括第一过孔件VI1。第一过孔件VI1可设置在第一金属层M1的布线M1_R1、M1_R2及M1_I下方。有源接触件AC和第一金属层M1的布线可通过第一过孔件VI1电连接。栅极接触件GC和第一金属层M1的布线可以通过第一过孔件VI1电连接。

第一金属层M1的布线和布线下面的第一过孔件VI1可以通过分开的工艺形成。也就是说，第一金属层M1的布线和第一过孔件VI1中的每一个可以分别使用单镶嵌工艺形成。在一些实施例中，可以使用小于20nm的工艺来形成根据本发明构思的实施例的半导体装置。

第二金属层M2可以设置在第四层间绝缘层140中。第二金属层M2可包括多个第二布线M2_I。第二金属层M2的第二布线M2_I的每一个可具有沿第一方向D1延伸的线形或条形。也就是说，第二布线M2_I可沿第一方向D1平行延伸。

第二金属层M2还可包括分别设置在第二布线M2_I下方的第二过孔件VI2。第一金属层M1的布线和第二金属层M2的布线可以通过第二过孔件VI2电连接。例如，第二金属层M2的布线和布线下面的第二过孔件VI2可以使用双镶嵌工艺一起形成。

第一金属层M1的布线和第二金属层M2的布线可以包括相同或不同的导电材料。例如，第一金属层M1的布线和第二金属层M2的布线可以包括至少一种金属材料，诸如例如铝、铜、钨、钼、钌和钴。另外设置的金属层(例如，M3、M4、M5...)可以堆叠在第四层间绝缘层140上。堆叠的金属层中的每一个可以包括用于在单元之间布线的布线。

现在将参照图6A以一些额外的细节描述内间隔件ISP和第一源极/漏极图案SD1。可以在栅电极GE的第一部分PO1至第三部分PO3中的每一个和第一源极/漏极图案SD1之间限定缩进区域IDR。缩进区域IDR可以是从第一源极/漏极图案SD1向第一部分PO1至第三部分PO3中的相应一个延伸的空的空间。由于缩进区域IDR，第一部分PO1至第三部分PO3中的每一个的侧壁可以是凹的。

内间隔件ISP可以设置在缩进区域IDR中的每个中。在一些实施例中，内间隔件ISP可以完全填充缩进区域IDR。内间隔件ISP的第一侧可以直接接触栅极绝缘层GI。内间隔件ISP的在第二方向D2上面对第一侧的第二侧可以直接接触第一源极/漏极图案SD1。在一些实施例中，内间隔件ISP的第二侧可以包括第一晶面CRP1，如将在下文中以一些附加细节描述的。

在一些实施例中，内间隔件ISP可以包括结晶金属氧化物。该结晶金属氧化物可由式(MO)表示，其中(O)为氧原子，且(M)为金属原子，例如镁(Mg)、铍(Be)和镓(Ga)，且假设(M)与(O)的原子比为1:1。因此，结晶金属氧化物可包括MgO、BeO或GaO。

内间隔件ISP可以由结晶金属氧化物形成，因此内间隔件ISP可以是结晶的而不是非晶的。内间隔件ISP的晶格结构可以与半导体图案SP1至SP3和/或第一源极/漏极图案SD1的晶格结构相似或基本相同。例如，诸如半导体图案SP1至SP3和/或第一源极/漏极图案SD1的单晶硅可以具有面心立方结构(FCC)。内间隔件ISP的结晶金属氧化物也可具有面心立方结构(FCC)。

根据本发明构思的实施例的内间隔件ISP的晶格常数(或晶格常数的两倍)的范围可以从大约4.2到大约6.2。在一个特定示例中，单晶硅的晶格常数可以是大约5.3。根据本发明构思的实施例的内间隔件ISP可以包括与硅的晶格常数类似的结晶金属氧化物，从而实现内间隔件ISP和第一源极/漏极图案SD1之间的晶格匹配，并防止在第一源极/漏极图案SD1中出现晶格缺陷。

内间隔件ISP可以具有接近氮化硅的介电常数的相对低的介电常数。例如，内间隔件ISP的介电常数可以在约6至10的范围内。内间隔件ISP可以具有低介电常数，从而减小栅电极GE和第一源极/漏极图案SD1之间的寄生电容。

内间隔件ISP可具有相对高的带隙以基本上起绝缘体的作用。内间隔件ISP可以在栅电极GE和第一源极/漏极图案SD1之间绝缘。内间隔件ISP可包括具有从约4eV到约20eV的带隙的结晶电介质。

内间隔件ISP可以包括与栅极间隔件GS的第一间隔件GS1和第二间隔件GS2的材料不同的材料。如上所述，第一间隔件GS1和第二间隔件GS2可以包括含Si的绝缘材料(例如，SiCON、SiN、SiON)。可替换地，内间隔件ISP可以包括其中省略Si的结晶金属氧化物。

第一源极/漏极图案SD1可以包括缓冲层BFL和在缓冲层BFL上的主层MIL。缓冲层BFL可以直接覆盖第一凹部RS1的内表面。缓冲层BFL可以覆盖第一半导体图案SP1至第三半导体图案SP3的侧壁以及内间隔件ISP的侧壁。

半导体图案SP1至SP3上的缓冲层BFL可以具有第一厚度TK1。内间隔件ISP上的缓冲层BFL可以具有第二厚度TK2。第一凹部RS1的底部上的缓冲层BFL可以具有第三厚度TK3。第一厚度TK1可以大于第二厚度TK2。第三厚度TK3可以大于第一厚度TK1。

缓冲层BFL可以包含砷(As)作为N型杂质。主层MIL可以设置在缓冲层BFL上以完全填充第一凹部RS1。主层MIL可以含有磷(P)作为N型杂质。主层MIL中的磷(P)的浓度可以大于缓冲层BFL中的砷(As)的浓度。

缓冲层BFL和主层MIL都可以包括单晶硅。缓冲层BFL和主层MIL可以包括相同的半导体材料，因此缓冲层BFL和主层MIL可以不在物理上彼此区分。也就是说，如图6A所示，缓冲层BFL和主层MIL之间的边界可以被理解为虚拟边界，并且真实缓冲层BFL和主层MIL之间的边界可以不通过电子显微镜分析来确认。

参照图6A和图6B，内间隔件ISP可以包括与第一源极/漏极图案SD1接触的第一晶面CRP1。第一源极/漏极图案SD1可以包括与内间隔件ISP接触的第二晶面CRP2。第一晶面CRP1和第二晶面CRP2可以是具有相同米勒指数的晶面。

如图6B所示，硅原子(Si)可以在第一源极/漏极图案SD1中以特定晶格结构(例如，FCC)设置。金属原子(M)和氧原子(O)可以在内间隔件ISP中以特定晶格结构(例如FCC)布置。

在这方面，硅原子(Si)之间的距离可以是第一晶格常数LC1。金属原子(M)和氧原子(O)之间的距离可以是第二晶格常数LC2。此外，在这方面，第一晶格常数LC1可以是大约5.3，第二晶格常数LC2可以在从大约4.2到大约6.2的范围内。

金属原子(M)和氧原子(O)可以二维布置在第一晶面CRP1上。硅原子(Si)可以二维布置在第二晶面CRP2上。第一晶面CRP1的金属原子(M)和氧原子(O)可分别键合到第二晶面CRP2的硅原子(Si)。因此，可在第一晶面CRP1的金属原子(M)和第二晶面CRP2的硅原子(Si)之间形成第一共价键CVB1，并且可在第一晶面CRP1的氧原子(O)和第二晶面CRP2的硅原子(Si)之间形成第二共价键CVB2。

第一共价键CVB1和第二共价键CVB2可以在内间隔件ISP的第一晶面CRP1和第一源极/漏极图案SD1的第二晶面CRP2之间的界面ITF处。如下文在一些附加细节中所述，第一源极/漏极图案SD1的缓冲层BFL可以外延生长在内间隔件ISP的第一晶面CRP1上。结果，缓冲层BFL可以沿着内间隔件ISP的晶体结构生长，同时第一源极/漏极图案SD1的硅原子(Si)与内间隔件ISP的金属原子(M)和氧原子(O)共价键合。

在一些实施例中，第一晶面CRP1的金属原子(M)和氧原子(O)与第二晶面CRP2的硅原子(Si)可以以1:1的比例组合。这是因为金属原子(M)和氧原子(O)之间的第二晶格常数LC2与硅原子(Si)之间的第一晶格常数LC1基本相同或非常相似。第二晶格常数LC2可以是第一晶格常数LC1的0.8至1.2倍，更具体地讲，是第一晶格常数LC1的0.9至1.1倍。

在一些实施例中，结晶金属氧化物中的BeO具有大约2.7的第二晶格常数LC2，其大约是第一晶格常数LC1的值的一半。在这种情况下，第一晶面CRP1的铍和氧原子(Be和O)与第二晶面CRP2的硅原子(Si)可以以2:1的比例组合。因此，即使当内间隔件ISP由晶体BeO形成时，缓冲层BFL也可以在内间隔件ISP上生长而没有晶格失配。

关于图6A和图6B描述的内间隔件ISP也可以设置在第二有源区AR2上。也就是说，上述内间隔件ISP也可以分别设置在栅电极GE的第一部分至第三部分PO1、PO2和PO3与第二源极/漏极图案SD2之间。并且根据本发明构思的某些实施例的内间隔件ISP和从其外延生长的源极/漏极图案可以不受限制地应用于PMOSFET以及NMOSFET。

图7A至图12C是示出根据本发明构思的实施例的制造半导体装置的方法的截面图。这里，图7A、图8A、图9A、图10A、图11A和图12A是对应于图4的线A-A'的截面图；图9B和图10B是对应于图4的线B-B'的截面图；图9C、图10C、图11B和图12B是对应于图4的线C-C'的截面图；以及图7B、图8B、图11C和图12C是对应于图4的线D-D'的截面图。

参照图7A和图7B，提供包括第一有源区AR1和第二有源区AR2的衬底100。有源层ACL和牺牲层SAL可以交替地堆叠在衬底100上。有源层ACL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，牺牲层SAL可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。

牺牲层SAL可以包括相对于有源层ACL具有蚀刻选择性的材料。例如，有源层ACL可以包括硅(Si)，牺牲层SAL可以包括硅锗(SiGe)。牺牲层SAL中的每一个中锗(Ge)的浓度范围可以从大约10at％到大约30at％。

掩模图案可以分别形成在衬底100的第一有源区AR1和第二有源区AR2上。掩模图案可以具有在第二方向D2上延伸的线形或条形。

可以使用掩模图案作为蚀刻掩模执行图案化工艺，以形成限定第一有源图案AP1和第二有源图案AP2的沟槽TR。第一有源图案AP1可以形成在第一有源区AR1上。第二有源图案AP2可以形成在第二有源区AR2上。

堆叠图案STP可形成在第一有源图案AP1和第二有源图案AP2中的每一个上。堆叠图案STP可以包括有源层ACL和牺牲层SAL的交替堆叠组合。在图案化工艺期间，堆叠图案STP可与第一有源图案AP1和第二有源图案AP2一起形成。

可以形成填充沟槽TR的器件隔离层ST。也就是说，可以在衬底100的整个表面上形成覆盖第一有源图案AP1和第二有源图案AP2以及堆叠图案STP的绝缘层。可以使绝缘层凹陷，直到露出堆叠图案STP，以形成器件隔离层ST。

器件隔离层ST可以包括绝缘材料，诸如氧化硅层。堆叠图案STP可以暴露在器件隔离层ST上。也就是说，堆叠图案STP可从器件隔离层ST竖直地突出。

参照图8A和图8B，可以在衬底100上形成与堆叠图案STP交叉的牺牲图案PP。牺牲图案PP中的每一个可以形成为在第一方向D1上延伸的线形或条形。牺牲图案PP可以以第一间距沿第二方向D2布置。

例如，本发明构思的实施例可以包括通过在衬底100的整个表面上形成牺牲层、在牺牲层上形成硬掩模图案MP、以及使用硬掩模图案MP作为蚀刻掩模将牺牲层图案化，来形成牺牲图案PP。这里，牺牲层可以包括多晶硅。

一对栅极间隔件GS可以形成在每个牺牲图案PP的两个侧壁上。形成栅极间隔件GS可以包括在衬底100的整个表面上共形地形成栅极间隔件层和各向异性地蚀刻栅极间隔件层。在一些实施例中，栅极间隔件GS可以是包括至少两层的多层。

参照图9A、图9B和图9C，第一凹部RS1可形成在第一有源图案AP1上的堆叠图案STP中。第二凹部RS2可以形成在第二有源图案AP2上的堆叠图案STP中。当形成第一凹部RS1和第二凹部RS2时，可以进一步使第一有源图案AP1和第二有源图案AP2中的每一个的两侧上的器件隔离层ST凹陷。(参见例如图9C)。

因此，可以使用硬掩模图案MA和栅极间隔件GS作为蚀刻掩模来蚀刻第一有源图案AP1上的堆叠图案STP，以形成第一凹部RS1。第一凹部RS1可形成在该对牺牲图案PP之间。

顺序地堆叠在相邻的第一凹部RS1之间的第一半导体图案至第三半导体图案SP1、SP2和SP3可以分别由有源层ACL形成。相邻的第一凹部RS1之间的第一半导体图案至第三半导体图案SP1、SP2和SP3可以构成第一沟道图案CH1。

图13、图14和图15是可用于形成图9A的区域(M)的方法步骤的相应放大图。

参照图13，第一凹部RS1可形成在相邻的牺牲图案PP之间。第一凹部RS1在第二方向D2上的宽度可随着距衬底100的距离的减小而减小。

牺牲层SAL可通过第一凹部RS1暴露。可对暴露的牺牲层SAL执行选择性蚀刻工艺。蚀刻工艺可以包括用于选择性地仅去除硅锗的湿法蚀刻工艺。牺牲层SAL中的每一个可以通过蚀刻工艺缩进以形成缩进区域IDR。由于缩进区域IDR，牺牲层SAL的侧壁可以是凹的。

参照图14，可在第一凹部RS1中形成外延电介质层EDL以填充缩进区域IDR。也就是说，外延电介质层EDL可使用第一凹部RS1的内壁作为种子通过外延生长工艺形成。

通过第一凹部RS1暴露的第一半导体图案至第三半导体图案SP1、SP2和SP3以及牺牲层SAL可以是外延电介质层EDL的种子层。外延电介质层EDL可以作为结晶电介质层生长在构成第一半导体图案至第三半导体图案SP1、SP2和SP3以及牺牲层SAL的结晶半导体上。

外延电介质层EDL可由化学式MO表示的结晶金属氧化物形成，其中(M)是诸如Mg、Be和Ga的金属原子。在一些实施例中，式(MO)中的金属原子(M)可以选自由Mg、Be和Ga组成的组。

外延电介质层EDL可以具有与第一半导体图案至第三半导体图案SP1、SP2和SP3以及牺牲层SAL中的每一个的晶格结构基本相同的晶格结构。例如，外延电介质层EDL可以形成为面心立方结构(FCC)的单晶金属氧化物。外延电介质层EDL的金属氧化物的晶格常数(或金属氧化物的晶格常数的两倍)可以在从大约4.2到大约6.2的范围内变化。

参照图15，可以形成填充缩进区域IDR的内间隔件ISP。也就是说，形成内间隔件ISP可以包括湿法蚀刻外延电介质层EDL，直到暴露第一半导体图案至第三半导体图案SP1、SP2和SP3的侧壁。因此，外延电介质层EDL可仅保留在缩进区域IDR中以形成内间隔件ISP。

由于外延电介质层EDL是金属氧化物，因此在湿法蚀刻期间，外延电介质层EDL可具有对第一半导体图案至第三半导体图案SP1、SP2、SP3和栅极间隔件GS的蚀刻选择性。

结果，第一半导体图案至第三半导体图案SP1、SP2和SP3(即，晶体硅)和内间隔件ISP(即，结晶金属氧化物)可通过第一凹部RS1暴露。

参照图9A、图9B和图9C，在第二有源图案AP2上的堆叠图案STP中的第二凹部RS2可以以与形成第一凹部RS1类似的方式形成。可对第二凹部RS2所暴露出的牺牲层SAL执行选择性蚀刻工艺，以在第二有源图案AP2上形成缩进区域IDE。由于缩进区域IDE，第二凹部RS2可具有波浪形内壁。内间隔件ISP可以不形成在第二有源图案AP2上的缩进区域IDE中。相邻的第二凹部RS2之间的第一半导体图案至第三半导体图案SP1、SP2和SP3可以构成第二沟道图案CH2。

参照图10A、图10B和图10C，第一源极/漏极图案SD1可以分别形成在第一凹部RS1中。也就是说，可以使用第一凹部RS1的内壁作为填充第一凹部RS1的外延层的种子层来执行SEG工艺。可以使用第一半导体图案至第三半导体图案SP1、SP2和SP3、内间隔件ISP以及通过第一凹部RS1暴露的衬底100作为种子来生长外延层。这里，SEG工艺可以包括例如化学气相沉积(CVD)工艺或分子束外延(MBE)工艺。

在一些实施例中，第一源极/漏极图案SD1可包括与衬底100相同的半导体元素(例如Si)。在形成第一源极/漏极图案SD1时，可原位注入使第一源极/漏极图案SD1具有N型的杂质(例如，磷、砷或锑)。可替换地，在形成第一源极/漏极图案SD1之后，可将杂质注入第一源极/漏极图案SD1。

第二源极/漏极图案SD2可以分别形成在第二凹部RS2中。也就是说，可使用第二凹部RS2的内壁作为种子层执行SEG工艺以形成第二源极/漏极图案SD2

在一些实施例中，第二源极/漏极图案SD2可包括具有比衬底100的半导体元素的晶格常数大的晶格常数的半导体元素(例如SiGe)。在形成第二源极/漏极图案SD2时，可原位注入使第二源极/漏极图案SD2具有P型导电性的杂质(例如硼、镓或铟)。可替换地，在形成第二源极/漏极图案SD2之后，可将P型杂质注入第二源极/漏极图案SD2中。

图16和图17是示出可用于形成图10A中所指示的区域“M”的方法步骤的放大图。参照图16，可以使用在第一凹部RS1中的第一半导体图案至第三半导体图案SP1至SP3、内间隔件ISP以及第一有源图案AP1作为种子层来执行第一SEG。因此，缓冲层BFL可以在第一凹部RS1中生长。在一些实施例中，当生长缓冲层BFL时，可以原位注入砷(As)。

缓冲层BFL不仅可以使用单晶硅生长，而且可以使用作为结晶电介质的内间隔件ISP作为种子。因此，如上参照图6B所述，内间隔件ISP的金属和氧原子((M)和(O))与缓冲层BFL的硅原子(Si)可以共价键合。

生长在半导体图案SP1至SP3上的缓冲层BFL可以具有第一厚度TK1。生长在内间隔件ISP上的缓冲层BFL可以具有第二厚度TK2。第一厚度TK1可以大于第二厚度TK2。这是因为半导体图案SP1至SP3上的缓冲层BFL的生长速率大于内间隔件ISP上的缓冲层BFL的生长速率。

生长在第一凹部RS1的底部上的缓冲层BFL可以具有第三厚度TK3。第三厚度TK3可以大于第一厚度TK1。这是因为缓冲层BFL在第三方向D3上的生长速率大于在第一方向D1或第二方向D2上的生长速率。

缓冲层BFL可以连续地形成在第一凹部RS1中。也就是说，缓冲层BFL可以从第一凹部RS1的底部不间断地连续延伸到第三半导体图案SP3。缓冲层BFL不仅可以覆盖第一半导体图案SP1至第三半导体图案SP3，而且可以覆盖内间隔件ISP。

参照图17，可以使用第一凹部RS1中的缓冲层BFL作为种子层执行第二SEG工艺。因此，可以形成填充第一凹部RS1的主层MIL。可执行第二SEG工艺直到主层MIL完全填充第一凹部RS1。在一些实施例中，当主层MIL生长时，磷(P)可以被原位注入。然而，在第一SEG中，磷(P)的剂量可以被调节为高于砷(As)的剂量。

图18和图19是示出可以用于形成图10A中所指示的区域“M”的制造方法的比较示例的相应放大图。参照图18，内间隔件ISP可以由非晶电介质形成。例如，与栅极间隔件GS一样，内间隔件ISP可以包括含Si的绝缘材料，例如氮化硅或氧化硅。

可以在第一凹部RS1中执行第一SEG工艺以形成缓冲层BFL。根据比较示例的缓冲层BFL可以使用第一半导体图案SP1至第三半导体图案SP3和第一有源图案AP1作为种子层生长。比较示例的内间隔件ISP是非晶电介质，并且不用作种子层。因此，缓冲层BFL不能生长在内间隔件ISP上。

与根据本发明构思的实施例的缓冲层BFL不同(例如，参见图16)，图18和图19的缓冲层BFL实际上可以是不连续的。也就是说，缓冲层BFL可以不从第一凹部RS1的底部连续地延伸到第三半导体图案SP3。

参照图19，可以使用第一凹部RS1中的缓冲层BFL作为种子层执行第二SEG工艺。可执行第二SEG工艺直到主层MIL完全填充第一凹部RS1。

根据比较示例，主层MIL可以生长在非连续的缓冲层BFL上，因此第一气隙AG1可以形成在主层MIL和内间隔件ISP之间。第一气隙AG1可以是当主层MIL没有完全覆盖内间隔件ISP的表面时产生的缺陷。

根据比较示例，主层MIL可以生长在非连续的缓冲层BFL上，第二气隙AG2可以形成在主层MIL的中心中。第二气隙AG2也可用作第一源极/漏极图案SD1中的缺陷。

根据比较示例，主层MIL可以在覆盖非晶的内间隔件ISP的表面的同时生长，因此在主层MIL中可能由于非晶的内间隔件ISP而引起晶格缺陷。这也可能成为第一源极/漏极图案SD1中的缺陷，从而劣化半导体装置的电特性。

可替换地，根据以上参照图16和图17描述的本发明构思的实施例，本发明构思可以使用结晶的内间隔件ISP代替比较示例的非晶的内间隔件ISP。因此，根据本发明构思，连续且无缺陷的单晶缓冲层BFL可以通过第一SEG工艺稳定地生长在第一凹部RS1中。通过在连续且无缺陷的单晶缓冲层BFL上生长主层MIL，可以防止在最终形成的第一源极/漏极图案SD1中的例如气隙或晶格缺陷的缺陷。结果，根据本发明构思的制造半导体装置的方法可以提高装置可靠性并确保优异的电特性。

参照图11A、图11B和图11C，可以形成覆盖第一源极/漏极图案SD1和第二源极/漏极图案SD2、硬掩模图案MP和栅极间隔件GS的第一层间绝缘层110。例如，第一层间绝缘层110可以包括氧化硅层。

可以平坦化第一层间绝缘层110，直到暴露出牺牲图案PP的上表面。可以使用回蚀工艺或化学机械抛光(CMP)工艺来执行第一层间绝缘层110的平坦化。在平坦化工艺期间，可以去除所有的硬掩模图案MP。结果，第一层间绝缘层110的上表面可与牺牲图案PP的上表面和栅极间隔件GS的上表面共面。

可以选择性地去除暴露的牺牲图案PP。当去除牺牲图案PP时，可以形成暴露第一沟道图案CH1和第二沟道图案CH2的外部区域ORG。(参见例如图11C)。去除牺牲图案PP可以包括使用选择性地蚀刻多晶硅的蚀刻剂的湿法蚀刻。

通过外部区域ORG暴露的牺牲层SAL可以被选择性地去除以形成内部区域IRG。(参见例如图11C)。也就是说，可以执行选择性蚀刻牺牲层SAL的蚀刻工艺，以仅去除牺牲层SAL，而第一半导体图案至第三半导体图案SP1、SP2和SP3保持原样。蚀刻工艺可相对于具有相对高的锗浓度的硅锗具有高蚀刻速率。例如，蚀刻工艺可以关于锗浓度大于10at％的硅锗具有高蚀刻速率。

在蚀刻工艺期间，可以去除第一有源区AR1和第二有源区AR2上的牺牲层SAL。蚀刻工艺可以是湿法蚀刻。在蚀刻工艺中使用的蚀刻材料可以快速地去除具有相对高的锗浓度的牺牲层SAL。

参照图11C，当选择性地去除牺牲层SAL时，仅堆叠的第一半导体图案至第三半导体图案SP1、SP2和SP3可以保留在第一有源图案AP1和第二有源图案AP2中的每一个上。第一内部区域至第三内部区域IRG1、IRG2和IRG3可分别穿过牺牲层SAL被去除的区域形成。

第一内部区域IRG1可以形成在有源图案AP1或AP2与第一半导体图案SP1之间，第二内部区域IRG2可以形成在第一半导体图案SP1与第二半导体图案SP2之间，第三内部区域IRG3可以形成在第二半导体图案SP2与第三半导体图案SP3之间。

参照图11A、图11B和图11C，可以在暴露的第一半导体图案至第三半导体图案SP1、SP2和SP3上形成栅极绝缘层GI。栅极绝缘层GI可以形成为围绕第一半导体图案至第三半导体图案SP1、SP2和SP3中的每一个。栅极绝缘层GI可以形成在第一内部区域至第三内部区域IRG1、IRG2和IRG3中的每一个中。栅极绝缘层GI可以形成在外部区域ORG中。

参照图12A、图12B和图12C，栅电极GE可以形成在栅极绝缘层GI上。栅电极GE可以包括分别形成在第一内部区域至第三内部区域IRG1、IRG2和IRG3中的第一部分至第三部分PO1、PO2和PO3，以及形成在外部区域ORG中的第四部分PO4。栅电极GE可以被凹进以减小其高度。栅极封盖图案GP可以形成在凹陷的栅电极GE上。

参照图5A至图5D，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括氧化硅层。可以穿过第二层间绝缘层120和第一层间绝缘层110形成电连接到第一源极/漏极图案SD1和第二源极/漏极图案SD2的有源接触件AC。可以穿过第二层间绝缘层120和栅极封盖图案GP形成电连接到栅电极GE的栅极接触件GC。

形成有源接触件AC和栅极接触件GC中的每一个可以包括形成阻挡图案BM和在阻挡图案BM上形成导电图案FM。阻挡图案BM可以共形地形成，并且可以包括金属层/金属氮化物层。导电图案FM可以包括低电阻金属。

分离结构DB可以分别形成在单高度单元SHC的第一边界BD1和第二边界BD2上。分离结构DB可以从第二层间绝缘层120通过栅电极GE延伸到有源图案AP1或AP2中。分离结构DB可以包括绝缘材料，诸如氧化硅层或氮化硅层。

第三层间绝缘层130可以形成在有源接触件AC和栅极接触件GC上。第一金属层M1可形成在第三层间绝缘层130中。第四层间绝缘层140可以形成在第三层间绝缘层130上。第二金属层M2可以形成在第四层间绝缘层140中。

图20是示出了图5A中所指示的区域“M”的另一实施例的放大图。

参照图20，至少一个内间隔件ISP可包括水平凹陷的孔HO。孔HO可以从第一晶面CRP1朝向栅电极GE凹陷。孔HO可以通过上面参照图15描述的外延电介质层EDL的湿法蚀刻工艺来形成。

第一源极/漏极图案SD1可以包括填充孔HO的突起PRP。突起PRP可以与孔HO完全接触。突起PRP可以完全填充孔HO。这是因为第一源极/漏极图案SD1是使用内间隔件ISP作为种子外延生长的，因此完全填充孔HO的突起PRP可以形成在第一源极/漏极图案SD1中。

当内间隔件ISP为非晶电介质时，例如在以上参照图18所述的比较示例的情况下，第一气隙AG1可从孔HO形成，如图19所示，以作为第一源极/漏极图案SD1内部的缺陷。

从上述内容，本领域技术人员将理解，根据本发明构思的实施例的三维场效应晶体管可以通过使用结晶金属氧化物作为内间隔件来防止源极/漏极图案中的缺陷。此外，本发明构思的实施例提供了没有气隙和晶格缺陷的源极/漏极图案，从而改善了半导体装置的电特性和整体可靠性。

尽管以上已经具体示出和描述了本发明构思的示例实施例，但是本领域技术人员将进一步理解，在不脱离由所附权利要求限定的本发明构思的范围的情况下，可以在其中进行形式和细节上的改变。