场效应半导体器件及其制造方法

技术领域

本申请涉及半导体器件技术，尤其涉及一种场效应半导体器件及其制造方法。

背景技术

VDMOS是一种垂直双扩散金属氧化物半导体结构,具有低导通电阻、高击穿电压、快速开关速度和低开关损耗等特点,在功率器件领域具有重要的应用价值。

图1为一种典型的沟槽结构碳化硅VDMOS器件，当多晶硅栅极10施加正电压时，在沟道的P型阱区40和栅氧化层20之间形成反型层，反型层在N型掺杂源区30和N型外延层60之间形成电流通路。N型外延层60的下方连接重掺杂的衬底，衬底的底部是漏电极。两个P型深阱区50与他们之间的N型外延层60形成结型场效应晶体管(JFET)，JFET效应能够钳位电势，降低栅氧的电场强度。

但是，两个P型深阱区50与他们之间的N型外延层60形成的JFET，其PN结是突变结，结电场强，器件的可靠性较差。并且重掺杂的P型深阱区50需要进行高能量离子注入，使得工艺非常复杂。而且，为了避免横向扩散宽度的增加，也增加了结构设计难度，并且导致器件本身的体积较大，不利于提高器件布局的密度。

发明内容

为了解决上述技术缺陷之一，本申请实施例中提供了一种场效应半导体器件及其制造方法。

根据本申请实施例的第一个方面，提供了一种场效应半导体器件，包括：

基底；

位于基底之上的外延层；

栅区，设置于外延层的上部；

栅氧化区，围设于栅区的侧面及底部；

栅下阱区，形成于外延层内位于栅氧化区的下方；

第一深阱区，形成于外延层上部且位于栅氧化区的两侧；

阱区，位于外延层的上部，且位于栅氧化区与第一深阱区之间；栅下阱区向下延伸至低于阱区，第一深阱区向下延伸至低于阱区。

根据本申请实施例的第二个方面，提供了一种场效应半导体器件的制造方法，包括：

在基底之上形成外延层；

在外延层的上部形成第一深阱区，至少两个第一深阱区间隔布设；

在外延层的上部形成阱区，阱区的底端高于第一深阱区的底端；

在第一深阱区之间的区域形成栅下阱区，栅下阱区向下延伸至低于阱区；

在栅下阱区的上方形成栅区。

本申请实施例所提供的技术方案，在基底之上的外延层内设置栅区、栅氧化区、阱区和第一深阱区，并在栅区下方设置栅下阱区，第一深阱区向下延伸至低于阱区，则在源区、阱区和外延层形成导电通路，栅下阱区与第一深阱区之间形成JFET效应，能够钳位电势，从而降低栅氧化区的电场。并且该方案中的第一深阱区和栅下阱区都不需要注入高能量离子，简化了工艺难度及设计难度。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为相关技术中场效应半导体器件的截面视图；

图2为本申请实施例提供的场效应半导体器件的俯视图；

图3为图2中A处的截面视图；

图4为图2中B处的截面视图；

图5为本申请实施例提供的场效应半导体器件的制造方法的流程图；

图6为本申请实施例提供的场效应半导体器件的制造方法中形成阱区和深阱区的截面视图；

图7为本申请实施例提供的场效应半导体器件的制造方法中形成源区和接触区的截面视图；

图8为本申请实施例提供的场效应半导体器件的制造方法中形成栅下阱区的截面视图；

图9为本申请实施例提供的场效应半导体器件的制造方法中形成栅区的截面视图；

图10为本申请实施例提供的场效应半导体器件与传统曲线的仿真曲线对比。

附图标记：

10-多晶硅栅极；20-栅氧化层；30-N型掺杂源区；40-P型阱区；50-P型深阱区；60-N型外延层；

1-栅区；2-栅氧化区；3-源区；4-阱区；51-第一深阱区；52-第二深阱区；6-接触区；7-栅下阱区；8-外延层；9-沟槽。

具体实施方式

为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。

如图2至图4所示，本实施例提供的场效应半导体器件包括：基底、外延层8、深阱区5、栅区1、栅氧化区2、栅下阱区7和阱区4。其中，外延层8位于基底之上，本实施例附图未示出基底。

本实施例中，图2为器件的俯视图，设定图2的上下方向为第一方向，图2的左右方向为第二方向。图3为器件的截面视图，图3的上下方向为垂向或器件厚度方向。

栅区1形成于外延层8内且位于外延层8的上部，具体位于器件的中部，栅区1沿第一方向延伸。栅氧化区2围设于栅区1的侧面及底部。

栅下阱区7形成于外延层8内位于栅氧化区2的下方，也沿第一方向延伸。

第一深阱区51形成于外延层8内且位于外延层8的上部，具体位于栅氧化区2的两侧。第一深阱区51沿第一方向延伸。可以仅在栅氧化区2的一侧设置第一深阱区51，也可以在栅氧化区2的两侧都设置第一深阱区51。

阱区4位于外延层8内，且位于外延层8的上部，具体位于栅氧化区2与第一深阱区51之间。上述栅下阱区7向下延伸至低于阱区4，第一深阱区51向下延伸至低于阱区4。另外，在阱区4的上方还设有源区3。

导通条件下，源区3、阱区4和外延层8形成导电通路。栅下阱区7与第一深阱区51之间形成JFET效应，能够钳位电势，从而降低栅氧化区的电场。JFET的PN结是缓变结，具有降低峰值电场的优势，提高器件的性能。

本实施例所提供的技术方案，在基底之上的外延层内设置栅区、栅氧化区、阱区和第一深阱区，并在栅区下方设置栅下阱区，第一深阱区向下延伸至低于阱区，则在源区、阱区和外延层形成导电通路，栅下阱区与第一深阱区之间形成JFET效应，能够钳位电势，从而降低栅氧化区的电场。并且该方案中的第一深阱区和栅下阱区都不需要注入高能量离子，简化了工艺难度及设计难度。

在上述技术方案的基础上，还采用第二深阱区52，形成于外延层8内且位于阱区4的下方。第二深阱区52沿第二方向延伸，至少两个第二深阱区52沿第一方向间隔设置。第二深阱区52与第一深阱区51接触，且与栅下阱区7接触连接。第二深阱区52的结深比栅下阱区7深，一方面第二深阱区52可以连接栅下阱区7。另一方面，在第一方向上，各第二深阱区52之间也形成JFET，辅助外延层8的耗尽，进一步增加了JFET效应，提高了对电势的钳位，进一步降低栅氧电场，提高器件的可靠性。

上述基底可以为硅衬底，也可以为碳化硅衬底。各区的导电类型和掺杂类型可以有多种实施方式。

基于上述方案，本实施例提供一种具体实施方式：基底为碳化硅衬底，外延层8为N型外延层，源区3为N型掺杂源区，阱区4为P型阱区，第一深阱区51和第二深阱区52均为P型深阱区，栅下阱区7为P型栅下阱区，外延层8为N型外延层。

两个第一深阱区51对称分布于栅区1的两侧。第一深阱区51与器件边缘之间、第一深阱区51与栅区1之间为阱区4，阱区4的上方为源区1。进一步在第一深阱区51的上方形成接触区6，接触区6的浓度高于第一深阱区51，接触区6在第一方向上的长度小于第一深阱区51。

栅区1、栅下阱区7、第一深阱区51、阱区4、源区3均沿第一方向连续设置。第二深阱区52沿第二方向连续设置，第二深阱区52的底端可以低于第一深阱区51，也可以高于第一深阱区51，还可以与第一深阱区51相同。深阱区结深最浅确保能够连接栅下阱区7，也可以比栅下阱区7深。

阱区4、第一深阱区51、第二深阱区52均通过接触区6接地，栅下阱区7也接地。源区3、阱区4、栅区1、栅氧化区2和外延层8构成MOS器件结构。

栅下阱区7的掺杂浓度小于外延层8的掺杂浓度，且栅下阱区7的掺杂浓度与外延层8的掺杂浓度之差小于或等于2个数量级。

进一步的，第一深阱区51、第二深阱区52的掺杂浓度均小于外延层8的掺杂浓度，且第一深阱区51、第二深阱区52各自的掺杂浓度与外延层8的掺杂浓度之差小于或等于2个数量级，大幅降低了工艺难度。

如图5所示，在上述技术方案的基础上，本实施例还提供一种场效应半导体器件的制造方法，包括：

步骤101、在基底之上形成外延层。

该步骤可采用已有技术，在碳化硅基底上形成N型的外延层8。

步骤102、在外延层的上部形成第一深阱区，至少两个第一深阱区间隔布设。

基于硬掩膜版向外延层8内进行离子注入，形成P型的第一深阱区51。各深阱区6沿第二方向间隔设置。

在步骤102之后，还在外延层8内形成第二深阱区52，至少两个第二深阱区52沿第一深阱区延伸方向间隔布设。第二深阱区52与第一深阱区51接触，且与栅下阱区7接触。

步骤103、在外延层的上部形成阱区，阱区的底端高于第一深阱区的底端。

然后基于硬掩膜版向外延层8内进行离子注入，形成P型的阱区4。阱区4的底端高于第一深阱区51的底端。

上述步骤102和步骤103之后形成的结构如图6所示。

步骤104、在第一深阱区之间的区域形成栅下阱区，栅下阱区向下延伸至低于阱区。

在步骤104之前，基于硬掩膜版向阱区4内进行离子注入，以在外延层8的上部形成源区3，源区3位于第一深阱区51的两侧，具体位于阱区4的上方。

然后基于硬掩膜版向第一深阱区51内进行离子注入，以在外延层8的上部形成接触区6，接触区6具体位于第一深阱区51的上方。如图7所示。

之后执行形成栅下阱区的步骤，一种具体实施方式为：从第一深阱区51之间的源区3表面向下刻蚀形成沟槽9。然后在沟槽9内进行离子注入形成栅下阱区7，如图8所示。另外，在注入离子之前还可以先在沟槽9内形成保护层，以避免栅极侧壁表面受到损伤，延长栅极侧壁的使用寿命。然后进行退火激活离子注入的杂质。

步骤105、在栅下阱区的上方形成栅区。

一种实施方式为：在栅下阱区7的上方形成栅氧化区2，栅氧化区2不仅覆设于栅下阱区7的上表面，还覆设于沟槽9的侧壁。

然后在栅氧化区2围设的区域内淀积形成栅区1，栅区1为多晶硅栅区，其顶面与源极3顶面齐平，如图9所示。

上述方案，栅下阱区与第一深阱区之间形成JFET效应，能够钳位电势，从而降低栅氧化区的电场。并且该方案中的深阱区不需要注入高能量离子，简化了工艺难度及设计难度。进一步的，间隔设置的各第二深阱区之间进一步形成JFET效应，三维的JFET效应能进一步提高器件性能。

如图10所示，点线表示本实施例所提供的半导体器件的仿真曲线，×线表示传统半导体器件的仿真曲线。针对规格为650V的半导体器件，在击穿电压BV相当的情况下，本实施例所提供的半导体器件的特征导通电阻降低了20％左右。图10展示了本实施例所提供的技术方案在栅下阱区与第一深阱区之间形成JFET效应，能够钳位电势，从而满足器件正常工作电压的需求。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本申请中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。