半导体器件及其制造方法

技术领域

本申请的实施例涉及半导体器件及其制造方法。

背景技术

半导体集成电路(IC)工业经历了指数级增长。IC材料和设计中的技术进步已经产生了多代IC，其中每一代都具有比上一代更小且更复杂的电路。在IC发展的过程中，功能密度(即，每芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))已经减小。这种按比例缩小的工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了处理和制造IC的复杂性。

例如，随着IC技术向更小的技术节点发展，已经引入了多栅极器件，以通过增加栅极-沟道耦合、减少截止态电流以及减少短沟道效应(SCE)来提高栅极控制。多栅极器件通常是指具有设置在沟道区域的多于一侧上方的栅极结构或其部分的器件。全环栅(GAA)晶体管是已经成为用于高性能和低泄漏应用的流行和有希望的候选器件的多栅极器件的实例。GAA晶体管因其栅极结构而得名，栅极结构可以在沟道区域周围延伸，从而在四侧上提供对堆叠半导体沟道层的访问。与平面晶体管相比，这样的配置提供了更好的沟道控制并且大大减少了SCE(特别是通过减少亚阈值泄漏)。堆叠半导体沟道层的数量基于器件性能来考虑(特别是晶体管的电流驱动能力)来选择。

IC器件包括提供不同功能的晶体管，诸如输入/输出(I/O)功能和核心功能。这些不同的功能需要晶体管具有不同的结构。同时，具有类似工艺和类似工艺窗口来制造这些不同的晶体管以减小成本并且提高良率是有利的。虽然现有的GAA晶体管和工艺通常足以满足其预期目的，但是它们并非在各个方面都完全令人满意。例如，在IC芯片中，存在提供不同功能的不同区域，诸如用于高性能计算(HPC)单元或中央处理单元(CPU)的高功率区域，这需要具有强大电流驱动能力的GAA晶体管来实现高操作速度，以及用于I/O或片上系统(SoC)单元的低功率区域，这需要具有较小电流驱动能力的GAA晶体管来实现低泄漏性能。因此，在一个IC芯片中，不同区域中的GAA晶体管中的堆叠半导体沟道层的数量的需求可能不同。因此，在集成电路的发展过程中，如何在一个芯片上实现适应不同应用的可调整数量的堆叠半导体沟道层是半导体工业面临的挑战。本发明旨在解决上述问题和其它相关问题。

发明内容

本申请的一些实施例提供了一种制造半导体器件的方法，包括：在衬底上形成沟道层和牺牲层的堆叠件，所述沟道层和所述牺牲层具有不同的材料组分并且在垂直方向上交替设置；图案化所述堆叠件以形成半导体鳍；在所述半导体鳍的侧壁上形成隔离部件；使所述半导体鳍凹进，从而形成源极/漏极凹槽，从而使得所述半导体鳍的凹进顶面位于所述隔离部件的顶面下方；从所述半导体鳍的所述凹进顶面生长基底外延层；在所述源极/漏极凹槽中沉积绝缘层，其中，所述绝缘层位于所述基底外延层之上并且位于最底部沟道层之上；以及在所述源极/漏极凹槽中形成外延部件，其中，所述外延部件位于所述绝缘层之上。

本申请的另一些实施例提供了一种制造半导体器件的方法，包括：在半导体衬底上形成沟道层和牺牲层的外延堆叠件，所述沟道层和所述牺牲层具有不同的材料组分，并且在垂直方向上交替堆叠；图案化所述外延堆叠件以在所述半导体衬底的第一区域中形成第一半导体鳍并且在所述半导体衬底的第二区域中形成第二半导体鳍；使第一源极/漏极区域中的所述第一半导体鳍凹进；使第二源极/漏极区域中的所述第二半导体鳍凹进；在所述第一源极/漏极区域和所述第二源极/漏极区域中形成外延层；在所述第一源极/漏极区域和所述第二源极/漏极区域中的所述外延层上形成介电层，其中，所述第一源极/漏极区域中的所述介电层的顶面位于所述第二源极/漏极区域中的所述介电层的顶面之上；以及在所述第一源极/漏极区域中形成第一源极/漏极部件并且在所述第二源极/漏极区域中形成第二源极/漏极部件，其中，所述第二源极/漏极部件与所述第二半导体鳍中的最底部沟道层接触，并且所述第一源极/漏极部件不与所述第一半导体鳍中的最底部沟道层接触。

本申请的又一些实施例提供了一种半导体器件，包括：沟道层，设置在衬底上方；栅极结构，包覆所述沟道层的每个，其中，所述栅极结构包括栅极介电层和栅电极层；第一外延部件，邻接最顶部沟道层；第二外延部件，位于所述第一外延部件下面；内部间隔件，介于所述第一外延部件和所述栅极结构之间；以及介电层，设置在所述第一外延部件和所述第二外延部件之间，其中，所述介电层和所述第二外延部件将所述第一外延部件与至少最底部沟道层分隔开而使所述第一外延部件不接触至少最底部沟道层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明。需要强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A显示了根据本发明的一个或多个方面的用于形成多栅极器件的方法的实施例的流程图。

图1B显示了根据本发明的一个或多个方面的用于形成多栅极器件的方法的可选实施例的流程图。

图2、图3和图4示出了根据本发明的一个或多个方面的根据图1A和图1B的方法的实施例的制造工艺期间的半导体结构的立体图。

图5A、图5B、图5C、图5D、图6A、图6B、图6C、图6D、图7A、图7B、图7C、图7D、图8A、图8B、图8C、图8D、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图19D、图20A、图20B、图20C、图20D、图21A、图21B、图21C、图21D、图22A、图22B、图22C、图22D、图23A、图23B、图23C、图23D、图24A、图24B、图24C和图24D示出了根据本发明的一个或多个方面的根据图1A和图1B的方法的实施例的制造工艺期间的半导体结构的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当利用“约”、“大约”等描述数字或数字范围时，该术语旨在包括在所描述数字的+/-10％内的数字，除非另有说明。例如，术语“约5nm”包括从4.5nm至5.5nm范围内的尺寸。

本申请通常涉及半导体结构和制造工艺，并且更具体地涉及具有多栅极晶体管的集成电路(IC)芯片，该多栅极晶体管在不同区域中具有可调整数量的堆叠半导体沟道层，以适应一个芯片上的不同应用。多栅极晶体管通常是指具有设置在沟道区域的多于一侧上方的栅极结构或其部分的器件。多桥沟道(MBC)晶体管是已经成为用于高性能和低泄漏应用的流行和有希望的候选器件的多栅极器件的实例。MBC晶体管具有可以部分或完全围绕沟道区域延伸的栅极结构，以在两侧或多侧上提供对沟道区域的访问。因为其栅极结构围绕沟道区域，所以MBC晶体管也可以称为围绕栅晶体管(SGT)或全环栅(GAA)晶体管。在各个实施例中，在一个IC芯片的核心区域(例如，用于高功率应用)和I/O区域(用于低泄漏应用)中分别在相同衬底上放置具有不同(也称为可调整或可变)数量的堆叠半导体沟道层(也称为沟道层)的至少两个全环栅(GAA)晶体管。根据本发明的各个方面，可调整数量的堆叠沟道层可以通过将一个或多个底部沟道层与外延源极/漏极(S/D)部件隔离而使一个或多个底部沟道层不接触外延S/D部件来实现。

下面结合附图描述本发明的结构和制造方法的细节，附图示出了根据一些实施例的制造GAA器件的工艺。GAA器件具有垂直堆叠的水平取向的沟道层。沟道层可以称为“纳米结构”或“纳米片”，其在本文中用于表示具有纳米级或甚至微米级尺寸的任何材料部分，并且具有细长形状，而不管该部分的截面形状如何。因此，如本文所使用的术语“纳米结构”或“纳米片”表示圆形和基本上圆形截面的细长材料部分，以及包括例如圆柱形或基本上矩形截面的梁形或棒形材料部分。GAA器件由于其更好的栅极控制能力、更低的漏电流和完全的FinFET器件布局兼容性，是将CMOS带入路线图的下一阶段的有希望的候选器件。为了简单的目的，本发明使用GAA器件作为实例。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构(诸如其它类型的MBC晶体管)。

本发明的实施例提供优于现有技术的优势，但是应理解其它实施例可以提供不同的优势，并非所有优势都必须在本文中讨论，并且没有特定优势对于所有实施例是需要的。例如，本文讨论的实施例包括用于提供介于外延源极/漏极部件和一个或多个底部沟道层之间以调整可用功能沟道层的数量的绝缘层的方法和结构。绝缘层也介于外延源极/漏极部件和其下面的半导体衬底之间。在堆叠沟道层周围延伸的栅极结构也直接接合最底部沟道层下面的半导体衬底的顶面，这可能使得漏电流流入半导体衬底中。绝缘层也有助于抑制泄漏电流。

现在将参考附图更详细描述本发明的各个方面。图1A和图1B分别示出了用于形成半导体器件的方法100和可选方法100’的流程图。每种方法仅是实例并且不旨在将本发明限制为在该方法中明确示出的内容。可以在相应方法之前、期间和之后提供额外步骤，并且对于相应方法的额外实施例，可以替换、消除或移动所描述的一些步骤。为简单的原因，不是所有步骤都在本文中详细描述。下面结合图2至图24D描述方法100和100’，图2至图24D示出了根据方法100和100’的实施例处于不同制造阶段的工件200的示意性立体图和局部截面图。因为半导体器件将由工件200形成，所以工件200可以根据上下文需要称为半导体器件200或器件200。图2至图4是根据一些实施例的处于各个制造阶段的工件200的示意性立体图。在图5A至图24D中，为了更好地示出本发明的各个方面，利用大写字母A结尾的图的每个示出了要形成的晶体管的沟道区域中的局部截面图(即，如图4中所示，沿沟道区域中的A-A线的切割，沟道区域沿栅极结构的纵向方向并且垂直于沟道层的纵向方向)利用大写字母B结尾的图的每个示出了要形成的晶体管的源极/漏极区域的局部截面图(即，如图4中所示，沿垂直于沟道层的纵向方向的源极/漏极区域中的B-B线的切割)。利用大写字母C结尾的图的每个示出了沿第一区域中的第一鳍的局部截面图(即，如图4中所示，沿第一区域中的第一鳍沿C-C线的切割)。利用大写字母D结尾的图的每个示出了沿第二区域中的第二鳍的局部截面图(即，如图4中所示，沿第二区域中的第二鳍沿D-D线的切割)。贯穿图2至图24D，X方向、Y方向和Z方向彼此垂直并且一致使用。此外，贯穿本发明，相同的参考标号用于表示相同的部件。本发明的实施例使用MBC晶体管结构，特别是GAA晶体管结构来描述，这仅是为了说明目的，并且不应解释为限制本发明的范围；例如，本发明也可以适用于其它多栅极器件，包括FinFET晶体管。

参考图1A和图2，方法100包括框102，其中接收工件200。工件200包括衬底202。在一些实施例中，衬底202可以是半导体衬底，诸如硅(Si)衬底。在一些实施例中，衬底202至少在其表面部分上包括单晶半导体层。衬底202可以包括单晶半导体材料，诸如但不限于Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP。可选地，衬底202可以包括化合物半导体和/或合金半导体。衬底202可以包括各个层，包括形成在半导体衬底上的导电层或绝缘层。衬底202包括第一区域204和第二区域206。第一区域204可以是包括I/O单元、ESD单元和其它电路的I/O区域。形成在第一区域204中的晶体管用于低功率和/或低泄漏应用。第二区域206可以是包括高性能计算(HPC)单元、中央处理单元(CPU)逻辑电路、存储器电路和其它核心电路的核心区域。形成在第二区域206中的晶体管用于高功率和/或高速应用。通常，第二区域206中的晶体管由于其耗电应用而需要比第一区域204中的晶体管强的电流驱动能力。应该指出，虽然在所示实施例中，区域204和206描绘为彼此相邻，但是这仅用于说明目的。在各个实施例中，区域204和206可以彼此相邻或彼此分隔开，其间设置有一个或多个其它区域，形成在区域204和206中的晶体管也是如此。

参考图3，方法100包括框104(图1A)，其中在衬底202上方形成一个或多个外延层。在一些实施例中，在区域204和206上方形成外延堆叠件212。外延堆叠件212包括由第二组分的外延层216介于其间的第一组分的外延层214，以及位于顶部外延层216上方的第一组分的顶部外延层214T。第一组分和第二组分可以不同。在实施例中，外延层214是硅锗(SiGe)并且外延层216是硅(Si)。但是，其它实施例也是可能的，包括提供具有不同氧化速率和/或蚀刻选择性的第一组分和第二组分的那些。应该指出，图3中示出了外延层214和216的每个的三(3)层，这仅用于说明目的并且不旨在限制超出权利要求中具体记载的内容。可以理解，可以在外延堆叠件212中形成任何数量的外延层；外延层的数量取决于用于形成晶体管期望的沟道层数量。在一些实施例中，外延层216的数量在2和10之间。

在一些实施例中，外延层214具有从约8nm至约12nm范围内的厚度。外延层214在厚度上可以是基本上均匀的。在一些实施例中，外延层216具有从约8nm至约10nm范围内的厚度。在一些实施例中，外延层216在厚度上可以是基本上均匀的。如下面更详细描述的，外延层216可以用作用于随后形成的GAA晶体管的沟道层(或沟道构件)并且其厚度基于器件性能考虑来选择。外延层214可以用于在相邻沟道层之间保留间隔(或称为间隙)，并且其厚度基于器件性能考虑来选择。外延层214随后将被去除并且也可以称为牺牲层214。像外延层214一样，顶部外延层214T可以由硅锗(SiGe)形成。顶部外延层214T可以厚于外延层214并且用于保护外延堆叠件212在制造工艺期间免受损坏。在一些情况下，顶部外延层214T的厚度可以在约20nm和约40nm之间。

举例来说，外延生长外延堆叠件212可以通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺和/或其它合适的外延生长工艺来实施。在一些实施例中，外延生长层(诸如外延层216)包括与衬底202相同的材料，诸如硅(Si)。在一些实施例中，顶部外延层214T和外延层214的组分基本上相同。在一些实施例中，外延层214和216包括与衬底202不同的材料。如上面所指出，在至少一些实例中，外延层214包括外延生长的Si

此外，在外延堆叠件212上方形成掩模层218。在一些实施例中，掩模层218包括第一掩模层218A和第二掩模层218B。第一掩模层218A是由氧化硅制成的垫氧化物层，其可以通过热氧化工艺来形成。第二掩模层218B由氮化硅(SiN)制成，其通过化学气相沉积(CVD)(包括低压CVD(LPCVD)和等离子体增强CVD(PECVD))、物理气相沉积(PVD)、原子层沉积(ALD)或其它合适的工艺来形成。

参考图4和图5A至图5D，方法100包括框106(图1A)，其中图案化外延堆叠件212以在第一区域204中形成第一半导体鳍220-1并且在第二区域206中形成第二半导体鳍220-2(统称为鳍220)，如图4和图5A至图5D中所示。在各个实施例中，鳍220的每个包括交错外延层214/216和顶部外延层214T的上部部分220A(也称为外延部分220A)以及通过图案化衬底202的顶部部分形成的基底部分220B。基底部分220B仍然具有从衬底202凸出的鳍形，并且也称为鳍形基底220B。通过使用包括光刻和蚀刻的图案化操作将掩模层218图案化为掩模图案。在一些实施例中，框106中的操作使用包括双重图案化或多重图案化工艺的合适的工艺来图案化外延堆叠件212。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化材料层。使用自对准工艺在图案化材料层旁边形成间隔件。然后去除材料层，并且然后剩余的间隔件或心轴可以用于在蚀刻工艺中通过限定在图案化掩模层218中的开口图案化外延堆叠件212，诸如干蚀刻(例如，反应离子蚀刻)、湿蚀刻和/或其它合适的工艺。因此堆叠的外延层214和216图案化为鳍220，在相邻鳍之间具有沟槽。鳍220的每个在Z方向上从衬底202向上突出并且在Y方向上纵向延伸。在图4中，两(2)个鳍220沿X方向间隔开，一个鳍设置在第一区域204之上并且一个鳍设置在第二区域206之上。但是鳍的数量不限于两个，并且可以少至一个或多于两个。应该指出，虽然在所示实施例中，两个鳍220描绘为彼此相邻，但是这仅用于说明目的。在各个实施例中，鳍220可以彼此相邻或彼此分隔开，其间设置有其它鳍。

参考图6A至图6D，方法100包括框108(图1A)，其中相邻鳍220之间的沟槽填充有介电材料以形成隔离部件222。隔离部件222可以包括一个或多个介电层。用于隔离部件222的合适的介电材料可以包括氧化硅、氮化硅、碳化硅、氟硅酸盐玻璃(FSG)、低K介电材料和/或其它合适的介电材料。介电材料可以通过包括热生长、CVD、HDP-CVD、PVD、ALD和/或旋涂技术的任何合适的技术来沉积。然后，实施平坦化操作，诸如化学机械抛光(CMP)方法，从而使得顶部外延层214T的上表面从隔离部件222暴露。框108中的操作随后使隔离部件222凹进以形成浅沟槽隔离(STI)部件(也表示为STI部件222)。可以使用任何合适的蚀刻技术来使隔离部件222凹进，包括干蚀刻、湿蚀刻、RIE和/或其它蚀刻方法，并且在示例性实施例中，使用各向异性干蚀刻来选择性去除隔离部件222的介电材料而不蚀刻鳍220。在所示实施例中，掩模层218通过在使隔离部件222凹进之前实施的CMP工艺来去除。在一些实施例中，掩模层218通过用于使隔离部件222凹进的蚀刻剂来去除。在所示实施例中，STI部件222设置在鳍形基底220B的侧壁上。STI部件222的顶面可以与外延部分220A的底面(或鳍形基底220B的顶面)共面，或者位于外延部220A的底面(或鳍形基底220B的顶面)下方约1nm至约10nm。在一些实施例中，在沉积隔离部件222之前在鳍220上方毯式沉积衬垫层223。在一些实施例中，衬垫层223由SiN或基于氮化硅的材料(例如SiON、SiCN或SiOCN)制成。然后，如图6A和图6B中所示，使衬垫层223凹进，使得鳍220的外延部分220A(以及所示实施例中的鳍形基底220B的顶部部分)暴露。

参考图7A至图7D，方法100包括框110(图1A)，其中在鳍220的侧壁上沉积包覆层226。在一些实施例中，包覆层226可以具有类似于外延层214或顶部外延层214T的组分的组分。在一个实例中，包覆层226可以由硅锗(SiGe)形成。它们的共同组分允许在随后蚀刻工艺中选择性并且同时去除外延层214和包覆层226。在一些实施例中，包覆层226可以使用气相外延(VPE)或分子束外延(MBE)在工件200上共形并且外延生长为毯式层。取决于选择性生长包覆层226的程度，可以实施回蚀工艺以暴露隔离部件222。

参考图8A至图8D，方法100包括框112(图1A)，其中在鳍220之间的沟槽中形成介电鳍228。形成介电鳍228的示例性工艺包括共形沉积第一介电层230以及随后在鳍220之间的沟槽中沉积第二介电层232。第二介电层232由第一介电层230围绕。第一介电层230可以使用CVD、ALD或合适的方法来共形沉积。第一介电层230内衬鳍220之间的沟槽的侧壁和底面。然后使用CVD、高密度等离子体CVD(HDPCVD)和/或其它合适的工艺在第一介电层230上方沉积第二介电层232。在一些情况下，第二介电层232的介电常数小于第一介电层230的介电常数。第一介电层230可以包括硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化锆铝、氧化铪或合适的介电材料。在一个实施例中，第一介电层230包括氧化铝。第二介电层232可以包括氧化硅、碳化硅、氮氧化硅、碳氮氧化硅或合适的介电材料。在一个实施例中，第二介电层232包括氧化硅。然后回蚀介电层230和232。回蚀工艺可以包括干蚀刻工艺，干蚀刻工艺使用氧、氮、含氟气体(例如，CF

参考图9A至图9D，方法100包括框114(图1A)，其中去除鳍220中的顶部外延层214T。在框114中，蚀刻工件200以选择性去除顶部外延层214T和包覆层226的部分以暴露最顶部外延层216，而基本上不损坏介电鳍228。在一些情况下，因为顶部外延层214T和包覆层226由硅锗(SiGe)形成，所以框114中的蚀刻工艺可以对硅锗(SiGe)具有选择性。例如，包覆层226和顶部外延层214T可以使用包括氢氧化铵(NH

参考图10A至图10D，方法100包括框116(图1A)，其中在鳍220的沟道区域上方形成伪栅极堆叠件240。在一些实施例中，采用栅极替换工艺(或后栅极工艺)，其中伪栅极堆叠件240用作用于功能栅极结构的预留位置。其它工艺和配置是可能的。在所示实施例中，伪栅极堆叠件240包括伪介电层以及设置在伪介电层上方的伪电极。为了图案化目的，在伪栅极堆叠件240上方沉积栅极顶部硬掩模242。栅极顶部硬掩模242可以是多层并且包括氮化硅掩模层242A以及位于氮化硅掩模层242A上方的氧化硅掩模层242B。鳍220的位于伪栅极堆叠件240下面的区域可以称为沟道区域。鳍220-1或鳍220-2任何一个中的沟道区域的每个夹置在用于源极/漏极形成的两个源极/漏极区域之间。在示例性工艺中，伪栅极堆叠件240中的伪介电层通过CVD毯式沉积在工件200上方。然后在伪介电层上方毯式沉积用于伪电极的材料层。然后使用光刻工艺图案化伪介电层和用于伪电极的材料层以形成伪栅极堆叠件240。在一些实施例中，伪介电层可以包括氧化硅，并且伪电极可以包括多晶硅(poly硅)。

参考图11A至图11D，方法100包括框118(图1A)，其中在伪栅极堆叠件240的侧壁上形成侧壁间隔件244。在一些实施例中，侧壁间隔件244可以具有在约2nm和约10nm之间的厚度。在一些实施例中，侧壁间隔件244可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低K材料和/或它们的组合。在一些实施例中，侧壁间隔件244包括多个层，诸如衬垫间隔件层244A和主间隔件层244B。举例来说，侧壁间隔件244可以通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其它合适的工艺的工艺在器件200上方共形沉积介电材料来形成。在共形沉积介电材料之后，可以回蚀介电材料的用于形成侧壁间隔件244的部分以暴露鳍220的未由伪栅极堆叠件240覆盖的部分(例如，在源极/漏极区域)。在一些情况下，回蚀工艺沿伪栅极堆叠件240的顶面去除介电材料的用于形成侧壁间隔件244的部分，从而暴露栅极顶部硬掩模242。在一些实施例中，回蚀工艺可以包括湿蚀刻工艺、干蚀刻工艺、多步蚀刻工艺和/或它们的组合。应该指出，在回蚀工艺之后，侧壁间隔件244仍然设置在伪栅极堆叠件240的侧壁上。

参考图12A至图12D，方法100包括框120(图1A)，其中使鳍220的源极/漏极区域凹进以在第一区域204中形成源极/漏极凹槽250-1并且在第二区域206中形成源极/漏极凹槽250-2(统称为源极/漏极凹槽250)。在伪栅极堆叠件240和侧壁间隔件244用作蚀刻掩模的情况下，各向异性蚀刻工件200以在鳍220的源极/漏极区域上方形成源极/漏极凹槽250。在一些实施例中，框120中的操作从源极/漏极区域去除外延层214和216、包覆层226以及鳍形基底220B的顶部部分，从而暴露源极/漏极凹槽250中的隔离部件222。在所示实施例中，源极/漏极凹槽250延伸至鳍形基底220B中并且位于隔离部件222的顶面下方。框120中的各向异性蚀刻可以包括干蚀刻工艺。例如，干蚀刻工艺可以实施氢、含氟气体(例如，CF

参考图13A至图13D，方法100包括框122(图1A)，其中在外延层214的横向末端上形成内部间隔件252。在一些实施例中，实施横向蚀刻(或水平凹进)以使外延层214凹进以在外延层214的横向末端上形成腔。外延层214的蚀刻量可以在从约2nm至约10nm范围内。当外延层214是SiGe时，横向蚀刻工艺可以使用蚀刻剂，诸如但不限于氢氧化铵(NH

参考图14A至图14D，方法100包括框124(图1A)，其中在第一区域204和第二区域206中从鳍形基底220B的凹进顶面外延生长基底外延层254。举例来说，外延生长基底外延层254可以通过气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺来实施。在一些实施例中，基底外延层254包括与衬底202相同的材料，诸如硅(Si)。在一些可选实施例中，基底外延层254包括与衬底202不同的半导体材料，诸如硅锗(SiGe)。如图14B中所示，基底外延层254当其上升至隔离部件222的顶面之上时可以呈现有小平面的生长，从而使得隔离部件222之上的基底外延层254的宽度大于隔离部件222之上(伪栅极堆叠件240下面)的鳍形基底220B的宽度。在一些实施例中，基底外延层254基本上不含掺杂剂(即，具有从约0cm

参考图15A至图15D，方法100包括框126(图1A)，其中在第一区域204和第二区域206中的基底外延层254上方形成绝缘层256。在一些实施例中，绝缘层256包括氧化硅(SiO

在一些实施例中，源极/漏极凹槽250可以具有高的高宽比并且防止在沉积绝缘层256期间介电材料覆盖源极/漏极凹槽250的顶部开口，框126中的操作可以采用循环沉积工艺。在循环沉积工艺中，框126中的操作在介电材料沉积和蚀刻工艺之间交替进行，以清除积聚在源极/漏极凹槽250的顶部开口的边缘处的介电材料，并且通过循环逐渐生长绝缘层256的厚度。蚀刻工艺也有助于从源极/漏极凹槽250的侧壁去除介电材料。在一些情况下，循环沉积工艺可能需要约1个循环至约5个循环。

参考图16A至图16D，方法100包括框128(图1A)，其中在回蚀工艺中在第二区域206中使绝缘层256凹进。具有暴露第二区域206中的源极/漏极凹槽250-2的开口的掩模层260限制了对第二区域206中的绝缘层256的蚀刻工艺。掩模层260可以是底部抗反射涂覆(BARC)层并且通过使用光刻工艺来图案化，光刻工艺可以包括在掩模层260上形成抗蚀剂层，通过光刻曝光工艺曝光抗蚀剂，实施曝光后烘烤工艺，显影抗蚀剂层以形成暴露掩模层260的一部分的图案化抗蚀剂层，图案化掩模层260，以及最后去除图案化抗蚀剂层。回蚀工艺可以使用合适的蚀刻工艺，诸如干蚀刻工艺、湿蚀刻工艺或RIE工艺。回蚀工艺使源极/漏极凹槽250-2中的绝缘层256凹进至确定的高度h3(例如，通过控制蚀刻时间)，从而使得最底部外延层216的侧壁完全暴露。在一些实施例中，高度h3在从约4nm至约6nm范围内。在各个实施例中，第二区域206中的绝缘层256的顶面位于最底部外延层216的底面下方，并且最底部内部间隔件252部分暴露，如图16D中所示。参考图16B，由于减薄源极/漏极凹槽250-2中的绝缘层256，可以释放先前在源极/漏极凹槽250-2的拐角区域处捕获的气隙258。然后在诸如蚀刻、抗蚀剂剥离或等离子灰化的合适的工艺中去除掩模层260。

参考图17A至图17D，方法100包括框130(图1A)，其中在源极/漏极凹槽250-1中形成第一外延源极/漏极部件264-1并且在源极/漏极凹槽250-2中形成第二外延源极/漏极部件264-2(统称为源极/漏极部件264)。在实施例中，形成外延源极/漏极部件264包括通过MBE工艺、化学气相沉积工艺和/或其它合适的外延生长工艺外延生长一个或多个半导体层。在进一步实施例中，外延源极/漏极部件264原位或异位掺杂有n型掺杂剂或p型掺杂剂。例如，在一些实施例中，外延源极/漏极部件264包括掺杂有磷的硅，用于形成用于n型FET的外延源极/漏极部件。在一些实施例中，外延源极/漏极部件264包括掺杂有硼的硅锗(SiGe)，用于形成用于p型FET的外延源极/漏极部件。外延源极/漏极部件264的半导体层选择性生长在暴露在源极/漏极凹槽中的不同半导体表面上，诸如外延层216的横向末端。因为绝缘层256覆盖基底外延层254的顶面，所以外延源极/漏极部件264的外延生长不会从那里发生。换句话说，绝缘层256阻挡从外延源极/漏极部件264的底部至鳍形基底220B(或衬底202)的可能电流路径。因此，衬底泄漏电流显著减小。此外，第一区域204中的外延源极/漏极部件264-1具有比第二区域206中的外延源极/漏极部件264-2小的高度和小的体积。外延源极/漏极部件264-1接触顶部外延层216但是不接触底部外延层(例如，如图17C中所示的最底部一个)。作为比较，外延源极/漏极部件264-2接触第二区域206中的所有可用外延层216。因此，在随后工艺中形成在第一区域204中的GAA晶体管将具有比形成在第二区域206中的GAA晶体管少的功能沟道层。

参考图17B。外延源极/漏极部件264可以呈现有小平面的生长。可以在外延源极/漏极部件264-1的底面和绝缘层256的顶面之间形成气隙266。气隙266堆叠在气隙258之上。气隙266可以具有从约12nm至约24nm范围内的高度h4。可以在外延源极/漏极部件264-2的底面和绝缘层256的顶面之间形成气隙268。气隙268定位在气隙266下方。然而，因为气隙268从源极/漏极凹槽250-2的拐角区域向上延伸，所以气隙268在气隙258、266和268中具有最大的高度和最大的体积。气隙268可以具有从约15nm至约30nm范围内的高度h5。

参考图18A至图18D，方法100包括框132(图1A)，其中在工件200的前侧上沉积接触蚀刻停止层(CESL)270和层间介电层(ILD)272。在示例性工艺中，首先CESL 270共形沉积在工件200上方，并且然后ILD层272沉积在CESL 270上方。CESL 270可以包括氮化硅、氧化硅、氮氧化硅和/或本领域已知的其它材料。CESL 270可以使用ALD、等离子体增强化学气相沉积(PECVD)工艺和/或其它合适的沉积或氧化工艺来沉积。在一些实施例中，ILD层272包括诸如SiCN、SiON、SiOCN、正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃的材料或者诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)的掺杂的氧化硅和/或其它合适的介电材料。ILD层272可以通过旋涂、FCVD工艺或其它合适的沉积技术来沉积。在一些实施例中，在形成ILD层272之后，可以退火工件200以提高ILD层272的完整性。为了去除过量的材料(包括栅极顶部硬掩模242)并且为了暴露伪栅极堆叠件240的顶面，可以对工件200实施平坦化工艺(诸如CMP工艺)以提供平坦的顶面。伪栅极堆叠件240的顶面暴露在平坦顶面上。

参考图19A至图19D，方法100包括框134(图1A)，其中选择性去除伪栅极堆叠件240、外延层214和包覆层226。通过选择性蚀刻工艺从工件200去除在框132结束时暴露的伪栅极堆叠件240。选择性蚀刻工艺可以是选择性湿蚀刻工艺、选择性干蚀刻工艺或它们的组合。在所描绘实施例中，选择性蚀刻工艺选择性去除伪介电层和伪电极，而基本上不损坏外延层216和侧壁间隔件244。去除伪栅极堆叠件240在沟道区域上方产生栅极沟槽274。在去除伪栅极堆叠件240之后，沟道区域中的外延层214、外延层216和包覆层226暴露在栅极沟槽274中。随后，框134中的操作从栅极沟槽274选择性去除外延层214和包覆层226以释放外延层216。选择性去除外延层214和包覆层226可以通过选择性干蚀刻、选择性湿蚀刻或其它选择性蚀刻工艺来实现。在一些实施例中，选择性湿蚀刻包括氢氧化铵(NH

参考图20A至图20D，方法100包括框136(图1A)，其中在栅极沟槽274中形成栅极结构276(也称为功能栅极结构276或金属栅极结构276)以接合沟道层216的每个。栅极结构276的每个包括设置在沟道层216上方的界面层278、设置在界面层278上方的高k介电层280以及位于高k介电层280上方的栅电极层282。界面层278和高k介电层280统称为栅极介电层。界面层278可以包括氧化硅并且由于预清洁工艺而形成。示例性预清洁工艺可以包括使用RCA SC-1(氨、过氧化氢和水)和/或RCA SC-2(盐酸、过氧化氢和水)。预清洁工艺氧化沟道层216的暴露半导体表面和鳍形基底202B的暴露半导体表面以形成界面层。也就是说，隔离部件222的暴露介电表面可以不由界面层278覆盖。然后高k介电层280使用ALD、CVD和/或其它合适的方法沉积在界面层278上方。高k介电层280也覆盖隔离部件222的暴露表面。高k介电层280包括高k介电材料。在一个实施例中，高k介电层280可以包括氧化铪。可选地，高k介电层280可以包括其它高k电介质，诸如氧化钛(TiO

在形成高k介电层280之后，在高k介电层280上方沉积栅电极层282。栅电极层282可以是包括至少一个功函层和金属填充层的多层结构。举例来说，至少一个功函层可以包括氮化钛(TiN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钽(TaN)、钽铝(TaAl)、氮化钽铝(TaAlN)、碳化钽铝(TaAlC)、碳氮化钽(TaCN)或碳化钽(TaC)。金属填充层可以包括铝(Al)、钨(W)、镍(Ni)、钛(Ti)、钌(Ru)、钴(Co)、铂(Pt)、氮化钽硅(TaSiN)、铜(Cu)、其它难熔金属或其它合适的金属材料或它们的组合。在各个实施例中，栅电极层282可以通过ALD、PVD、CVD、电子束蒸发或其它合适的工艺来形成。虽然图中没有明确显示，但是栅极结构276沉积为联合栅极结构，并且然后回蚀直至介电鳍228将联合栅极结构分隔成彼此分隔开的栅极结构276。介电鳍228也在相邻栅极结构276之间提供电隔离。回蚀栅极结构276可以包括使用硝酸、盐酸、硫酸、氢氧化铵、过氧化氢或它们的组合的选择性湿蚀刻工艺。在所描绘实施例中，沟道层216的每个由相应栅极结构276包裹。在框136结束时，可以回蚀沟道区域中的介电鳍228的突出部分，特别是第三介电层234，如图20A中所示。

参考图21A至图21D，方法100包括框138(图1A)，其中在工件200的前侧中形成金属覆盖层284、自对准覆盖(SAC)层286、栅极切割部件288和源极/漏极接触件290。在一些实施例中，金属覆盖层284可以包括钛(Ti)、氮化钛(TiN)、氮化钽(TaN)、钨(W)、钌(Ru)、钴(Co)或镍(Ni)，并且可以使用PVD、CVD或金属有机化学气相沉积(MOCVD)来沉积。在一个实施例中，金属覆盖层284包括钨(W)，诸如无氟钨(FFW)，并且通过PVD来沉积。金属覆盖层284电连接栅极结构276。在沉积金属覆盖层284之后，SAC层286通过CVD、PECVD或合适的沉积工艺沉积在工件200上方。SAC层286可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化锆铝、氧化铪或合适的介电材料。然后实施光刻工艺和蚀刻工艺以蚀刻沉积的SAC层286以形成栅极切割开口以暴露介电鳍的顶面。此后，通过CMP工艺沉积并且平坦化介电材料以在栅极切割开口中形成栅极切割部件288。用于栅极切割部件288的介电材料可以使用HDPCVD、CVD、ALD或合适的沉积技术来沉积。在一些情况下，栅极切割部件288可以包括氧化硅、氮化硅、碳化硅、碳氮化硅、氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧化锆铝、氧化铪或合适的介电材料。在一些实施例中，栅极切割部件288和SAC层286可以具有不同的组分以引入蚀刻选择性。栅极切割部件288和直接位于其下面的对应介电鳍228共同将金属覆盖层284分隔成段。源极/漏极接触件290可以包括钨(W)、钌(Ru)、钴(Co)、铜(Cu)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钼(Mo)、镍(Ni)或它们的组合，并且可以使用PVD、CVD或金属有机化学气相沉积(MOCVD)来沉积。工件200也可以包括位于源极/漏极接触件290和外延源极/漏极部件264之间的硅化物部件292以进一步减小接触电阻。硅化物部件292可以包括硅化钛(TiSi)、硅化镍(NiSi)、硅化钨(WSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、它们的组合或其它合适的化合物。可选地，可以跳过硅化物形成并且源极/漏极接触件290直接接触外延源极/漏极部件264。

工件200可以经受进一步处理以形成本领域已知的各个部件和区域。例如，随后处理可以在衬底202上形成配置为连接各个部件以形成可以包括一个或多个多栅极器件的功能电路的各个接触件、通孔、金属线和多层互连部件(例如，金属层和层间电介质)。在进一步实例中，多层互连可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各个互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，使用镶嵌和/或双重镶嵌工艺来形成与铜相关的多层互连结构。此外，可以在方法100之前、期间和之后实施额外工艺步骤，并且可以根据方法100的各个实施例替换或消除上面描述的一些工艺步骤。

现在参考图1B，图1B显示了方法100的可选实施例的流程图，表示为方法100’。方法100’进入框102-124中的操作。在框124中的操作之后，方法100’进入框125和127中的操作。在框127中的操作之后，方法100’继续进入框130-138中的操作。下面结合图22A至图24D描述方法100’。为了简洁起见，下面不再重复共用的操作。

参考图22A至图22D，在框122中的操作之后，方法100’包括框125(图1B)，其中第一区域204中的基底外延层254继续生长额外高度。在一些实施例中，额外高度可以在从约20nm至约28nm范围内，从而使得第一区域204中的基底外延层254完全覆盖最底部外延层216的侧壁，如图22C中所示。具有暴露第一区域204中的源极/漏极凹槽250-1的开口的掩模层260抑制了对第一区域204的额外外延生长，如图22B中所示。掩模层260可以是底部抗反射涂覆(BARC)层并且通过使用光刻工艺来图案化，光刻工艺可以包括在掩模层260上形成抗蚀剂层，通过光刻曝光工艺曝光抗蚀剂，实施曝光后烘烤工艺，显影抗蚀剂层以形成暴露掩模层260的一部分的图案化抗蚀剂层，图案化掩模层260，以及最后去除图案化抗蚀剂层。额外外延生长第一区域204中的基底外延层254可以利用与框124中基本上相同的操作来实施，诸如通过气相外延(VPE)、超高真空CVD(UHV-CVD)、分子束外延(MBE)和/或其它合适的工艺。基底外延层254当其在第一区域204中继续上升时可以呈现有小平面的生长，从而使得第一区域204中的基底外延层254的宽度以及高度和体积大于其在第二区域206中的对应物。在第一区域204中额外生长基底外延层254可以在时间控制下进行。然后在诸如蚀刻、抗蚀剂剥离或等离子灰化的合适的工艺中去除掩模层260。

参考图23A至图23D，方法100’包括框127，其中在第一区域204和第二区域206中的基底外延层254上方形成绝缘层256。在一些实施例中，绝缘层256包括氧化硅(SiO

在一些实施例中，源极/漏极凹槽250可以具有高的高宽比并且在沉积绝缘层256期间防止介电材料覆盖源极/漏极凹槽250的顶部开口，框127中的操作可以采用循环沉积工艺。在循环沉积工艺中，框126中的操作在介电材料沉积和蚀刻工艺之间交替进行，以清除积聚在源极/漏极凹槽250的顶部开口的边缘处的介电材料，并且通过循环逐渐生长绝缘层256的厚度。蚀刻工艺也有助于从源极/漏极凹槽250的侧壁去除介电材料。在实例中，循环沉积工艺可能需要约5至约100个循环。

在框127中的操作之后，方法100’继续至与方法100共用的框130-138中的操作。为了简洁起见，下面不再重复共用的操作。在框138中的操作之后，所得工件200在图24A至图24D中显示。外延源极/漏极部件264原位或异位掺杂有n型掺杂剂或p型掺杂剂。例如，在一些实施例中，外延源极/漏极部件264包括掺杂有磷的硅，用于形成用于n型FET的外延源极/漏极部件。在一些实施例中，外延源极/漏极部件264包括掺杂有硼的硅锗(SiGe)，用于形成用于p型FET的外延源极/漏极部件。外延源极/漏极部件264的半导体层选择性生长在暴露在源极/漏极凹槽中的不同半导体表面上，诸如外延层216的横向末端。因为绝缘层256覆盖基底外延层254的顶面，所以外延源极/漏极部件264的外延生长不会从那里发生。换句话说，绝缘层256阻挡从外延源极/漏极部件264的底部至鳍形基底220B(或衬底202)的可能电流路径。因此，衬底泄漏电流显著减小。此外，第一区域204中的外延源极/漏极部件264-1具有比第二区域206中的外延源极/漏极部件264-2小的高度和小的体积。外延源极/漏极部件264-1接触顶部沟道层216但是不接触底部沟道层(例如，如图24C中所示的最底部一个)。作为比较，外延源极/漏极部件264-2接触第二区域206中的所有可用沟道层216。因此，第一区域204中的GAA晶体管具有比形成在第二区域206中的GAA晶体管更少的功能沟道层。

虽然不旨在进行限制，但是本发明的实施例提供了以下优势中的一个或多个。例如，本发明的实施例在提供不同功能的一个IC芯片的不同区域中形成可调整数量的堆叠沟道层。这有利于满足各个晶体管的不同电流驱动能力的要求。此外，本发明的一些实施例提供衬底泄漏电流抑制。本发明的实施例可以容易地集成至现有的半导体制造工艺中。

在一个示例性方面，本发明涉及方法。方法包括：在衬底上形成沟道层和牺牲层的堆叠件，沟道层和牺牲层具有不同的材料组分并且在垂直方向上交替设置；图案化堆叠件以形成半导体鳍；在半导体鳍的侧壁上形成隔离部件；使半导体鳍凹进，从而形成源极/漏极凹槽，从而使得半导体鳍的凹进顶面位于隔离部件的顶面下方；从半导体鳍的凹进顶面生长基底外延层；在源极/漏极凹槽中沉积绝缘层。绝缘层位于基底外延层之上并且位于最底部沟道层之上。方法还包括：在源极/漏极凹槽中形成外延部件，其中，外延部件位于绝缘层之上。在一些实施例中，绝缘层将基底外延层与外延部件分隔开而使基底外延层不接触外延部件。在一些实施例中，绝缘层完全覆盖最底部沟道层的侧壁。在一些实施例中，基底外延层的顶面位于最底部沟道层的底面下方并且位于最底部牺牲层的顶面之上。在一些实施例中，基底外延层完全覆盖最底部沟道层的侧壁。在一些实施例中，绝缘层和基底外延层共同覆盖最底部沟道层的侧壁。在一些实施例中，沉积绝缘层包括循环沉积工艺。在一些实施例中，沉积绝缘层包括等离子体增强化学气相沉积(PECVD)工艺。在一些实施例中，方法还包括：形成将半导体鳍夹置在中间的第一介电鳍和第二介电鳍，其中，沉积绝缘层在第一介电鳍和第二介电鳍的拐角区域处的绝缘层下面捕获第一气隙。在一些实施例中，形成外延部件在外延部件和绝缘层之间捕获第二气隙，并且第二气隙位于第一气隙之上。

在另一示例性方面，本发明涉及一种制造半导体器件的方法。方法包括：在半导体衬底上形成沟道层和牺牲层的外延堆叠件，沟道层和牺牲层具有不同的材料组分，并且在垂直方向上交替堆叠；图案化外延堆叠件以在半导体衬底的第一区域中形成第一半导体鳍并且在半导体衬底的第二区域中形成第二半导体鳍；使第一源极/漏极区域中的第一半导体鳍凹进；使第二源极/漏极区域中的第二半导体鳍凹进；在第一源极/漏极区域和第二源极/漏极区域中形成外延层；在第一源极/漏极区域和第二源极/漏极区域中的外延层上形成介电层，其中，第一源极/漏极区域中的介电层的顶面位于第二源极/漏极区域中的介电层的顶面之上；以及在第一源极/漏极区域中形成第一源极/漏极部件并且在第二源极/漏极区域中形成第二源极/漏极部件，其中，第二源极/漏极部件与第二半导体鳍中的最底部沟道层接触，并且第一源极/漏极部件不与第一半导体鳍中的最底部沟道层接触。在一些实施例中，第一源极/漏极部件不与第一半导体鳍中的两个或多个底部沟道层接触。在一些实施例中，形成外延层包括：在第一源极/漏极区域和第二源极/漏极区域中生长外延层；沉积覆盖第二源极/漏极区域中的外延层的掩蔽层；继续在第一源极/漏极区域中生长外延层；以及去除掩蔽层。在一些实施例中，形成介电层包括：沉积介电层，从而使得第一源极/漏极区域中的介电层的顶面位于第一半导体鳍中的最底部沟道层之上，并且第二源极/漏极区域中的介电层的顶面位于第二半导体鳍中的最底部沟道层之上；沉积覆盖第一源极/漏极区域中的介电层的掩蔽层；使第二源极/漏极区域中的介电层的顶面凹进；以及去除掩蔽层。在一些实施例中，方法还包括：从第一半导体鳍和第二半导体鳍去除牺牲层；以及形成栅极结构，其中，栅极结构包裹第一半导体鳍和第二半导体鳍中的沟道层的每个。在一些实施例中，方法还包括：形成邻接栅极结构的内部间隔件，其中，至少最底部内部间隔件横向堆叠在介电层和栅极结构之间。

在又一示例性方面，本发明涉及半导体器件。半导体器件包括：沟道层，设置在衬底上方；栅极结构，包覆沟道层的每个，栅极结构包括栅极介电层和栅电极层；第一外延部件，邻接最顶部沟道层；第二外延部件，位于第一外延部件下面；内部间隔件，介于第一外延部件和栅极结构之间；以及介电层，设置在第一外延部件和第二外延部件之间。介电层和第二外延部件将第一外延部件与至少最底部沟道层分隔开而使第一外延部件不接触至少最底部沟道层。在一些实施例中，介电层完全覆盖最底部沟道层的侧壁。在一些实施例中，第二外延部件完全覆盖最底部沟道层的侧壁。在一些实施例中，第一外延部件的宽度大于第二外延部件的宽度。

上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。