延迟控制电路以及包括该延迟控制电路的存储器模块

相关申请的交叉引用

本申请要求于2022年5月27日在韩国知识产权局提交的韩国专利申请No.10-2022-0065184的优先权，该韩国专利申请的公开内容通过引用整体地并入本文。

技术领域

本发明构思涉及一种延迟控制电路以及一种包括该延迟控制电路的存储器模块。

背景技术

动态随机存取存储器(DRAM)是一种将数据的每个位存储在存储单元中的RAM。通常用作电子系统的主存储器的DRAM往往具有高速度和高集成度。这样的DRAM可以包括多个输入/输出引脚。在多个输入/输出引脚当中，可以包括多个命令/地址引脚。

为了使命令和数据通过多个命令/地址引脚被准确地发送到DRAM，在预先确定的数据位时间内将信号输入到多个命令/地址引脚。随着DRAM变得更快，数据位时间减少。结果，需要信号被几乎同时地输入到多个命令/地址引脚。

为了训练DRAM使得信号被几乎同时地输入到多个命令/地址引脚，可以采用以恒定步长(step)来延迟命令/地址信号的延迟单元。

发明内容

本发明构思的实施例提供一种延迟控制电路，用以对延迟单元的工艺-电压-温度(PVT)特性进行补偿，使得所述延迟单元以恒定步长延迟输入信号。

本发明构思的实施例提供一种延迟控制电路，用以基于半导体器件的工作频率来控制延迟单元，使得所述延迟单元不管所述工作频率如何都以恒定步长延迟输入信号。

本发明构思的实施例提供一种存储器模块，所述存储器模块包括存储器控制器，所述存储器控制器不管存储器件的工作频率如何都以恒定步长延迟信号、并使用延迟了所述恒定步长的所述信号来训练所述存储器件。

根据本发明构思的实施例，提供了一种延迟控制电路，所述延迟控制电路包括：延迟单元，所述延迟单元包括多个偏置反相器、多个第一RC电路和多个第二RC电路，其中，所述延迟单元响应于步长码的值来激活一定数目的第一RC电路，将从外部输入的信号延迟基于所激活的第一RC电路的数目的延迟时间，并输出延迟后的信号；ZQ校准器，所述ZQ校准器包括多个上拉电路和多个下拉电路，其中，所述ZQ校准器调整激活的上拉电路的数目和激活的下拉电路的数目，以调整传输线的阻抗，并且向所述多个偏置反相器输入基于与所述激活的上拉电路的数目和所述激活的下拉电路的数目相对应的校准码的上拉电压和下拉电压；以及步长调整器，所述步长调整器包括第一环形振荡器，所述第一环形振荡器包括多个测试延迟单元，所述多个测试延迟单元具有与所述延迟单元的电路结构等同的电路结构，其中，所述步长调整器基于取决于包括在所述第一环形振荡器中的所述第二RC电路是否被激活的脉冲周期来确定所述第一RC电路和所述第二RC电路的特性，并且基于所述特性和所述延迟控制电路的工作频率来激活一定数目的第二RC电路。

根据本发明构思的实施例，提供了一种延迟控制电路，所述延迟控制电路包括：延迟单元，所述延迟单元包括多个偏置反相器、多个第一RC电路和多个第二RC电路，其中，所述延迟单元基于从外部输入的步长码的值来激活一定数目的第一RC电路，将从外部输入的信号延迟基于所激活的第一RC电路的数目的延迟时间，并输出延迟后的信号；ZQ校准器，所述ZQ校准器用于调整ZQ校准码的值以调整传输线的阻抗，并且用于向所述多个偏置反相器输入基于所述ZQ校准码的上拉电压和下拉电压；以及步长调整器，所述步长调整器用于基于取决于所述第二RC电路是否被激活的延迟时间来确定所述第二RC电路的特性，并且根据所述特性和所述延迟控制电路的工作频率来确定要激活的第二RC电路的数目，以控制所述延迟单元的延迟时间以与所述工作频率无关的恒定步长增加。

根据本发明构思的实施例，提供了一种存储器模块，所述存储器模块包括：存储器件，所述存储器件包括多个命令/地址引脚；以及存储器控制器，所述存储器控制器用于向所述多个命令/地址引脚输入多个信号，其中，所述存储器控制器包括用于将输入信号延迟基于步长码的值的延迟时间的延迟单元，使用查找表和ZQ校准码来调整所述延迟单元，使得所述延迟时间根据所述步长码的值增加恒定步长，并且使用调整后的延迟单元来调整从其输出所述多个信号中的每个信号的时序，使得所述多个信号被同时地输入到所述多个命令/地址引脚。

附图说明

根据结合附图进行的以下详细描述，将更清楚地理解本发明构思的上述和其他特征，在附图中：

图1是图示了根据本发明构思的实施例的延迟控制电路的视图。

图2A和图2B是图示了根据本发明构思的实施例的延迟单元的电路结构的视图。

图3A是具体地图示了根据本发明构思的实施例的反相器的电路图。

图3B是具体地图示了根据本发明构思的实施例的RC电路的电路图。

图4是图示了根据本发明构思的实施例的ZQ校准器的详图。

图5A和图5B是详细地图示了根据本发明构思的实施例的步长调整器的视图。

图6是图示了根据本发明构思的实施例的步长调整器的操作时序的时序图。

图7是图示了根据本发明构思的实施例的查找表的视图。

图8A、图8B和图8C是图示了根据本发明构思的实施例的延迟调整电路的延迟调整效果的视图。

图9是图示了根据本发明构思的实施例的存储器模块的视图。

具体实施方式

在下文中，将参考附图描述本发明构思的实施例。

图1是图示了根据本发明构思的实施例的延迟控制电路的视图。

参考图1，延迟控制电路10可以包括延迟单元100、ZQ校准器200和步长调整器300。

延迟单元100可以将从外部输入的输入信号SIN延迟一延迟时间。延迟单元100可以将延迟了延迟时间的信号作为输出信号SOUT输出到外部。

延迟单元100可以从外部接收具有预先确定数目的位的步长码CODE[Z:0]，以改变延迟时间。延迟单元100可以随着步长码CODE[Z:0]的位值增加而增加延迟时间。

延迟控制电路10可以被包括在具有输入/输出接口的半导体器件中。半导体器件可以执行用于调整接口的数据输入/输出时序(timing)的训练，并且延迟控制电路10可以用于训练接口。

为了准确地训练接口，延迟单元100应当能够随着步长码CODE[Z:0]的位值增加而将延迟时间增加恒定延迟步长。延迟步长的大小可以与半导体器件的工作频率无关。例如，当步长码CODE[Z:0]的位值不管半导体器件的工作频率是3200Mbps还是6400Mbps如何都增加了“1”时，延迟单元100应当能够将延迟时间增加2.5ps。

延迟单元100可以使用反相器和RC电路来实现。例如，反相器可以具有传播延迟(propagation delay)，而可以为电阻器-电容器电路的RC电路可以具有根据时间常数而确定的RC延迟。延迟单元100可以具有基于传播延迟和RC延迟而确定的延迟时间。

虽然可能不容易将单个反相器的传播延迟降低至特定水平以下，但是可以更容易地将单个RC电路的时间常数降低至延迟步长水平。因此，延迟单元100可以使用反相器来生成参考延迟，并且基于步长码CODE[Z:0]，可以调整具有相同的时间常数的多个RC电路当中激活的RC电路的数目以生成额外延迟。

即使当包括在延迟单元100中的RC电路具有相同的时间常数时，延迟时间也可以随着激活的RC电路的数目增加而非线性地增加。例如，RC电路的RC延迟的部分可以随着激活的RC电路的数目增加而增加。因此，随着激活的RC电路的数目增加，延迟时间可以逐渐地增加。因此，当延迟单元100未被校正时，它可能不会实现恒定延迟步长。

另外，当半导体器件的工艺-电压-温度(PVT)特性变化时，传播延迟和RC延迟发生改变的事实可能妨碍延迟单元100具有恒定延迟步长。

另外，当基于半导体器件的工作频率来控制延迟控制电路10时，延迟单元100可能不能具有与工作频率无关的延迟步长。

根据本发明构思的实施例，延迟控制电路10可以使用ZQ校准器200、步长调整器300等来控制延迟单元100使其具有与工作频率和PVT特性无关的延迟步长。

例如，延迟单元100可以根据步长码CODE[Z:0]来控制RC电路的激活，并且可以调整反相器的传播延迟，以线性地增加延迟时间。

另外，延迟单元100可以使用从ZQ校准器200输出的校准码ZQCAL[X:0]，以对包括在延迟单元100中的半导体器件的PVT特性进行补偿。ZQ校准器200可以执行阻抗调整，使得即使半导体器件的PVT特性有变化也可以实现半导体器件的传输线的阻抗匹配，并且校准码ZQCAL[X:0]可以是要被输入以用于阻抗调整的码。

另外，步长调整器300可以对包括在延迟单元100中的半导体器件的PVT特性进行补偿，并且可以向延迟单元100输出用于控制延迟单元100使其具有与工作频率无关的延迟步长的修整码TRIM[Y:0]。例如，步长调整器300可以参考查找表基于半导体器件的PVT特性和工作频率来控制延迟单元100，使得延迟单元100可以具有与PVT特性的变化以及工作频率无关的延迟步长。

在下文中，将参考图2A至图3B详细地描述根据本发明构思的实施例的延迟单元100。

图2A和图2B是图示了根据本发明构思的实施例的延迟单元的电路结构的视图。

参考图2A，延迟单元100可以包括多个子延迟单元101、102、103和104。子延迟单元101至104中的每一者可以具有相同的电路结构并且可以彼此串联连接。例如，可以将输入信号SIN输入到第一子延迟单元101的输入端子，可以通过第四子延迟单元104的输出端子来输出延迟后的输出信号SOUT，并且子延迟单元101至104的剩余输入端子或输出端子可以连接到相邻的子延迟单元的输出端子或输入端子。

图2B是详细地图示了子延迟单元101的电路结构的电路图。

参考图2B，子延迟单元101可以包括多个反相器111和112、多个第一RC电路121、122、123和124、以及多个第二RC电路131、132、133和134。

可以通过如参考图1所描述的校准码ZQCAL[X:0]来控制多个反相器111和112。校准码ZQCAL[X:0]可以是由ZQ校准器200生成的信号并且可以包括上拉码和下拉码。基于上拉码而确定的上拉电压VPU和基于下拉码而确定的下拉电压VPD可以被输入到多个反相器111和112，以对多个反相器111和112的PVT特性进行补偿。将稍后参考图3A描述多个反相器111和112的更详细的电路结构的示例。

可以通过如参考图1所描述的步长码CODE[Z:0]来控制多个第一RC电路121至124。步长码CODE[Z:0]可以控制延迟单元100中激活的第一RC电路的数目。在图2A和图2B的示例中，一个子延迟单元可以包括四个第一RC电路，因此，包括四个子延迟单元的延迟单元100可以包括总共16个第一RC电路。在这种情况下，步长码CODE[Z:0]可以由4位数据组成。步长码CODE[Z:0]的4位数据可以控制包括在延迟单元100中的16个第一RC电路当中激活的RC电路的数目。例如，步长码CODE[Z:0]可以具有“0000”至“1111”的值，并且可以根据步长码CODE[Z:0]的值来激活0至16个第一RC电路。

根据本发明构思的实施例，延迟单元100还可以包括可以通过如参考图1所描述的修整码TRIM[Y:0]来控制的多个第二RC电路131至134。与步长码CODE[Z:0]类似，修整码TRIM[Y:0]可以控制延迟单元100中激活的第二RC电路的数目。修整码TRIM[Y:0]可以由步长调整器300生成，并且可以被控制为对第一RC电路121至124的PVT特性和第二RC电路131至134的PVT特性进行补偿，并且使得延迟单元100被控制为具有与工作频率无关的大小的延迟步长。

第一RC电路121至124和第二RC电路131至134可以具有相同的电路结构，并且可以具有相同的时间常数。将稍后参考图3B来描述第一RC电路121至124的结构和第二RC电路131至134的结构。

图3A是具体地图示了根据本发明构思的实施例的反相器的电路图。

参考图3A，第一反相器111可以包括多个晶体管TR1、TR2、TR3、TR4、TR5和TR6。第一晶体管TR1和第二晶体管TR2可以提供反相器的基本电路INV，用于使输入端子的信号IN反相并将反相信号OUT输出到输出端子。当在基本电路INV中，输入端子的信号IN被反相并且反相信号OUT被输出到输出端子时，在输入端子的信号IN与输出端子的反相信号OUT之间可能出现传播延迟。

第三晶体管TR3和第四晶体管TR4可以控制流入基本电路INV的电流量以调整传播延迟的大小。例如，可以根据施加到第三晶体管TR3的栅极的正偏置电压VBP的大小和施加到第四晶体管TR4的栅极的负偏置电压VBN的大小来控制流向基本电路INV的电流量。如同第一反相器111这样的，用于使用正偏置电压VBP和负偏置电压VBN来控制基本电路INV中流动的电流量的反相器可以被称为偏置反相器。换句话说，可以将第一反相器111称为偏置反相器。

根据本发明构思的实施例，可以根据输入到延迟单元100的步长码CODE[Z:0]来确定施加到第一反相器111的正偏置电压VBP和负偏置电压VBN。例如，可以预先确定正偏置电压VBP和负偏置电压VBN，使得在延迟单元100中生成的延迟时间根据步长码CODE[Z:0]线性地增加。

例如，延迟控制电路10可以随着步长码CODE[Z:0]的值增加而增加正偏置电压VBP和负偏置电压VBN的大小。由于RC延迟可以随着步长码CODE[Z:0]的值增加而增加，所以不管步长码CODE[Z:0]的值如何，正偏置电压VBP和负偏置电压VBN的大小都可以增加以维持RC延迟的部分和传播延迟的部分。

根据本发明构思的实施例，第一反相器111还可以包括用于对器件的PVT特性进行补偿的第五晶体管TR5和第六晶体管TR6。第五晶体管TR5可以并联连接到第三晶体管TR3，而第六晶体管TR6可以并联连接到第四晶体管TR4。基于包括在校准码ZQCAL[X:0]中的上拉码和下拉码而确定的上拉电压VPU和下拉电压VPD可以被分别输入到第五晶体管TR5和第六晶体管TR6。由ZQ校准器200确定的上拉码和下拉码可以反映器件的PVT特性，使得上拉电压VPU和下拉电压VPD可以对第一反相器111的PVT特性进行补偿。可以提前预先确定上拉码与上拉电压VPU之间的关系和下拉码与下拉电压VPD之间的关系。

包括在延迟单元100中的其他反相器可以具有与如参考图3A所描述的第一反相器111相同的结构。例如，第二反相器112可以具有与第一反相器111相同的结构。

图3B是具体地图示了根据本发明构思的实施例的RC电路的电路图。

参考图3B，第一RC电路121可以包括电阻组件R1以及多个晶体管TR7、TR8、TR9和TR10。图3B的第一RC电路121可以对应于图2B的第一RC电路121，并且图3B的第一RC电路121图示了图2B的第一RC电路121中所省略的电阻组件R1。

第一电源电压VDD可以被施加到第七晶体管TR7的有源区域，而比第一电源电压VDD低的第二电源电压VSS可以被施加到第八晶体管TR8的有源区域。例如，相同电压可以被分别施加到第七晶体管TR7和第八晶体管TR8的有源区域，并且第七晶体管TR7和第八晶体管TR8可以充当金属氧化物半导体(MOS)电容器。MOS电容器和电阻组件R1可以提供RC延迟。

第九晶体管TR9和第十晶体管TR10可以控制MOS电容器(例如，第七晶体管TR7和第八晶体管TR8)与电阻组件R1之间的连接以将第一RC电路121激活或者去激活。例如，基于步长码CODE[Z:0]的信号CODE[0]可以被输入到第十晶体管TR10的栅极，而信号CODE[0]的反相信号CODEB[0]可以被输入到第九晶体管TR9的栅极。可以将信号CODE[0]和反相信号CODEB[0]称为一对激活信号。

在图3B中，已经将第一RC电路121用作示例描述了包括在延迟单元100中的RC电路的电路结构。图3B中图示的电路结构可以应用于包括在延迟单元100中的第一RC电路和第二RC电路。例如，第一RC电路121和第二RC电路131可以具有与图3B所示的第一RC电路121相同的结构。

在下文中，将参考图4至图7更详细地描述用于控制延迟单元100使其具有恒定步长延迟的ZQ校准器200以及步长调整器300。

图4是图示了根据本公开的实施例的ZQ校准器的详图。

参考图4，ZQ校准器200可以包括用于生成下拉码的第一下拉单元211、第一比较器212和下拉码引擎213，ZQ校准器200可以包括用于生成上拉码的第二下拉单元221、第二比较器222、上拉码引擎223和上拉单元224，并且ZQ校准器200可以包括用于控制生成下拉码的操作和生成上拉码的操作的振荡器(也称为ZQ振荡器)231和定时器(也称为ZQ定时器)232。

振荡器231可以响应于外部启动信号ZQ_START来生成向下拉码引擎213和上拉码引擎223提供的时钟信号ZQ_CLK。定时器232可以响应于时钟信号ZQ_CLK来运行，并且在经过了预先确定的时间时，可以生成结束信号ZQ_END以终止振荡器231的运行。

ZQ校准可以指生成随着器件的PVT条件改变而改变的阻抗码的过程。作为ZQ校准的结果而生成的校准码可以用于调整端接电阻值。一般而言，可以将作为校准用参考的外部电阻器连接到的焊盘称为ZQ焊盘，并且由于此原因，可以常常使用术语ZQ校准。

在不执行ZQ校准的初始状态下，第一下拉单元211、第一比较器212和下拉码引擎213可以使用外部电阻器EXTR来执行下拉校准操作。例如，第一比较器212可以接收由连接到ZQ焊盘的外部电阻器EXTR和第一下拉单元211生成的第一分压。第一比较器212可以对第一分压和参考电压Vref进行比较，并且可以根据其比较结果来生成上/下信号。参考电压Vref可以具有VDDQ/3或VDDQ/2.5的大小，但是本发明构思不限于此。

下拉码引擎213可以响应于作为第一比较器212的比较结果的上/下信号来生成具有预先确定的位的下拉码PD_code。可以通过基于下拉码PD_code导通或关断包括在第一下拉单元211中的多个下拉单元(例如多个下拉电路)来调整第一下拉单元211的下拉电阻值。例如，第一下拉单元211可以包括彼此并联连接的多个下拉单元。第一下拉单元211的调整后的电阻值可以影响第一分压。结果，可以重复下拉校准操作，直到第一下拉单元211的电阻值变得与外部电阻器EXTR的电阻值相等。

可以将通过下拉校准操作生成的下拉码PD_code输入到第二下拉单元221。第二下拉单元221的下拉电阻值可以由下拉码PD_code确定。第二比较器222、上拉码引擎223和上拉单元224可以基于第二下拉单元221的下拉电阻值来执行上拉校准操作。类似于下拉校准操作，第二比较器222可以接收由第二下拉单元221和上拉单元224生成的第二分压。第二比较器222可以对第二分压和参考电压Vref进行比较，并且可以根据其比较结果来输出上/下信号。

上拉码引擎223可以响应于作为第二比较器222的比较结果的上/下信号来生成具有预先确定的位的上拉码PU_code。可以通过基于上拉码PU_code导通或关断包括在上拉单元224中的多个上拉单元(例如，多个上拉电路)来调整上拉单元224的上拉电阻值。上拉电阻值可以影响第二分压。结果，可以重复上拉校准操作，直到第二分压和参考电压Vref具有相同的大小。

当执行包括下拉校准操作和上拉校准操作的ZQ校准操作时，包括延迟控制电路10的半导体器件的传输线的阻抗匹配可以被执行。

包括在延迟控制电路10中的器件可以是在相同的工艺中制造的，并且可以在相同的电压条件和相同的温度条件下工作。因此，可以通过使用通过ZQ校准操作确定的下拉码PD_code和上拉码PU_code来对包括在延迟单元100中的器件的PVT特性进行补偿。根据本发明构思的实施例，ZQ校准器200可以将下拉码PD_code和上拉码PU_code输入到延迟单元100。可以将下拉码PD_code和上拉码PU_code输入到延迟单元100中所包括的每一个反相器中所包括的上拉电路和下拉电路。可以通过下拉码PD_code和上拉码PU_code来对反相器的PVT特性进行补偿。

图5A是详细地图示了根据本发明构思的实施例的步长调整器的第一示例的视图。

参考图5A，步长调整器300可以包括环形振荡器310、脉冲计数器320、比较电路330和查找表电路340。

环形振荡器310可以包括与非门和多个测试延迟单元311至31N。测试延迟单元311至31N可以具有与如参考图2A和图2B所描述的延迟单元100相同的电路结构。测试延迟单元311至31N可以是被提供来测试延迟单元100的延迟单元。在半导体器件的衬底上形成测试延迟单元311至31N的区域可以与形成了延迟单元100的区域不同。可以在与延迟单元100相同的工艺中形成测试延迟单元311至31N，并且测试延迟单元311至31N和延迟单元100可以具有相同的PVT特性。

当环形振荡器310包括N个测试延迟单元311至31N(其中N是自然数)时，由环形振荡器310生成的脉冲的周期可以对应于一个延迟单元的延迟时间的N倍。例如，当输入到环形振荡器310的与非门的启动信号TRN_START维持逻辑高状态时，与非门可以输出从延迟单元31N输入的信号的反相信号。由于测试延迟单元311至31N可以包括偶数个反相器，所以从与非门输出的信号可以被输入到测试延迟单元311，并且可以以通过N个测试延迟单元311至31N之后未反相的状态输出。当未反相的信号被输入到与非门时，与非门可以输出反相信号。因此，当环形振荡器310的启动信号TRN_START维持逻辑高状态时，可以输出周期与延迟时间的N倍相对应的脉冲。与非门的延迟可以低到可忽略不计。

取决于实施方式，可以将测试延迟单元311至31N的数目N确定为使得从环形振荡器310输出的脉冲的周期可以充分地大于时钟信号的操作周期。例如，环形振荡器310可以包括大约20至30个测试延迟单元，但是本发明构思不限于此。

脉冲计数器320可以使用具有一工作频率的时钟信号来确定从环形振荡器310输出的脉冲的周期。例如，脉冲计数器320可以通过在脉冲维持逻辑高状态时对时钟信号的上升沿或下降沿的数目进行计数来确定脉冲计数。脉冲计数可以对应于脉冲的周期。

比较电路330可以基于由脉冲计数器320确定的脉冲计数来确定包括在测试延迟单元311至31N中的第一RC电路和第二RC电路的PVT特性。另外，比较电路330可以使用查找表电路340来确定修整码(例如，TRIM[Y:0])的值，使得不管延迟控制电路10的工作频率如何，具有相同特性(诸如PVT特性)的延迟单元100都可以具有恒定延迟步长。可以将修整码(例如，TRIM[Y:0])输入到延迟单元100的第二RC电路(例如，131-134)，以激活第二RC电路(例如，131-134)当中的至少一部分第二RC电路。

查找表电路340可以存储关于如下事项的信息：当延迟单元100具有恒定延迟步长时，对于每个PVT特性和对于延迟控制电路10的每个工作频率，环形振荡器310的脉冲计数。

为了使比较电路330确定第一RC电路和第二RC电路(例如，121-124和131-134)的PVT特性，可以对于包括在测试延迟单元311至31N中的第二RC电路(例如，131-134)当中激活的RC电路的数目彼此不同的不止一种情况获得两个或更多个脉冲计数。取决于实现方式，步长调整器300可以包括可以彼此并行地运行的两个或更多个环形振荡器和两个或更多个计数器，以迅速地获得两个或更多个脉冲计数。

图5B是详细地图示了根据本发明构思的实施例的步长调整器的第二示例的视图。

参考图5B，步长调整器300a可以包括多个环形振荡器(例如，310和310a)、多个计数器(例如，320和320a)、比较电路330和查找表电路340。图5B中图示的第一环形振荡器310、第一计数器320、比较电路330和查找表电路340可以对应于图5A中图示的环形振荡器310、计数器320、比较电路330和查找表电路340。

步长调整器300a可以包括具有与第一环形振荡器310相同的电路结构的第二环形振荡器310a，以及具有与第一计数器320相同的电路结构的第二计数器320a。

延迟控制电路10可以激活包括在第一环形振荡器310中的所有第二RC电路(例如，131-134)，并且可以将包括在第二环形振荡器310a中的所有第二RC电路(例如，131-134)去激活。测试延迟单元的延迟时间可以取决于测试延迟单元的第二RC电路(例如，131-134)是否被激活而变化。结果，从第一环形振荡器310输出的脉冲的周期可以与从第二环形振荡器310a输出的脉冲的周期不同。

在图5B中，从第一环形振荡器310输出的脉冲被图示为最大脉冲MAX_Pulse，而从第二环形振荡器310a输出的脉冲被图示为最小脉冲(MIN_Pulse)。

第一计数器320可以使用时钟信号确定最大脉冲周期，该最大脉冲周期可以是最大脉冲MAX_Pulse的周期，而第二计数器320a可以使用时钟信号确定最小脉冲周期，该最小脉冲周期可以是最小脉冲MIN_Pulse的周期。

来自第一计数器320的最大脉冲周期和来自第二计数器320a的最小脉冲周期可以作为训练输入信号TRN_IN被输入到比较电路330，以确定第二RC电路(例如，131-134中的一者)的PVT特性。

在下文中，将参考图6详细地描述参考图5B描述的步长调整器300a的操作。

图6是图示了根据本发明构思的实施例的步长调整器的操作时序的时序图。

图6图示了启动信号TRN_START、时钟信号Clock、脉冲周期(例如，MIN_Pulse和MAX_Pulse)、与脉冲周期相对应的脉冲计数信号(例如，MIN_CNT和MAX_CNT)以及训练输入信号TRN_IN的时序。

当启动信号TRN_START被改变为具有逻辑高状态时，环形振荡器(例如，310和310a)可以振荡并输出脉冲。图6图示了第一环形振荡器310和第二环形振荡器310a从第一时间点t1输出脉冲的情况。

图6图示了从第一环形振荡器310输出的最大脉冲MAX_Pulse和从第二环形振荡器310a输出的最小脉冲MIN_Pulse的时序。最大脉冲周期可以对应于当一个测试延迟单元的所有第二RC电路(例如，131-134)都被激活时的延迟时间的N倍，而最小脉冲周期可以对应于当一个测试延迟单元的所有第二RC电路(例如，131-134)都被去激活时的延迟时间的N倍。

多个计数器(例如，320和320a)可以使用具有一工作频率的时钟信号Clock来确定最大脉冲计数MAX_CNT和最小脉冲计数MIN_CNT。例如，当最小脉冲MIN_Pulse维持逻辑高状态时，第二计数器320a可以将时钟信号Clock的上升沿的发生次数计数为最小脉冲计数MIN_CNT。最小脉冲MIN_Pulse可以从第一时间点t1到第二时间点t2维持逻辑高状态，并且可以将最小脉冲计数MIN_CNT确定为“13”。

类似地，当最大脉冲MAX_Pulse维持逻辑高状态时，第一计数器320可以将时钟信号Clock的上升沿的发生次数计数为最大脉冲计数MAX_CNT。最大脉冲MAX_Pulse可以从第一时间点t1到第三时间点t3维持逻辑高状态，并且可以将最大脉冲计数MAX_CNT确定为“19”。

取决于实现方式，第一计数器320和第二计数器320a可以在最大脉冲MAX_Pulse和最小脉冲MIN_Pulse处于逻辑低状态时，对最大脉冲计数MAX_CNT和最小脉冲计数MIN_CNT进行计数。

比较电路330可以使用最大脉冲计数MAX_CNT和最小脉冲计数MIN_CNT来确定第一RC电路和第二RC电路(例如，121-124和131-134)的PVT特性。例如，可以将第一RC电路和第二RC电路(例如，121-124和131-134)的PVT特性确定为“快(FAST)”、“典型(TYP)”和“慢(SLOW)”中的任何一者。

器件的PVT特性为快的事实可以表明该器件对外部条件敏感。例如，随着激活的第二RC电路(例如，131-134)的数目增加，第二RC电路(例如，131-134)的PVT特性越快，脉冲的周期越大。当第二RC电路(例如，131-134)的PVT特性是快时，第一RC电路(例如，121-124)的PVT特性也可以是快。因此，最大脉冲计数MAX_CNT的值和最小脉冲计数MIN_CNT的值可能在第二RC电路(例如，131-134)的PVT特性是快时增加，并且最大脉冲计数MAX_CNT的值与最小脉冲计数MIN_CNT的值之间的差也可能扩大。

本发明构思不限于将RC电路的PVT特性确定为“快(FAST)”、“典型(TYP)”和“慢(SLOW)”中的任何一者，并且PVT特性可以被进一步细分或者可以被确定为连续值。

可以在步长调整器300中事先存储指示脉冲计数与器件特性之间的关系的信息。比较电路330可以将从计数器(例如，320和320a)获得的最大脉冲计数MAX_CNT的值和最小脉冲计数MIN_CNT的值与所述信息进行比较，以确定第二RC电路(例如，131-134)的PVT特性。可以以查找表电路的形式存储所述信息，但是本发明构思不限于此。

当确定了第一RC电路和第二RC电路(例如，121-124和131-134)的PVT特性时，比较电路330可以参考查找表电路340来确定延迟单元100中要激活的第二RC电路(例如，131-134)的数目。

图7是图示了根据本发明构思的实施例的查找表的视图。

参考图7，查找表电路340可以存储根据RC电路的工作频率和PVT特性的参考脉冲计数的信息。换而言之，查找表电路340可以以参考脉冲计数的形式存储根据RC电路的工作频率和PVT特性的参考脉冲周期的信息。参考脉冲计数可以指：当延迟单元(例如，100)的第一RC电路(例如，121-124)被全部激活的延迟时间和第一RC电路(例如，121-124)被全部去激活的延迟时间被调整为具有确定差时，可以从环形振荡器(例如，310)输出的脉冲的计数。可以基于必要的延迟步长和包括在延迟单元100中的第一RC电路(例如，121-124)的数目来确定该确定差。例如，当延迟单元100包括16个第一RC电路并且必要的延迟步长是2.5ps时，该确定差可以是40ps(＝16*2.5ps)。可以通过实验确定参考脉冲计数。

比较电路330可以使用查找表电路340基于RC电路的工作频率和PVT特性来确定参考脉冲计数。比较电路330可以调整包括在环形振荡器310中的第二RC电路(例如，131-134)当中激活的RC电路的数目，并且可以对从环形振荡器310输出的脉冲的周期进行计数。当从环形振荡器310输出的脉冲的计数与参考脉冲计数匹配时，比较电路330可以基于激活的第二RC电路(例如，131-134)的数目来生成修整码TRIM[Y:0]。可以将修整码(TRIM[Y:0])输入到延迟单元100以控制延迟单元100中激活的第二RC电路(例如，131-134)的数目，并且可以独立于RC电路的工作频率和PVT特性而确定延迟单元100中根据步长码(CODE[Z:0])的延迟步长的大小。

图8A至图8C是图示了根据本发明构思的实施例的延迟调整电路的延迟调整效果的视图。

图8A是图示了在不调整延迟单元100的延迟的状态下根据器件的PVT特性的延迟的曲线图。

在图8A的曲线图中，水平轴指示步长码的值，而垂直轴指示根据步长码的延迟时间。例如，基于步长码的值为“0”的延迟时间，延迟时间被图示为随着步长码的值增加而增加。随着步长码的值增加，激活的第一RC电路(例如，121-124)的数目可以增加。

即使当包括在延迟单元100中的第一RC电路(例如，121-124)具有相同的时间常数时，延迟时间也可以随着步长码的值增加而非线性地增加。参考图8A，随着激活的第一RC电路(例如，121-124)的数目增加，延迟时间可以逐渐地增加。

图8A的曲线图图示了快、典型和慢这些特性中的每一者的延迟时间。当器件特性更快时，延迟时间可以随着第一RC电路(例如，121-124)的数目增加而迅速地增加。

对于半导体器件的接口训练，延迟时间有必要随着步长码增加而线性地增加。图8A将根据步长码的值为必要的延迟时间的范围图示为通过区。

当延迟单元100的延迟的线性度未被校正时，延迟时间可以根据步长码的值非线性地增加，使得延迟时间在步长码的大多数值下在通过区外。

图8B是图示了在延迟单元100的延迟的线性度被校正的状态下根据器件的PVT特性的延迟的曲线图。

在图8B的曲线图中，水平轴指示步长码的值，而垂直轴指示根据步长码的延迟时间。参考图8B，随着步长码的值增加，延迟时间可以线性地增加。

根据本发明构思的实施例，包括在延迟单元100中的反相器可以是偏置反相器，并且延迟控制电路10可以对偏置反相器施加根据步长码而确定的偏置电压，以对延迟时间的线性度进行校正。

例如，延迟控制电路10可以随着步长码的值增加而增加施加到偏置反相器的偏置电压。随着步长码的值增加，RC延迟可能增加，并且反相器的传播延迟可以通过增加偏置电压进一步增加，从而不管步长码的值如何都使RC延迟的比例和传播延迟的比例保持不变。

图8B的曲线图图示了快、典型和慢这些特性中的每一者的延迟时间。参考图8B，当器件特性是典型时，步长码的所有值的延迟时间可以属于通过区。当器件特性是快或慢时，随着步长码的值增加，延迟时间可能偏离通过区。例如，可能存在这样的情况：仅通过对延迟时间的线性度进行校正不能获得必要的延迟步长。

图8C是图示了在延迟单元100的延迟时间的线性度被校正并且器件特性被补偿的状态下根据器件的PVT特性的延迟的曲线图。

在图8C的曲线图中，水平轴指示步长码的值，而垂直轴指示根据步长码的延迟时间。参考图8C，当特性是快、典型和慢时，根据步长码的值的延迟时间可以属于通过区。

根据本发明构思的实施例，延迟控制电路10可以通过使用由ZQ校准器200生成的校准码来对包括在延迟单元100中的反相器的器件特性进行补偿。另外，延迟控制电路10可以基于器件特性和工作频率来确定包括在延迟单元100中的第二RC电路(例如，131-134)当中激活的RC电路的数目。因此，延迟控制电路10可以使得延迟单元100不管器件特性和工作频率如何都具有预先确定的延迟步长。

图9是图示了根据本发明构思的实施例的存储器模块的视图。

参考图9，存储器模块400可以包括多个存储器件410、寄存时钟驱动器(registered clock driver(RCD))控制器420和信号引脚430。可以将存储器件410、RCD控制器420和信号引脚430安装在模块基板405上。

每一个存储器件410可以通过信号引脚430与外部装置(例如，主机)交换数据信号DQ和数据选通信号DQS。

RCD控制器420可以向每一个存储器件410发送从外部装置接收和缓冲的命令CMD、地址ADDR和时钟信号CK。RCD控制器420可以包括用于从外部装置接收信号的输入/输出接口。

RCD控制器420可以通过包括在每一个存储器件410中的多个命令/地址引脚来将命令CMD和地址ADDR提供给每一个存储器件410。命令/地址信号CMD/ADDR被发送到多个命令/地址引脚的信号路径的长度可以是不同的。然而，存储器件410可以被训练为使得命令/地址信号被几乎同时输入到多个命令/地址引脚。

根据本发明构思的实施例，RCD控制器420可以包括用于将从主机接收到的每一个命令/地址信号CMD/ADDR延迟确定的延迟时间并将其输出到多个命令/地址引脚的延迟单元。延迟单元可以将输入信号延迟根据输入的步长码的值而确定的延迟时间。可以根据步长码的值来调整命令/地址信号CMD/ADDR被输出到多个命令/地址引脚的时序。

为了准确地训练存储器件410，可以对延迟单元进行校正，使得延迟时间随着步长码的值增加而增加必要的延迟步长。

根据本发明构思的实施例，RCD控制器420可以使用查找表和ZQ校准码来调整延迟单元，使得延迟时间根据步长码的值增加恒定延迟步长。不管RCD控制器420的工作频率(例如，时钟信号CK的频率)如何，延迟步长都可以具有恒定值。因此，RCD控制器420可以准确地训练存储器件410，并且使得存储器件410准确地接收向存储器件410输出的命令/地址信号CMD/ADDR，以提高存储器件410的操作的可靠性。

当在RCD控制器420调整延迟单元时从主机接收到命令CMD和地址ADDR时，命令CMD和地址ADDR不能被处理，从而对来自主机的命令CMD的响应速度被延迟。

RCD控制器420可以训练用于从主机接收命令CMD、地址ADDR和时钟信号CK的输入/输出接口。根据本发明构思的实施例，RCD控制器420可以响应于主机的控制来在训练输入/输出接口时调整延迟单元。由于输入/输出接口正在由主机训练时主机不会提供命令CMD和地址ADDR，所以可以防止对来自主机的命令CMD的响应的延迟。

根据本发明构思的实施例的延迟控制电路可以基于ZQ校准码值来对延迟单元的PVT特性进行补偿，以控制延迟单元以恒定步长延迟输入信号。

根据本发明构思的实施例的延迟控制电路可以使用包括多个延迟单元的环形振荡器来确定延迟单元的PVT特性，可以使用查找表来对延迟单元的PVT特性进行补偿，并且可以不管工作频率如何都控制延迟单元以恒定步长延迟输入信号。

根据本发明构思的实施例的存储器模块可以包括存储器控制器，该存储器控制器包括用于不管存储器件的工作频率如何都以恒定步长延迟输入信号的延迟控制电路。RCD控制器可以使用延迟控制电路来训练存储器件，使得信号被同时地输入到存储器件的命令/地址引脚。

虽然已经在上面说明和描述了本发明构思的实施例，但是对本领域的技术人员而言将清楚的是，在不背离如由所附权利要求阐述的本发明构思的范围的情况下，能够对其做出修改和变化。