用于检查图案缺陷的方法

技术领域

本公开涉及用于检查图案缺陷的方法。

背景技术

缺陷检查是半导体制造操作的重要方面。随着半导体工业为了追求更高的器件密度、更高的性能和更低的成本而进入了纳米技术工艺节点，缺陷检查变得更加困难。具体地，在使用极紫外(EUV)缺陷检查工具的纳米技术工艺节点中，缺陷捕获率会随着尺寸的缩小而降低。因此，已经研究了包括膜堆叠、检查工具、工艺和布局设计在内的缺陷检查改进，以提高缺陷捕获率。

发明内容

根据本公开的一个方面，提供了一种用于检查图案缺陷的方法，所述方法包括：在底层之上形成多个图案，所述多个图案彼此电隔离；用电子束扫描所述多个图案的一部分以对所述多个图案进行充电；获得从所述多个图案的经扫描部分发射的二次电子的强度；以及搜索所述多个图案中的显示出与所述多个图案中的其他图案不同的二次电子的强度的一个或多个图案。

根据本公开的另一方面，提供了一种用于检查图案缺陷的方法，所述方法包括：在底层之上形成多组多个图案，所述多个图案彼此电隔离；用电子束扫描第一组多个图案的一部分以找到缺陷；获得从所述第一组多个图案的经扫描部分发射的二次电子的强度；搜索所述第一组中的所述多个图案中显示出与所述第一组中的所述多个图案中的其他图案不同的二次电子的强度的一个或多个图案；当找到所述多个图案中显示出与所述多个图案中的其他图案不同的二次电子的强度的一个图案时，获得所述多个图案中的所述一个图案的位置；以及用所述电子束扫描第二组多个图案的一部分以找到缺陷。

根据本公开的又一方面，提供了一种用于检测缺陷的测试器件，包括：底层，设置在衬底之上；多个线图案，设置在所述底层之上并且彼此电隔离，其中，所述多个线图案与所述底层相比更导电，并且所述多个线图案包括作为断线图案的缺陷、或作为相邻线图案的桥接的缺陷中的至少一者。

附图说明

在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。

图1A示出了根据本公开实施例的过程控制模块(PCM)，并且图1B示出了根据本公开实施例的PCM中的缺陷检查图案的布局。图1C和图1D示出了根据本公开实施例的缺陷检查图案的横截面视图。

图2示出了根据本公开实施例的使用电子束来检测缺陷的操作。

图3A和图3B示出了根据本公开实施例的使用电子束来检测缺陷的操作。

图4A和图4B示出了根据本公开实施例的使用电子束来检测缺陷的操作。

图5A和图5B示出了根据本公开实施例的用于电子束缺陷检查的缺陷检查图案。

图6A和图6B示出了根据本公开实施例的用于电子束缺陷检查的缺陷检查图案。

图7是示出根据本公开实施例的缺陷检查的流程图。

图8是示出根据本公开实施例的缺陷检查操作和装置维护操作的流程图。

图9A和图9B示出根据本公开实施例的缺陷检查系统。

具体实施方式

应当理解，下面的公开提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述组件和布置的特定实施例或示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，元件的尺寸不限于所公开的范围或值，而是可以取决于器件的工艺条件和/或所需特性。此外，在以下描述中，在第二特征之上或上形成第一特征可以包括其中第一和第二特征以直接接触的方式形成的实施例，还可以包括其中在第一和第二特征之间可以形成附加特征，使得第一和第二特征可能不直接接触的实施例。为了简单和清楚起见，各种特征可能是不同的比例任意绘制的。在附图中，为了简单起见，可以省略一些层/特征。

此外，本文中可能使用了空间相关术语，例如，“下方”、“之下”、“低于”、“以上”、“上部”等，以易于描述图中所示的一个元件或特征相对于另一个(一些)元件或特征的关系。除了图中所示的朝向之外，空间相关术语还意在包含器件在使用或操作中的不同朝向。器件可以以其他方式来定向(旋转90度或在其他朝向上)，这里使用的空间相对描述符也可以相应地解释。此外，术语“由...构成”可以表示“包括”或“由...组成”。此外，在后续制造过程中，在所描述的操作之中/之间可能存在一个或多个附加操作，并且操作顺序可以改变。用一个实施例说明的材料、配置、过程和/或方法可以应用于其他实施例，并且可以省略其详细说明。

本公开涉及用于在半导体集成电路的制造操作期间检查图案缺陷的方法。为了在半导体器件制造过程中提高半导体器件的良率，必须减少或消除使形成在半导体晶圆之上的一个或多个半导体器件无法工作的图案缺陷。图案缺陷是由例如下列项引起的：膜形成工艺；光刻操作，包括抗蚀剂涂覆工艺、曝光工艺和显影工艺(作为抗蚀剂图案缺陷)；蚀刻操作；以及平坦化操作，包括化学机械抛光(CMP)工艺。

图案缺陷可以通过使用图案的光学图像利用光学缺陷检查工具来检测。在这样的光学缺陷检查中，一个芯片区域的一部分图案的光学图像被捕获，并且与具有相同设计数据的另一芯片区域的一部分图案的光学图像进行比较。用于获得光学图像的光源(检查光)可以是可见光(约400-850nm)、紫外线(UV)(约280-400nm)、或深UV(约150-280nm)。在一些实施例中，检查光的波长(例如，峰值波长)在UV或DUV区域中，并且在约250nm到约330nm的范围内。在其他实施例中，检查光的波长在约255nm到约320nm的范围内。所捕获的图像通常通过图像处理来进行处理，以识别图案或相对于背景图像区分图案。

当图案尺寸减小到约10-30nm以下时，虽然光学检查方法通常是高吞吐量过程，但是光学检查方法的分辨率可能不足，并且可能不适用于这样的精细图案。相反，使用电子束(或离子束)的检查方法提供高分辨率，但是其吞吐量比光学检查方法慢10-10000倍。

在本公开中，采用了使用局部电子束扫描的电压对比检查(VCI)。在VCI中，在扫描区域之上的感应表面电压(电荷)的差异产生二次电子发射强度的差异，这进而产生取决于缺陷的不同的图像对比度。

图1A示出了根据本公开实施例的过程控制模块(PCM)，并且图1B示出了根据本公开实施例的PCM中的缺陷检查图案的布局。在半导体器件的制造操作期间，PCM用于监视过程质量，控制过程(例如，反馈过程)和/或检测过程问题(缺陷等)。在一些实施例中，PCM设置在芯片之间的划片通道(scribe lane)中，设置在芯片内，和/或替换芯片区域。在其他实施例中，半导体晶圆仅包括矩阵中的PCM，并且因此半导体晶圆是在其上没有形成作为或将成为电子器件(例如，晶体管)的一部分的图案的测试晶圆。

在一些实施例中，PCM包括如图1B所示的缺陷检查图案100。在一些实施例中，缺陷检查图案包括布置为在其间具有间隔20的多个线图案10(线和间隔图案,line-and-spacepatterns)。在一些实施例中，多个线图案10对应于要检查的图案，并且是形成在底层30之上的凸形图案，如图1C所示。在其他实施例中，多个线图案10嵌入在绝缘层30中，如图1D所示。虽然附图示出了具有恒定宽度的直线，但是线图案可以包括变化宽度的线、波浪线或曲折线中的任一种。

在一些实施例中，多个线图案10由导电材料制成，例如，导电材料(例如，金属材料或半导体材料)的蚀刻图案或导电材料的嵌入图案。在一些实施例中，间隔图案由底层的暴露部分形成。如图1B-图1D所示，多个线图案10通过间隔图案20彼此电隔离。在本公开中，短语“多个线图案彼此电隔离”是指，多个线图案被设计为在不存在缺陷(特别是不存在桥接缺陷)时彼此电隔离(例如，在光掩模上)。在一些实施例中，间隔图案20通过顶部和底部处的汇流条图案25彼此连接，如图1B所示。在一些实施例中，多个线图案10中的任一者都不连接到设置在多个线图案10之下的下部导电层、设置在多个线图案10之上的上部导电层、以及设置在与多个线图案10相同的水平处的导电图案。换句话说，多个线图案10中的每一者都是电浮置的(例如，不电连接到接地)。

在一些实施例中，多个线图案10形成在底层30之上或嵌入在底层30中，该底层30设置在衬底15(例如，半导体晶圆)之上。底层30包括一个或多个电介质层，例如氧化硅(SiO

衬底15可以由下列项制成：合适的元素半导体，例如，硅、金刚石或锗；合适的合金或化合物半导体，例如，IV-IV组化合物半导体(例如，硅锗(SiGe)、碳化硅(SiC)、碳化硅锗(SiGeC)、GeSn、SiSn、SiGeSn)、III-V组化合物半导体(例如，砷化镓、砷化铟镓(InGaAs)、砷化铟、磷化铟、锑化铟、磷化砷化镓、或磷化铟镓)等。在一些实施例中，衬底15是用于光掩模或平板显示器的玻璃或石英衬底。

在一些实施例中，衬底15(例如，Si晶圆)是监视或测试晶圆，其将不被用于制造作为最终产品的半导体器件。在其他实施例中，衬底15是产品晶圆，在其上已经或将要执行各种半导体制造操作以制造包括晶体管的半导体器件作为最终产品。

在一些实施例中，底层30和/或衬底15包括底层图案，并且在其他实施例中，底层30和/或衬底15不具有图案(平坦表面)。底层和/或衬底上的底层图案可以是器件图案之一，或者可以是专门为缺陷检查准备的监视图案。可以通过一种或多种光刻和蚀刻操作来形成底层图案。

在一些实施例中，多个线图案10包括一个或多个导电层，例如，半导体层，包括结晶半导体层、多晶硅层和非晶硅层；金属化层，包括从由下列项组成的组中选择的一者或多者：W、Cu、Ti、Ag、Ta、Al、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr、或其合金或化合物(例如，TiN、TaN、TiO

在一些实施例中，通过包括溅射的物理气相沉积(PVD)方法、化学气相沉积(CVD)方法、原子层沉积(ALD)方法、电镀方法、或任何其他合适的膜形成方法，来形成用于多个线图案10的一个或多个导电材料层。在一些实施例中，导电材料层的厚度在约20nm至约100nm的范围内。

通过一个或多个光刻操作，在导电材料层之上形成光致抗蚀剂图案。光刻操作包括抗蚀剂涂覆工艺、曝光工艺和显影工艺。在一些实施例中，光刻操作的曝光工艺包括UV光刻、深UV(DUV)光刻、极紫外(EUV)光刻、或电子束光刻、或任何其他合适的操作。通过使用抗蚀剂图案作为蚀刻掩模，将导电材料层图案化为多个线图案10。在其他实施例中，在导电材料层上形成一个或多个硬掩模层并且通过使用抗蚀剂图案作为蚀刻掩模对硬掩模层进行图案化，并且然后通过使用经图案化的硬掩模层作为蚀刻掩模来对导电材料层进行图案化。在一些实施例中，硬掩模图案被去除，并且在其他实施例中，硬掩模图案保留在由导电材料制成的多个线图案之上。

图2以及图3A和图3B示出了根据本公开实施例的使用电子束来检测缺陷的操作。在一些实施例中，多个线图案被称为缺陷检查图案，作为一组图案或一套图案。在一些实施例中，一个组中的多个线图案的数量在2至100的范围内，并且在其他实施例中在10至50的范围内，取决于半导体制造操作的设计规则和/或工艺条件、和/或检查工具的分辨率。

在一些实施例中，缺陷检查由电子束检查设备执行。在一些实施例中，电子束仅扫描缺陷检查图案的所选部分，如图2所示。在一些实施例中，当线图案的整个长度为A1时，扫描宽度A2小于A1。在一些实施例中，A2为A1的至少约1％、约2％、约5％或约10％，并且为A1的至多约5％、约10％、约20％或约50％。在其他实施例中，扫描是一次操作，并且因此扫描宽度A2与电子束斑点的尺寸相同。在一些实施例中，提供了指示扫描宽度A2的对准标记19，如图1B所示。

在一些实施例中，扫描区域50位于与汇流条图案25相邻的位置。在一些实施例中，扫描区域50与汇流条图案25间隔开，并且因此扫描区域50不包括多个线图案10的边缘。在其他实施例中，扫描区域与汇流条图案25部分重叠，并且因此扫描区域50包括多个线图案10的边缘。

如图3A所示，当缺陷检查图案中存在缺陷12或14时，线图案的充电状态改变。例如，当多个线图案10包括断裂缺陷12(切割成两部分的断线图案)时，断线图案与正常线图案(无切割)相比被充电具有更多的电子，这产生较低的二次电子发射强度。另一方面，当多个线图案10包括位于两个相邻线图案之间的桥接缺陷14(例如，由抗蚀剂浮渣引起)时，连接线图案与正常线图案相比被充电具有更少的电子，这产生较高的二次电子发射强度。因此，当存在缺陷时，电子束检查工具的扫描电子显微镜(SEM)图像具有与多个线图案10的剩余线图案不同的对比度(二次电子信号强度)，如图3B所示。图3B还示出了二次电子的强度。在一些实施例中，将每个线图案的二次电子信号强度与多个线图案的平均强度进行比较。因此，可以找到包括缺陷的线图案(或两个线图案)。在一些实施例中，当线图案的二次电子信号强度或对比度低于或高于阈值时，确定在线图案(或两个线图案)中存在缺陷。在一些实施例中，阈值是来自多个线图案的二次电子的平均强度的±5％、±10％、±15％、±20％或30％，或它们之间的任何值。

在一些实施例中，执行缺陷的观察。当在扫描区域50中找到具有不同对比度(二次电子信号强度)的线图案时，沿着所识别的线图案(例如，如图2所示向下)移动SEM图像的视场，以找到缺陷。在一些实施例中，从扫描区域50执行观察。在一些实施例中，通过使用图像分析技术自动地执行观察。

在一些实施例中，具有缺陷的线图案的位置被获得并且被存储在存储器中以用于更仔细的检查或观察。在一些实施例中，通过另一观察工具(例如，SEM工具)来执行观察。位置是线图案的坐标，或者是从一端(图2中的左侧或左侧)开始计数的线图案的数量。

在一些实施例中，电子束对扫描区域A2的扫描是单次扫描。在其他实施例中，电子束对扫描区域A2的扫描包括多次扫描。在一些实施例中，在同一位置执行多次扫描，并且在其他实施例中，通过在扫描区域A2内沿着Y方向改变位置来执行多次扫描。

当执行单次或多次扫描以获得针对局部图像的累积的二次电子时，具有桥接(或浮渣)缺陷14的两个线图案的图案对比度可能与不具有缺陷的正常线图案相比没有足够的对比度差异。在这种情况下，以跳跃的方式执行电子束的扫描，如图4A所示。在一些实施例中，对第一个、第三个、…、和第(2n-1)个线图案执行第一扫描，并且对第二个、第四个、…和第2n个线图案执行第二扫描(n＝1、2、…)。在一些实施例中，第二扫描沿着相同方向或相反方向执行。

在一些实施例中，在第一扫描之后，线图案的二次电子的强度(对比度)被获得(并且在必要时被存储)，并且被相互比较以找到具有不同强度的一个或多个线。在其他实施例中，在第一扫描和第二次扫描之后，线图案的二次电子的强度(对比度)被获得，并且被相互比较以找到具有不同强度的一个或多个线。在一些实施例中，第二(或第一)扫描不是寻找仅桥接缺陷所必需的，而是第二(或第一)扫描能够找到第2n个线图案中的切割(断裂)缺陷。

在其他实施例中，如图4B所示，多个线图案包括布置为沿着Y方向具有偏移的第一组(第一个、第三个、…和第(2n-1)个线图案)和第二组(第二个、第四个、…和第2n个线图案)。调整偏移量，使得第一组的扫描区域不与第二组的任何线图案重叠。

在一些实施例中，针对第一组和第二组中的每一者的扫描被执行一次或多次。在一些实施例中，在针对第一组的扫描之后，第一组中的线图案的二次电子的强度(对比度)被获得(并且在必要时被存储)，并且被相互比较以找到具有不同强度的一个或多个线。在其他实施例中，在对第一组的扫描和对第二组的扫描之后，第一组和第二组中的线图案的二次电子的强度(对比度)被获得，并且被相互比较以找到具有不同强度的一个或多个线。在一些实施例中，对第一组和第二组中的一者的扫描不是寻找仅桥接缺陷所必需的，而是对两个组的扫描能够找到任何线图案中的切割(断裂)缺陷。

图5A和图5B示出根据本公开的实施例的用于电子束缺陷检查的缺陷检查图案。

在一些实施例中，如图5A所示，在一个PCM区域中以矩阵布置多个缺陷检查图案100。与在一个PCM中放置一个大的缺陷检查图案的情况相比，通过布置多个缺陷检查图案100，可以更容易地找到和观察缺陷。

在一些实施例中，如图5B所示，一些缺陷检查图案100具有与其他缺陷检查图案100不同的取向。换句话说，缺陷检查图案中的多个线图案的延伸方向在缺陷检查图案之间是不同的。在一些实施例中，一些缺陷检查图案100相对于其他缺陷检查图案100而旋转90度布置。在一些实施例中，旋转是45度或任何其他合适的角度。

图6A和图6B示出了根据本公开实施例的用于电子束缺陷检查的缺陷检查图案。

在一些实施例中，PCM包括具有不同尺寸的多个缺陷检查图案100。在一些实施例中，如图6A所示，在多个缺陷检查图案100、101和102之间，多个线图案10的间距是不同的。在一些实施例中，缺陷检查图案101中的图案间距小于缺陷检查图案100中的图案间距，并且在其他实施例中，缺陷检查图案102中的图案间距大于缺陷检查图案100中的图案间距，如图6A所示。在一些实施例中，如图6B所示，在多个缺陷检查图案100、103和105之间，多个线图案10的线宽度是不同的。在一些实施例中，缺陷检查图案103中的线宽度小于缺陷检查图案100中的线宽度，并且在其他实施例中，缺陷检查图案105中的线宽度大于缺陷检查图案100中的线宽度，如图6B所示。在一些实施例中，缺陷检查图案100、103和105中的多个线图案的间距是相同的，并且在其他实施例中，间距是不同的，类似于图6A。通过在缺陷检查图案中采用各种尺寸，可以估计缺陷的尺寸。

图7是示出根据本公开实施例的缺陷检查操作的流程图。在一些实施例中，在S101处，在绝缘层30之上形成一个或多个缺陷检查图案100，每个缺陷检查图案100包括多个导线图案10，例如，如图1C所示。在一些实施例中，绝缘层30设置在半导体晶圆或衬底15之上。在一些实施例中，缺陷检查图案100形成在绝缘衬底上，例如用于光掩模或平板显示器的玻璃或石英衬底。在其他实施例中，多个导线图案10是通过例如CMP工艺形成的在绝缘层30中的嵌入图案，例如，如图1D所示。在一些实施例中，晶圆或衬底15是不用于制造作为最终产品的电子器件的测试或监视晶圆。在其他实施例中，缺陷检查图案100形成在用于制造作为最终产品的电子器件的晶圆或衬底之上的PCM区域上。在一些实施例中，在图案化操作之后，执行清洁操作以从多个导线图案中去除绝缘材料。

在S102中，将具有一个或多个缺陷检查图案100的晶圆或衬底15装载到电子束检查工具中。然后，如上所述，利用电子束对每个缺陷检查图案100进行部分或局部扫描。

在S103中，检查工具搜索具有与其他线图案不同的二次电子信号的一个或多个线图案。当找到一个或多个线图案具有不同的二次电子信号时，在S104处，搜索找到的(一个或多个)线图案以定位并观察缺陷。在一些实施例中，由检查工具或另一观察工具完全自动地执行对缺陷的搜索和观察，并且在其他实施例中，由操作员手动地执行对缺陷的搜索和观察的一部分。当在S103处没有找到线图案具有不同的二次电子信号时，在S105处，检查工具移动到下一个缺陷检查图案，并且扫描下一个缺陷检查图案。在一些实施例中，检查工具依次扫描多个缺陷线图案并且获得(并且在存储器中存储)缺陷信息，并且然后由检查工具或另一观察工具执行观察过程。

图8是示出根据本公开实施例的缺陷检查和装置维护操作的流程图。

在一些实施例中，在S201处，通过使用膜形成装置来在绝缘层上形成导电层。在一些实施例中，膜形成装置是PVD装置、CVD装置、ALD装置、或电镀装置、或适合于导电膜形成的任何其他装置。在一些实施例中，绝缘层是通过热氧化或CVD方法在硅晶圆之上形成的氧化硅层。在其他实施例中，绝缘层直接形成在绝缘衬底上。在一些实施例中，晶圆或衬底是不用于制造作为最终产品的电子器件的测试或监视晶圆。在其他实施例中，缺陷检查图案形成在用于制造作为最终产品的电子器件的晶圆或衬底之上的PCM区域上。

在一些实施例中，用于导电层的膜形成装置和所形成的导电层经受缺陷检查和维护操作。在其他实施例中，用于绝缘层的膜形成装置和绝缘层也经受缺陷检查和维护操作。经受缺陷检查的绝缘层是在半导体制造操作中使用的任何绝缘层，包括但不限于氮氧化硅、氮化硅、碳化硅、碳氧化硅、碳氧氮化硅、氧化铝、氧化铪、氧化锆、氧化钛、铁电材料、或低k(介电常数)材料。在一些实施例中，通过使用PVD装置、CVD装置、或ALD装置来形成绝缘层。

在S202处，通过使用光刻装置在导电材料层之上形成光致抗蚀剂图案。光刻装置包括抗蚀剂涂覆装置、曝光装置和显影装置。在一些实施例中，涂覆装置和显影装置是集成的。在一些实施例中，曝光装置包括UV光刻装置、DUV光刻装置、EUV光刻装置、或电子束装置。

通过使用抗蚀剂图案作为蚀刻掩模，在S203处，通过使用蚀刻装置将导电材料层图案化为一个或多个缺陷检查图案。在其他实施例中，通过使用膜形成装置在导电材料层上形成一个或多个硬掩模层，并且通过在蚀刻装置中使用抗蚀剂图案作为蚀刻掩模来对硬掩模层进行图案化，并且然后通过在相同或另一蚀刻装置中使用经图案化的硬掩模层作为蚀刻掩模来对导电材料层进行图案化。在一些实施例中，硬掩模图案被去除，并且在其他实施例中，硬掩模图案保留在由导电材料制成的多个线图案之上。在一些实施例中，膜形成装置、光刻装置和蚀刻装置中的一者或多者经受缺陷检查和维护操作。

在其他实施例中，多个导线图案10是在绝缘层30中的嵌入图案，如图1D所示。在一些实施例中，通过使用膜形成装置来形成绝缘层30。然后，通过使用蚀刻装置将绝缘层图案化为具有彼此分开的多个凹槽。此外，通过使用膜形成装置在晶圆或衬底之上形成一个或多个导电层。然后，通过使用CMP装置执行CMP操作，以形成图1D所示的结构。在其他实施例中，蚀刻装置用于回蚀操作。膜形成装置、光刻装置、蚀刻装置和CMP装置中的一者或多者经受缺陷检查和维护操作。

在S204中，将具有一个或多个缺陷检查图案的晶圆或衬底装载到电子束检查工具中。然后，如上所述，用电子束对每个缺陷检查图案进行部分或局部扫描，以找到一个或多个缺陷。缺陷检查操作类似于关于图7或如上所述的任何其他实施例所解释的缺陷检查操作。

在S205中，确定在所有缺陷检查图案中是否没有找到缺陷，或者找到的(一个或多个)缺陷是否在标准之内。标准包括缺陷的总数量、缺陷(层或材料)的类型、缺陷的尺寸、和/或缺陷的位置、或有助于确定任何制造装置是否需要维护操作的任何其他缺陷信息。

如果针对所有缺陷检查图案没有找到缺陷，或者找到的(一个或多个)缺陷在标准之内(在S205处，“是”)，则使用膜形成装置、光刻装置和蚀刻装置(以及CMP装置)中的一者或多者来执行半导体制造操作。

如果检查结果超出标准(在S205处，“否”)，则在S207处对膜形成装置、光刻装置和蚀刻装置(以及CMP装置)中的一者或多者执行维护操作。基于缺陷的总数量、缺陷(层或材料)的类型、缺陷的尺寸、和/或缺陷的位置，来确定用于维护的目标装置。

前述检查和/或维护操作可以应用于光掩模制造操作和/或平板显示器制造操作。在光掩模的情况下，导电层是Cr基材料(Cr、CrN)、Mo/Si基材料(Mo/Si多层)、Ru基材料(Ru)、Ta基材料(TaB、TaBN)、或用于光掩模的任何其他导电材料。

在一些实施例中，多个线图案的抗蚀剂图案经受缺陷检查。在这种情况下，在一些实施例中，通过添加导电材料颗粒使抗蚀剂图案导电。

在一些实施例中，缺陷检查图案中的多个线图案由不同于底层的绝缘材料制成。在这种情况下，底层可以是导电层。在一些实施例中，导电层是电隔离的或不接地的。

图9A和图9B示出了根据本公开实施例的缺陷检查系统。

图9A是根据如上所述的一个或多个实施例的执行缺陷检查和数据处理的计算机系统的示意图。可以使用计算机硬件和在其上执行的计算机程序，来实现前述实施例的全部或部分过程、方法和/或操作。在图9A中，使用电子束的缺陷检查工具1000可通信地耦合到计算机系统900。计算机系统900配备有计算机901(包括光盘只读存储器(例如，CD-ROM或DVD-ROM)驱动器905和磁盘驱动器906)、键盘902、鼠标903和监视器904。在一些实施例中，计算机系统900是缺陷检查工具1000的一部分。在一些实施例中，观察工具1100与检查工具1000分开被提供，并且可通信地耦合到计算机系统900。

图9B是示出计算机系统900的内部配置的图示。在9B中，除了光盘驱动器905和磁盘驱动器906之外，计算机901还配备有一个或多个处理器911(例如，微处理单元(MPU))、ROM 912(其中存储有诸如启动程序之类的程序)、随机存取存储器(RAM)913(其连接到MPU911，并且其中临时存储有应用程序的命令并且提供临时存储区域)、硬盘914(其中存储有应用程序、系统程序、和数据)、以及总线915(其连接MPU 911、ROM 912等)。注意，计算机901可以包括用于提供到LAN的连接的网卡(未示出)。

前述实施例中的用于使得计算机系统900执行缺陷检查和分析装置的功能的程序可以被存储在光盘921或磁盘922中(该光盘921或磁盘922被插入到光盘驱动器905或硬盘驱动器906中)，并且被传输到硬盘914。可替代地，程序可以经由网络(未示出)被传输到计算机901并且被存储在硬盘914中。在执行时，程序被加载到RAM 913。程序可以从光盘921或磁盘922或直接从网络加载。

程序不必一定包括例如操作系统(OS)或第三方程序，以使得计算机901执行前述实施例中的缺陷检查和分析装置的功能。程序可以仅包括命令部分，以在受控模式下调用适当的功能(模块)并且获得所需的结果。

根据本公开的实施例，利用电子束扫描缺陷检查图案的仅一部分以找到缺陷。因此，可以大大减少使用基于电子束的检查工具的检查时间。在一些实施例中，检查速度是在扫描缺陷检查图案的整个区域时的检查速度的约30至50倍。此外，与需要将导电图案接地的电压对比检查(VCI)相比，在本实施例中，测试或监视晶圆的结构更简单。另外，根据本公开实施例的方法与细间距图案的光学检查相比增加了缺陷检测率。

将理解的是，在本文中并非必须讨论所有优点，对于所有实施例或示例不需要特定的优点，并且其他实施例或示例可以提供不同的优点。

根据本公开的一个方面，在一种用于检查图案缺陷的方法中，在底层之上形成多个图案。多个图案彼此电隔离。用电子束扫描多个图案的一部分以对多个图案进行充电。获得从多个图案的经扫描部分发射的二次电子的强度。搜索多个图案中的显示出与多个图案中的其他图案不同的二次电子的强度的一个或多个图案。在前述和以下实施例中的一者或多者中，多个图案包括线和间隔图案，该线和间隔图案具有彼此间隔开设置的多个线图案。在前述和以下实施例中的一者或多者中，多个线图案是导电的。在前述和以下实施例中的一者或多者中，底层是绝缘的。在前述和以下实施例中的一者或多者中，多个线图案比底层相比更导电。在前述和以下实施例中的一者或多者中，多个图案包括作为断线图案的缺陷，并且在扫描多个图案的一部分期间，电子束不扫描缺陷。在前述和以下实施例中的一者或多者中，多个图案包括作为相邻线图案的桥接的缺陷，并且在扫描多个图案的一部分期间，电子束不扫描缺陷。在前述和以下实施例中的一者或多者中，当多个线图案中的每个线图案的整体长度是A1时，多个图案中的一部分的沿着多个线图案延伸的方向的长度A2在A1的1％至20％的范围内。在前述和以下实施例中的一者或多者中，当找到多个图案中的显示出与多个图案中的其他图案不同的二次电子的强度的一个图案时，获得多个图案中的该一个图案的位置。在前述和以下实施例中的一者或多者中，沿着多个线图案的方向观察多个图案中的获得位置的该一个图案，以找到缺陷。

根据本公开的另一方面，在一种用于检查图案缺陷的方法中，在底层之上形成多组多个图案。多个图案彼此电隔离。用电子束扫描第一组多个图案的一部分以找到缺陷。获得从第一组多个图案的经扫描部分发射的二次电子的强度。搜索第一组中的多个图案中的显示出与第一组中的多个图案中的其他图案不同的二次电子的强度一个或多个图案。当找到多个图案中的显示出与多个图案中的其他图案不同的二次电子的强度的一个图案时，获得多个图案中的该一个图案的位置。用电子束扫描第二组多个图案的一部分以找到缺陷。在前述和以下实施例中的一者或多者中，多个图案是导电的，并且底层是绝缘的。在前述和以下实施例中的一者或多者中，该多个组中的每一组中的多个图案包括线和间隔图案，该线和间隔图案具有彼此间隔开设置的多个线图案。在前述和以下实施例中的一者或多者中，第一组中的多个线图案的图案宽度、图案间距或图案方向中的至少一者与第二组中的多个线图案的图案宽度、图案间距或图案方向中的相应一者不同。在前述和以下实施例中的一者或多者中，电子束仅扫描第一组中的多个图案中的每个图案的一部分。在前述和以下实施例中的一者或多者中，底层设置在半导体晶圆之上，并且半导体晶圆是测试晶圆，在该测试晶圆上没有形成作为晶体管的一部分或将成为晶体管的一部分的图案。在前述和以下实施例中的一者或多者中，当多个线图案中的每个线图案的整体长度是A1时，多个图案中的一部分的沿着多个线图案延伸的方向的长度A2在A1的1％至10％的范围内。

根据本公开的另一方面，在一种方法中，通过使用膜形成装置在绝缘层之上形成导电层。通过使用光刻装置在导电层之上形成抗蚀剂图案。通过使用蚀刻装置将导电层图案化为多个导电图案。多个导电图案彼此电隔离。通过以下操作搜索图案缺陷。用电子束扫描多个图案的一部分以对多个导电图案进行充电。获得从多个导电图案的经扫描部分发射的二次电子的强度。搜索多个图案中的显示出与多个导电图案中的其他导电图案不同的二次电子的强度一个或多个导电图案。当找到缺陷时，对膜形成装置、光刻装置和蚀刻装置中的至少一者执行维护操作。在前述和以下实施例中的一者或多者中，观察缺陷，并且基于该观察来确定膜形成装置、光刻装置和蚀刻装置中的哪一个要进行维护操作。在前述和以下实施例中的一者或多者中，当没有找到缺陷时，执行使用膜形成装置、光刻装置和蚀刻装置的半导体制造操作。在前述和以下实施例中的一者或多者中，导电层包括Ti、T、W、Co、Ni、Mo、Cu、Al、Ru、其合金和半导体材料中的一层或多层。

根据本公开的另一方面，一种用于检测缺陷的测试器件，包括：底层，设置在衬底之上；以及多个线图案，设置在底层之上并且彼此电隔离。多个线图案与底层相比更导电，并且多个线图案包括作为断线图案的缺陷、或作为相邻线图案的桥接的缺陷中的至少一者。在前述和以下实施例中的一者或多者中，所述多个线图案包括第一组线图案和第二组线图案，图案宽度、图案间距或图案方向中的至少一者在并且第一组和第二组之间是不同的。在前述和以下实施例中的一者或多者中，衬底和底层不包括图案。在前述和以下实施例中的一者或多者中，多个线图案包括第一组线图案和第二组线图案，第一组中的线图案和第二组中的线图案沿着第一方向交替布置，并且第一组和第二组沿着与第一方向交叉的第二方向彼此偏移。

前述内容概述了若干实施例或示例的特征，从而本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现与这里引入的实施例或示例相同的目的和/或达到相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且它们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。

示例1.一种用于检查图案缺陷的方法，所述方法包括：在底层之上形成多个图案，所述多个图案彼此电隔离；用电子束扫描所述多个图案的一部分以对所述多个图案进行充电；获得从所述多个图案的经扫描部分发射的二次电子的强度；以及搜索所述多个图案中的显示出与所述多个图案中的其他图案不同的二次电子的强度的一个或多个图案。

示例2.根据示例1所述的方法，其中，所述多个图案包括线和间隔图案，所述线和间隔图案具有彼此间隔开设置的多个线图案。

示例3.根据示例2所述的方法，其中，所述多个线图案是导电的，并且所述底层是绝缘的。

示例4.根据示例2所述的方法，其中，所述多个线图案与所述底层相比更导电。

示例5.根据示例2所述的方法，其中：所述多个图案包括缺陷，该缺陷为断线图案，并且在扫描所述多个图案的所述一部分期间，所述电子束不扫描所述缺陷。

示例6.根据示例2所述的方法，其中：所述多个图案包括缺陷，该缺陷为相邻线图案的桥接，并且在扫描所述多个图案的所述一部分期间，所述电子束不扫描所述缺陷。

示例7.根据示例2所述的方法，其中，当所述多个线图案中的每个线图案的整体长度是A1时，所述多个图案的所述一部分沿着所述多个线图案延伸的方向的长度A2在A1的1％到20％的范围内。

示例8.根据示例1所述的方法，还包括：当找到所述多个图案中的显示出与所述多个图案中的其他图案不同的二次电子的强度的一个图案时，获得所述多个图案中的所述一个图案的位置。

示例9.根据示例8所述的方法，还包括：沿着所述多个线图案延伸的方向观察所述多个图案中的获得位置的所述一个图案，以找到缺陷。

示例10.一种用于检查图案缺陷的方法，所述方法包括：在底层之上形成多组多个图案，所述多个图案彼此电隔离；用电子束扫描第一组多个图案的一部分以找到缺陷；获得从所述第一组多个图案的经扫描部分发射的二次电子的强度；搜索所述第一组中的所述多个图案中显示出与所述第一组中的所述多个图案中的其他图案不同的二次电子的强度的一个或多个图案；当找到所述多个图案中显示出与所述多个图案中的其他图案不同的二次电子的强度的一个图案时，获得所述多个图案中的所述一个图案的位置；以及用所述电子束扫描第二组多个图案的一部分以找到缺陷。

示例11.根据示例10所述的方法，其中，所述多个图案是导电的，并且所述底层是绝缘的。

示例12.根据示例10所述的方法，其中，所述多组中的每一组中的多个图案包括线和间隔图案，所述线和间隔图案具有彼此间隔开设置的多个线图案。

示例13.根据示例12所述的方法，其中，所述第一组中的多个线图案的图案宽度、图案间距、或图案方向中的至少一者不同于所述第二组中的多个线图案的图案宽度、图案间距、或图案方向中的相应一者。

示例14.根据示例10所述的方法，其中，所述电子束仅扫描所述第一组中的所述多个图案中的每个图案的一部分。

示例15.根据示例10所述的方法，其中，所述底层设置在半导体晶圆之上，并且所述半导体晶圆是测试晶圆，在该测试晶圆上没有形成作为晶体管的一部分或将成为晶体管的一部分的图案。

示例16.根据示例12所述的方法，其中，当所述多个线图案中的每个线图案的整体长度是A1时，所述多个图案的所述一部分沿着所述多个线图案延伸的方向的长度A2在A1的1％到10％的范围内。

示例17.一种用于检测缺陷的测试器件，包括：底层，设置在衬底之上；多个线图案，设置在所述底层之上并且彼此电隔离，其中，所述多个线图案与所述底层相比更导电，并且所述多个线图案包括作为断线图案的缺陷、或作为相邻线图案的桥接的缺陷中的至少一者。

示例18.根据示例17所述的测试器件，其中，所述多个线图案包括第一组线图案和第二组线图案，并且图案宽度、图案间距、或图案方向中的至少一者在所述第一组和所述第二组之间是不同的。

示例19.根据示例17所述的测试器件，其中，所述衬底和所述底层不包括图案。

示例20.根据示例17所述的测试器件，其中：所述多个线图案包括第一组线图案和第二组线图案，所述第一组中的线图案和所述第二组中的线图案沿着第一方向交替布置，并且所述第一组和所述第二组沿着与所述第一方向交叉的第二方向彼此偏移。