半导体器件及其形成方法

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

半导体器件用于各种电子应用中，例如，个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，以及使用光刻图案化各个材料层以在材料层上形成电路组件和元件来制造半导体器件。

半导体工业通过不断减小最小部件尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。

发明内容

本发明的实施例提供了一种形成半导体器件的方法，包括：在衬底上形成介电鳍；在所述介电鳍上形成低维层；在所述低维层上形成第一源极/漏极接触件和第二源极/漏极接触件；在所述第一源极/漏极接触件和所述第二源极/漏极接触件上分别生长第一自组装间隔件和第二自组装间隔件，所述低维层的沟道区域设置在所述第一自组装间隔件和所述第二自组装间隔件之间；在所述沟道区域上形成栅极结构；以及在形成所述栅极结构之后，去除所述第一自组装间隔件和所述第二自组装间隔件。

本发明的另一实施例提供了一种半导体器件，包括：介电鳍，位于衬底上；低维层，位于所述介电鳍上，所述低维层包括源极/漏极区域和沟道区域；源极/漏极接触件，位于所述源极/漏极区域上；以及栅极结构，位于邻近所述源极/漏极接触件的所述沟道区域上，所述栅极结构在所述栅极结构的顶部处具有第一宽度，在所述栅极结构的中间处具有第二宽度，并且在所述栅极结构的底部处具有第三宽度，所述第二宽度小于所述第一宽度和所述第三宽度中的每个。

本发明的又一实施例提供了一种半导体器件，包括：介电鳍，位于衬底上；低维层，位于所述介电鳍上；栅极电介质，位于所述低维层上；栅电极，位于所述栅极电介质上，所述栅电极具有凸侧壁；以及源极/漏极接触件，邻近所述栅电极和所述栅极电介质，所述源极/漏极接触件具有第一部分和第二部分，所述第一部分接触所述低维层的顶面，所述第二部分延伸穿过所述低维层并且接触所述低维层的侧壁，所述第一部分比所述第二部分宽，所述源极/漏极接触件电连接至所述低维层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1以三维视图示出了根据一些实施例的低维FinFET的示例。

图2A至图18D是根据一些实施例的在低维FinFET的制造中的中间阶段的各种视图。

图11C示出了来自自组装单层(SAM)的分子。

图19A至图19D示出了根据一些实施例的低维FinFET。

图20A至图20D示出了根据一些实施例的低维FinFET。

图21A至图21D示出了根据一些实施例的低维FinFET。

具体实施方式

以下公开提供了许多用于实现本发明的不同特征的不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对描述符可以同样地作相应地解释。

根据一些实施例，形成低维FinFET。低维FinFET包括用于形成源极/漏极区域和沟道区域的低维层。可以通过穿过低维层蚀刻用于源极/漏极接触件的开口，然后在开口中和低维层上形成源极/漏极接触件来形成与低维层的侧壁和顶面接触的源极/漏极接触件。此外，在沟道区域上形成用于低维FinFET的栅极结构。可以通过在源极/漏极接触件上形成临时的自组装间隔件，然后在自组装间隔件之间形成栅极结构，以自对准的方式控制栅极结构的长度。通过控制自组装间隔件的厚度，可以控制所得栅极结构的长度。

图1以三维视图示出了根据一些实施例的低维FinFET的示例。低维FinFET包括位于衬底50上的鳍54。鳍54突出在衬底50之上并且从衬底50突出。虽然将鳍54示出为与衬底50不同的材料，但是鳍54和/或衬底50可以包括单一材料或多种材料。在本文中，鳍54是指在衬底50之上和从衬底50延伸的部分。低维层56沿着鳍54的侧壁和顶面延伸。

低维层56由用作传导低维FinFET的电流的沟道材料和源极/漏极材料的低维材料形成。例如，低维层56可以包括碳纳米管层、过渡金属硫族化物(TMD)层、石墨烯层等。栅极结构80下方的低维层56的第一部分用作沟道区域76。栅极结构80的相对侧上的低维层56的第二部分用作源极/漏极区域64。

栅极结构80沿着沟道区域76的侧壁和顶面延伸。栅极结构80包括栅极电介质82和栅电极84。栅极电介质82位于低维层56上，并且栅电极84位于栅极电介质82上。源极/漏极区域64设置在栅极结构80的相对侧处，例如，邻近沟道区域76。如下面进一步详细讨论的，源极/漏极接触件将以如下的方式形成至源极/漏极区域64：允许源极/漏极接触件具有低的接触电阻并且允许以自对准的方式确定沟道区域76的长度。

图1还示出了在后面的图中使用的参考横截面。横截面A-A沿着鳍54的纵轴并且在例如源极/漏极区域64之间的电流流动的方向上。横截面C-C垂直于横截面A-A并且沿着栅极结构80的纵轴。横截面D-D垂直于横截面A-A并且延伸穿过源极/漏极区域64。为了清楚起见，后续附图参考这些参考横截面。

图2A至图5B是根据一些实施例的低维FinFET的制造中的中间阶段的各种视图。图2A、图3A、图4A和图5A是沿着图1中的参考横截面A-A示出的截面图。图2B、图3B、图4B和图5B是顶视图，其中图2A、图3A、图4A和图5A还沿着图2B、图3B、图4B和图5B中的相应参考横截面A-A示出。图2A至图5B示出了单个鳍的区域的处理，但是应当理解，可以同时处理多个鳍/FinFET。

在图2A和图2B中，提供了衬底50。衬底50可以由使相邻的低维FinFET绝缘的任何材料形成，并且也可以称为“隔离层”。在一些实施例中，衬底50包括半导体芯50A和位于半导体芯50A上的隔离材料50B。

半导体芯50A可以是体半导体、绝缘体上半导体(SOI)衬底等，半导体芯50A可以被掺杂(例如，p型或n型掺杂剂)或不被掺杂。半导体芯50A可以是晶圆，诸如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，半导体芯50A的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。半导体芯50A还可以由诸如蓝宝石、铟锡氧化物(ITO)等的其他材料形成。

隔离材料50B可以是任何电绝缘材料。隔离材料50B可以是氧化物，诸如氧化硅、氧化铝、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、正硅酸乙酯(TEOS)基氧化物等；氮化物，诸如氮化硅等；等或它们的组合。隔离材料50B可以是高k介电材料，诸如具有大于约7.0的k值的介电材料，诸如铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。隔离材料50B可以通过旋涂、沉积工艺或它们的组合形成，沉积工艺诸如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、可流动化学气相沉积(FCVD)、低压化学气相沉积(LPCVD)等。在一些实施例中，隔离材料50B是诸如氮化硅的氮化物，并且通过诸如CVD的沉积工艺形成。

介电层52形成在衬底50上，例如，在隔离材料50B上。随后图案化介电层52以形成用于低维FinFET的鳍。介电层52可以由以下材料形成：氧化物，诸如氧化硅；氮化物，诸如氮化硅；低维材料，诸如六方氮化硼(hBN)；等或它们的组合。介电层52可以由低k介电材料形成，诸如具有小于约3.0的k值的介电材料，诸如PSG、BSG等。介电层52可以具有单层结构或包括多层的复合结构。介电层52可以包括一个或多个晶体层(单晶体或多晶体)和/或一个或多个非晶层。介电层52可以通过PECVD、分子束沉积(MBD)、原子层沉积(ALD)等形成。介电层52也可以通过转移形成。例如，当介电层52包括hBN时，可以在诸如蓝宝石衬底、铜衬底等的另一衬底上形成hBN层，然后将hBN层转移到衬底50上。在一些实施例中，介电层52包括位于低k介电材料层上的hBN层。由低k介电材料或低维材料形成介电层52可以通过抑制由于其原子平滑表面而引起的表面散射来帮助改善静电控制。由低k介电材料形成介电层52也可以允许介电层52被图案化成大的宽高比的鳍(在下面进一步详细讨论)。

在图3A和图3B中，在介电层52中形成鳍54。鳍54是介电条。示出了单个鳍54，但是应当理解，多个鳍54可以同时形成在同一衬底50上，并且可以使用与本文描述的那些类似的工艺来处理。在一些实施例中，可以通过在介电层52中蚀刻沟槽而在介电层52中形成鳍54。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。蚀刻以比衬底50的材料(例如，隔离材料50B)更快的速率选择性地蚀刻介电层52的材料，使得蚀刻在衬底50处停止。

可以通过任何合适的方法来图案化鳍54。例如，可以使用一种或多种光刻工艺来图案化鳍54，该光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，允许创建例如节距小于使用单次直接光刻工艺可获得的节距的图案。例如，在实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍54。在一些实施例中，掩模(或其他层)可以保留在鳍54上。

鳍54形成为宽度W

在图4A和图4B中，低维层56共形地形成在鳍54和衬底50上。在整个说明书中，术语“低维”是指厚度较小的层，诸如小于约10nm、小于约5nm或小于约1nm。在一些实施例中，低维层56具有在约0.3nm至约1nm的范围内的厚度T

低维材料可以在很小的厚度下保持较高的固有迁移率。原子薄的沟道材料为优异的静电控制提供了理想的几何形状。此外，原子薄的沟道材料可以具有合理的带隙大小，诸如在约1eV至约2eV的范围内，使它们具有半导体行为。低维材料也可以形成为具有金属或绝缘行为。几种类型的低维材料可以用于形成低维层56。低维材料层的示例包括碳纳米管网络、对准的碳纳米管、类半导体二维(2D)材料层(诸如过渡金属硫族化物(TMD))、石墨烯纳米带等。可以如美国专利申请第16/837,261号中所述形成低维材料层，该专利申请的全部内容结合于此作为参考。碳纳米管网络可以由通过浸渍工艺生长的单壁碳纳米管(SWCNT)形成。在平面图中，碳纳米管网络可能看起来像随机放置的多个直管(或略微弯曲)(长度不同)。可以使用含碳前体在高温下生长对准的碳纳米管，使得前体分解并且生长碳。在平面图中，对准的碳纳米管具有通常在相同方向上对准的纵向，并且可以具有相似的长度。TMD层包括通过诸如PECVD的沉积工艺形成的过渡金属和VIA族元素的化合物。过渡金属可以是W、Mo、Ti、V、Co、Ni、Zr、Tc、Rh、Pd、Hf、Ta、Re、Ir、Pt等。VIA族元素可以是硫(S)、硒(Se)、碲(Te)等。示例TMD层包括MoS

在图5A和图5B中，图案化低维层56以去除低维层56的沿着衬底50的主表面延伸的部分，从而暴露衬底50。低维层56的剩余部分覆盖鳍54。可以使用可接受的光刻和蚀刻技术图案化低维层56。低维层56的剩余部分将形成所得的低维FinFET的沟道区域和源极/漏极区域。

图6A至图18D是根据一些实施例的在低维FinFET的制造中的其他中间阶段的各种视图。图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A是沿着图1中的参考横截面A-A示出的截面图。图6B、图7B、图8B、图图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B是顶视图，其中图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A和图18A还沿着图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B和图18B中的相应参考横截面A-A示出。图18C是沿着图1中的参考横截面C-C示出的截面图。图18D是沿着图1中的参考横截面D-D示出的截面图。图6A至图18D示出了单个鳍的区域的处理，但是应当理解，可以同时处理多个鳍/FinFET。

如下面进一步详细讨论的，图6A至图10B示出了实施例工艺，其中通过再生长工艺形成至源极/漏极区域的源极/漏极接触件。具体地，去除低维层56的部分(以及可选地鳍54)以形成开口60(见图7A和图7B)。在开口60中再生长导电材料，以形成源极/漏极接触件62(见图10A和图10B)，源极/漏极接触件62连接至低维层56的源极/漏极区域64。例如，当低维层56包括对准的碳纳米管，低维层56的包括纳米管的端部的部分用作源极/漏极区域64，并且源极/漏极接触件62可以连接至碳纳米管的端部(诸如与碳纳米管的端部接触)。然而，当低维层56是另一种类型的低维层(诸如过渡金属硫族化物(TMD)层、石墨烯层等)时，也可以使用这种工艺。

在图6A和图6B中，在低维层56和衬底50上方形成掩模58。掩模58具有暴露下面的低维层56的开口60的图案。开口60暴露将用作所得低维FinFET的源极/漏极区域的低维层56的部分，并且限定将在何处形成源极/漏极接触件。掩模58可以由光刻胶形成，诸如单层光刻胶、双层光刻胶、三层光刻胶等。在一些实施例中，掩模58是三层掩模，包括底层(例如，底部抗反射涂层(BARC)层)、中间层(例如，氮化物、氧化物、氮化氧物等)和顶层(例如，光刻胶)。所使用的掩模的类型(例如，单层掩模、双层掩模、三层掩模等)可以取决于用于随后图案化掩模58的光刻工艺。例如，在极紫外(EUV)光刻工艺中，掩模58可以是单层掩模或双层掩模。可以通过旋涂、诸如CVD的沉积工艺、它们的组合等来形成掩模58。

可以使用可接受的光刻技术图案化掩模58以形成开口60。开口60是有边界的开口，该开口在所有侧上均以掩模58的材料为边界。在掩模58是光刻胶的实施例中，可以通过将光刻胶暴露于图案化的能量源(例如，图案化的光源)以引起化学反应，从而在光刻胶的暴露于图案化的光源的那些部分中引起物理变化来图案化光刻胶。然后可以通过将显影剂施加至曝光的光刻胶以利用物理变化，并且取决于期望的图案选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分来显影光刻胶。示例光刻胶显影剂包括甲基异丁基酮(MIBK)、稀释的异丙醇等。

开口60形成为沿着第一方向D

在图7A和图7B中，使用掩模58作为蚀刻掩模来蚀刻低维层56，以使开口60延伸穿过低维层56，从而暴露鳍54。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。例如，蚀刻可以是用氩气、三氯化硼、六氟化硫、氧气等执行的干蚀刻。在所示的实施例中，还使用掩模58作为蚀刻掩模来蚀刻鳍54，以使开口60延伸穿过鳍54，从而暴露衬底50。可以通过继续蚀刻低维层56的工艺，或通过使用不同的蚀刻剂执行另一蚀刻来蚀刻鳍54。蚀刻可以是各向异性的。例如，蚀刻可以是用氩气执行的干蚀刻。在另一个实施例中(下面进一步讨论)，开口60不延伸穿过鳍54。

在图8A和图8B中，将掩模58中的开口60加宽以暴露低维层56的附加部分。加宽开口60会暴露低维层56的附加部分，该附加部分将用作产生的低维FinFET的源极/漏极区域。在掩模58是光刻胶的实施例中，可以通过重复显影光刻胶的工艺来加宽掩模58中的开口60。例如，可以将显影剂重新施加至光刻胶的剩余部分。虽然光刻胶的剩余部分是光刻胶的未暴露于图案化的光源的那些部分，但显影剂仍可以去除光刻胶的未改变的部分，尽管其速率比通过曝光而物理改变的光刻胶的部分要慢。这样，当加宽掩模58中的开口60时的去除速率比最初在掩模58中图案化开口60时的去除速率慢。同样地，与最初图案化开口60时相比，当加宽开口60时，掩模58可以暴露于显影剂更长的时间。

将掩模58中的开口60加宽至沿着第一方向D

在一些实施例中，在平面图中，沿着第一方向D

掩模58中的加宽的开口60暴露源极/漏极接触件将接触的低维层56的顶面。掩模58中的开口60的宽度确定源极/漏极接触件的宽度，并且源极/漏极接触件的宽度确定所得到的低维FinFET的沟道长度L

在图9A和图9B中，在开口60中形成源极/漏极接触件62。源极/漏极接触件62延伸穿过低维层56。在开口60延伸穿过鳍54的实施例中，源极/漏极接触件62也延伸穿过鳍54并且接触衬底50。通过在开口60中沉积(例如，以自上而下的方式)或生长(例如以自下而上的方式)导电材料来形成源极/漏极接触件62。导电材料可以是金属或形成为具有金属行为的低维材料。用于源极/漏极接触件62的示例导电材料包括钪、钛、铌、铬、钨、镍、钯、铂、银、金、铝、它们的组合等。在一些实施例中，源极/漏极接触件62是低维材料，其可以通过浸渍工艺从衬底50或鳍54生长，或者可以形成在另一衬底上，然后转移到衬底50或鳍54。在所示的实施例中，源极/漏极接触件62从衬底50生长。在源极/漏极接触件62不延伸穿过鳍54的实施例中，源极/漏极接触件62从鳍54生长。

源极/漏极接触件62物理和电耦合至低维层56的用作源极/漏极区域64的部分。因此，源极/漏极接触件62与源极/漏极区域64的侧壁和顶面物理接触。当源极/漏极区域64是碳纳米管层的部分时，形成与源极/漏极区域64的侧壁接触的源极/漏极接触件62允许源极/漏极接触件62直接连接至碳纳米管的端部。形成与源极/漏极区域64的侧壁接触的源极/漏极接触件62可以增大接触面积。因此，可以减小与源极/漏极区域64的接触电阻。

在图10A和图10B中，去除掩模58。当掩模58包括光刻胶时，可以通过例如可接受的灰化工艺来去除光刻胶。当掩模58包括其他层(例如，BARC层、氮化物层等)时，可以使用接受蚀刻工艺来去除这些层。

如图10A所示，在截面图中，源极/漏极接触件62具有下部分62L和上部分62U。源极/漏极接触件62的下部分62L延伸穿过鳍54和/或低维层56。源极/漏极接触件62的上部分62U延伸穿过掩模58，并且接触低维层56的顶面。换句话说，上部分62U位于低维层56上面。源极/漏极接触件62的下部分62L沿着第一方向D

如图10B所示，在平面图中，每个源极/漏极接触件62具有中央部分62C、一对第一突出部分62P

第一突出部分62P

第二突出部分62P

在形成之后，源极/漏极接触件62沿着第一方向D

在图11A和图11B中，在源极/漏极接触件62上形成间隔件70。间隔件70由分子的自组装单层(SAM)形成，并且也可以称为自组装间隔件。如图11C所示，SAM的每个分子包括头部基团、尾巴和端部基团。头部基团可以是锚定至间隔件70的表面上的硫醇、膦酸酯、硅烷等。端部基团可以是任何官能团。尾巴包括将头部基团连接至端部基团的一个或多个亚甲基桥。SAM的长度由尾巴的链长以及头部基团和端部基团之间的吸引力确定。

SAM的分子被定向为使得它们在垂直方向上远离源极/漏极接触件62的表面延伸。因此，SAM的长度确定间隔件70的厚度。在形成之后，间隔件70的垂直部分具有厚度T

间隔件70分隔开距离D

间隔件70的SAM可能不以完全均匀的方式形成。具体地，在拥挤的区域中，诸如在源极/漏极接触件62和源极/漏极区域64的界面处以及在源极/漏极接触件62的拐角处，可能会阻止SAM的生长。由此，厚度T

在图12A和图12B中，形成栅极介电层72。栅极介电层72包括沉积在低维层56和间隔件70的顶面和侧壁上的一层或多层。栅极介电层72也可以形成在衬底50的顶面上。在一些实施例中，栅极介电层72包括一个或多个介电层，诸如氧化硅、氮化硅、金属氧化物、金属硅酸盐等的一个或多个层。例如，在一些实施例中，栅极介电层72包括通过热或化学氧化形成的氧化硅的界面层以及上面的高k介电材料，诸如铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的金属氧化物或硅酸盐。栅极介电层72可以包括k值大于约7.0的介电层。栅极介电层72的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。栅极介电层72还可以由具有大带隙的低维绝缘材料形成，诸如可以以自下而上的方式生长的六方氮化硼(hBN)。栅极介电层72可以形成为较小的厚度，诸如在约0.5nm至约15nm的范围内。在一些实施例中，栅极介电层72比低维层56厚。

然后，在栅极介电层72上形成栅电极层74。可以在栅极介电层72上沉积栅电极层74。栅电极层74可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然示出了单个栅电极层74，但是栅电极层74可以包括任意数量的衬垫层、任意数量的功函调整层和填充材料。

然后，图案化栅极介电层72和栅电极层74，以去除沿着衬底50的主表面延伸的栅极介电层72和栅电极层74的部分，从而暴露衬底50。栅极介电层72和栅电极层74的剩余部分覆盖低维层56和间隔件70。可以使用可接受的光刻和蚀刻技术来图案化栅极介电层72和栅电极层74。

在图13A和图13B中，图案化栅极介电层72和栅电极层74以分别形成栅极电介质82和栅电极84。图案化去除位于间隔件70上方的栅极介电层72和栅电极层74的部分，从而形成暴露间隔件70和低维层56的一些部分的开口78。栅极电介质82和栅电极84形成所得低维FinFET的栅极结构80。栅极结构80也可以被称为“栅极堆叠件”。

可以通过任何可接受的工艺来图案化栅极介电层72和栅电极层74。在一些实施例中，使用可接受的光刻和蚀刻技术来图案化栅极介电层72和栅电极层74。在一些实施例中，使用粘附光刻工艺来图案化栅极介电层72和栅电极层74。在粘附光刻工艺中，将胶带(未示出)粘附至栅电极层74，诸如粘附至栅电极层74的顶面。然后，通过在垂直于衬底50的主表面的方向上拉胶带将胶带从栅电极层74剥离。胶带的剥离边缘横向地穿过衬底50。当剥离胶带时，栅极介电层72和栅电极层74的较薄部分(例如，间隔件70上的那些部分)脱离并且粘附到胶带上，但是栅极介电层72和栅电极层74的较厚部分(例如，低维层56上的那些部分)没有脱离并且保留。

栅极结构80覆盖低维层56的用作沟道区域76的部分。具体地，栅极结构80沿着低维层56的侧壁和顶面延伸，例如，沿着沟道区域76的侧壁和顶面。低维层56的沟道区域76是低维层56的在源极/漏极区域64之间延伸并且位于栅极结构80下面的那些部分。沟道区域76的沟道长度L

栅极结构80具有由间隔件70之间的距离D

因为间隔件70具有凹表面，所以栅极结构80(例如，栅电极84)具有凸侧壁。具体地，栅极结构80的栅极长度L

在图14A和图14B中，去除间隔件70以暴露开口78中的源极/漏极接触件62。可以通过可接受的蚀刻工艺去除间隔件70，诸如以比低维层56、源极/漏极接触件62、栅极电介质82和栅电极84的材料更快的速率选择性地蚀刻间隔件70的材料的蚀刻工艺。蚀刻可以是各向同性的。例如，蚀刻可以包括湿蚀刻。可以基于用于形成间隔件70的SAM的分子来选择蚀刻剂。

在图15A和图15B中，在低维层56中形成源极/漏极延伸件86。源极/漏极延伸件86也可以称为高掺杂延伸的源极/漏极区域。可以通过在低维层56的暴露部分(诸如低维层56的位于栅极结构80(见图13A)和源极/漏极接触件62之间的部分)中注入适当的杂质(例如，p型或n型掺杂剂)来形成源极/漏极延伸件86。示例n型杂质包括磷、砷、锑等，可以通过TiO

在图16A和图16B中，第一层间介电(ILD)层92沉积在源极/漏极接触件62、源极/漏极延伸件86、栅极电介质82和栅电极84上方。第一ILD层92可以由介电材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积。介电材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。例如，第一ILD层92也可以由钝化材料形成，诸如碳掺杂的氧化物、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、阻焊剂、聚苯并恶唑(PBO)、苯并环丁烯(BCB)基聚合物、模塑料等或它们的组合。可以通过旋涂、层压、沉积工艺等或它们的组合来形成钝化材料。钝化材料也可以由具有大带隙的低维绝缘材料形成，诸如可以以自下而上的方式生长的六方氮化硼(hBN)。

在图17A和图17B中，穿过第一ILD层92到源极/漏极接触件62形成第二源极/漏极接触件94。穿过第一ILD层92形成用于第二源极/漏极接触件94的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬垫(未示出)以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第一ILD层92的顶面去除过量的材料。剩余的衬垫和导电材料在开口中形成第二源极/漏极接触件94。第二源极/漏极接触件94物理地和电气地耦合至源极/漏极接触件62。在形成之后，第二源极/漏极接触件94和栅电极84的顶面是共面的(在工艺变化内)。在一些实施例中，在形成源极/漏极接触件62之前，执行附加的平坦化工艺，诸如CMP，以从栅电极84的顶面去除第一ILD层92的过量材料。在另一个实施例中，在形成第二源极/漏极接触94时执行的平坦化工艺还从栅电极84的顶面去除第一ILD层92的过量材料。

在图18A至图18D中，第二ILD层96沉积在第一ILD层92上方。在一些实施例中，第二ILD层96是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD层96由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。在一些实施例中，蚀刻停止层形成在第一ILD层92和第二ILD层96之间。

第三源极/漏极接触件98和栅极接触件100分别形成至第二源极/漏极接触件94和栅电极84。穿过第二ILD层96形成用于第三源极/漏极接触件98和栅极接触件100的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘附层等的衬垫以及导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD层96的表面去除过量的材料。剩余的衬垫和导电材料在开口中形成第三源极/漏极接触件98和栅极接触件100。第三源极/漏极接触件98物理地和电耦合至第二源极/漏极接触件94，并且栅极接触件100物理地和电耦合至栅电极84。第三源极/漏极接触件98和栅极接触件100可以可以在不同的工艺中形成，或者也可以在相同的工艺中形成。虽然示出为形成在相同的横截面中，但是应当理解，第三源极/漏极接触件98和栅极接触件100中的每个可以形成在不同的横截面中，这可以避免接触件的短路。

图19A至图19D示出了根据一些其他实施例的低维FinFET。该实施例类似于图18A至图18D的实施例，除了源极/漏极接触件62仅穿过低维层56形成，并且不形成为延伸进入/穿过鳍54。例如，可以当关于图7A和图7B描述的开口60没有延伸穿过鳍54时形成该实施例。可以以较低的成本形成源极/漏极接触件62。在该实施例中，源极/漏极接触件62的下部位于鳍54上面。

图20A至图20D示出了根据一些其他实施例的低维FinFET。该实施例类似于图18A至图18D的实施例，除了源极/漏极接触件62形成在低维层56上并且不延伸至低维层56中/穿过低维层56。例如，可以通过获得类似于图6A和图6B的结构，以及在掩模58的开口60中(例如直接在低维层56上)沉积或生长源极/漏极接触件62来形成该实施例。当低维层56由不具有具有用于连接至源极/漏极接触件62的端部的结构的低维材料形成时，可以形成根据该实施例的源极/漏极接触件62。例如，该实施例中的低维层56可以是过渡金属硫族化物(TMD)层、石墨烯层等。在该实施例中，整个源极/漏极接触件62位于低维层56上面。

图21A至图21D示出了根据一些其他实施例的低维FinFET。该实施例类似于图18A至图18D的实施例，除了第二源极/漏极接触件102形成为延伸穿过第一ILD层92和第二ILD层96。可以在与栅极接触件100相同的工艺中形成第二源极/漏极接触件102。可以穿过第一ILD层92和第二ILD层96形成用于源极/漏极接触件102的开口，并且与关于图18A和图18B讨论的类似的方式在开口中形成第二源极/漏极接触件102。换句话说，在该实施例中，通过穿过第一ILD层92和第二ILD层96形成单个连续导电部件来实现至源极/漏极接触件62的接触件，但是在图18A至图18D的实施例中，通过穿过第一ILD层92和第二ILD层96形成单独的导电部件来实现至源极/漏极接触件62的接触件。应当理解，在图19A至图19D的实施例和图20A至图20D的实施例中也可以形成类似的第二源极/漏极接触件102。

实施例可以实现优点。穿过低维层56形成源极/漏极接触件62可以增大接触面积，减小接触电阻，并且还允许源极/漏极接触件62连接至低维层56中的碳纳米管的端部。因此可以改善所得的低维FinFET的性能。此外，将间隔件70形成为自组装的间隔件允许以自对准的方式控制所得的栅极结构80的长度。因此可以提高制造中的灵活性。

在实施例中，一种方法包括：在衬底上形成介电鳍；在介电鳍上形成低维层；在低维层上形成第一源极/漏极接触件和第二源极/漏极接触件；在第一源极/漏极接触件和第二源极/漏极接触件上分别生长第一自组装间隔件和第二自组装间隔件，低维层的沟道区域设置在第一自组装间隔件和第二自组装间隔件之间；在沟道区域上形成栅极结构；以及在形成栅极结构之后，去除第一自组装间隔件和第二自组装间隔件。

在该方法的一些实施例中，形成低维层包括：通过浸渍工艺生长碳纳米管网络；通过分解含碳前体来生长对准的碳纳米管；或沉积多个过渡金属硫族化物(TMD)层。在该方法的一些实施例中，形成栅极结构包括：在第一自组装间隔件、第二自组装间隔件和沟道区域上沉积栅极介电层；在栅极介电层上沉积栅电极层；以及利用粘附光刻工艺去除第一自组装间隔件和第二自组装间隔件上的栅极介电层和栅电极层的部分。在该方法的一些实施例中，粘附光刻工艺包括：将胶带粘附至栅电极层；以及通过在垂直于衬底的主表面的方向上拉胶带而将胶带从栅电极层剥离。在该方法的一些实施例中，生长第一自组装间隔件和第二自组装间隔件包括：在第一源极/漏极接触件和第二源极/漏极接触件上生长分子的自组装单层，每个分子包括头部基团、尾巴和端部基团，头部基团锚定至第一源极/漏极接触件或第二源极/漏极接触件中的一个的表面，尾巴将头部基团连接至端部基团。在该方法的一些实施方案中，生长分子的自组装单层包括：根据栅极结构的期望长度选择端部基团；对于每个分子：将头部基团吸附在表面上；组装尾巴；以及用选择的端部基团官能团化尾巴的末端端部。在该方法的一些实施例中，形成第一源极/漏极接触件和第二源极/漏极接触件包括：在低维层上形成光刻胶；将光刻胶暴露于图案化的光源；将显影剂施加至光刻胶以在光刻胶中形成暴露低维层的开口；以及在开口和低维层上形成导电材料。在该方法的一些实施例中，形成第一源极/漏极接触件和第二源极/漏极接触件包括：在低维层上形成光刻胶；将光刻胶暴露于图案化的光源；将显影剂施加至光刻胶以在光刻胶中形成暴露低维层的开口；使用光刻胶作为蚀刻掩模来蚀刻低维层，以将开口延伸至低维层中；将显影剂重新施加至光刻胶以加宽光刻胶中的开口；以及在光刻胶的开口和低维层的开口中形成导电材料。在该方法的一些实施例中，形成导电材料包括在介电鳍上形成导电材料。在一些实施例中，该方法还包括：使用光刻胶作为蚀刻掩模来蚀刻介电鳍，以将开口延伸至介电鳍中，其中形成导电材料包括在介电鳍中的开口中形成导电材料。在该方法的一些实施例中，将显影剂重新施加至光刻胶包括：根据沟道区域的期望长度选择持续时间；以及在选择的持续时间内将显影剂重新施加至光刻胶。

在实施例中，一种器件包括：介电鳍，位于衬底上；低维层，位于介电鳍上，该低维层包括源极/漏极区域和沟道区域；源极/漏极接触件，位于源极/漏极区域上；以及栅极结构，位于邻近源极/漏极接触件的沟道区域上，该栅极结构在栅极结构的顶部处具有第一宽度，在栅极结构的中间处具有第二宽度，并且在栅极结构的底部处具有第三宽度，第二宽度小于第一宽度和第三宽度中的每个。

在该器件的一些实施例中，整个源极/漏极接触件位于低维层上面。在器件的一些实施例中，源极/漏极接触件具有第一部分和第二部分，第一部分位于低维层上面，第二部分延伸穿过低维层并且位于介电鳍上面，第一部分具有比第二部分更大的宽度。在器件的一些实施例中，源极/漏极接触件具有第一部分和第二部分，第一部分位于低维层上面，第二部分延伸穿过低维层和介电鳍，第一部分具有比第二部分更大的宽度。在一些实施例中，该器件还包括：源极/漏极延伸件，位于低维层中，该源极/漏极延伸件横向设置在源极/漏极接触件与栅极结构之间。

在实施例中，一种器件包括：介电鳍，位于衬底上；低维层，位于介电鳍上；栅极电介质，位于低维层上；栅电极，位于栅极电介质上，栅电极具有凸侧壁；以及源极/漏极接触件，邻近栅电极和栅极电介质，该源极/漏极接触件具有第一部分和第二部分，第一部分接触低维层的顶面，第二部分延伸穿过低维层并且接触低维层的侧壁，第一部分比第二部分宽，源极/漏极接触件电连接至低维层。

在器件的一些实施例中，低维层是碳纳米管层。在该器件的一些实施例中，低维层是过渡金属硫族化物(TMD)层。在该器件的一些实施例中，栅电极在栅电极的顶部处具有第一宽度，在栅电极的中间处具有第二宽度，并且在栅电极的底部处具有第三宽度，第二宽度小于第一宽度和第三宽度中的每个。

前面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。