基于异构内存的内存全加密管理方法、装置、设备及介质

技术领域

本发明涉及计算机技术领域，尤其涉及一种基于异构内存的内存全加密管理方法、装置、设备及介质。

背景技术

伴随着云计算技术以及相关衍生技术与产品的不断兴起和发展，互联网行业的业务量逐渐呈现一种爆发式的增长。而作为虚拟数据的物理载体，服务器对于数据的存储能力、处理能力和交互能力从根本上决定了云计算的上限。随着互联网用户业务量的增长，网络实时数据吞吐量也呈现一种几何式的增长。在如此大的数量交互基础上，信息安全成为了一块不可忽视的攻防高地，信息安全可以广义地分为硬件安全和软件安全，软件安全完全取决于种种不断迭代地加密算法以及整体系统的可靠性，而硬件安全则是建立在基于硬件基础的软件防护上。作为整个系统中所有关键数据的承载者，内存的数据安全更是重中之重。类似信息安全的分类，针对内存的攻击同样可以分为软件和硬件攻击，为了便于理解，我们可以抽象地理解为数字攻击和物理攻击。

对于数字攻击，即是指攻击者利用软件安全漏洞，构造恶意输入导致软件在处理输入数据时出现非预期错误，将输入数据写入内存中的某些特定敏感位置，从而劫持软件控制流，转而执行外部输入的指令代码，造成目标系统被获取远程控制或拒绝服务。究其根本原因在于现代电子计算机在实现图灵机模型没有严格区分内存中数据和指令，导致存在被利用的可能性。暂时无法避免，只能尝试阻止被利用。而随着系统的不断升级，加密手段的不断迭代，黑客通过系统进行内存攻击以及变得越来越困难，转而一种物理攻击出现了，利用电容在低温下的电子惰性将内存冷冻后迅速拔下，插到另一个内存读取器来分析关键信息。针对这种物理攻击，AMD和Intel分别提出了SEV(Secure EncryptedVirtualization，虚拟化安全加密)和TME(Total Memory Encryption，全内存加密)来进行防护，其根本手段在于通过MC(Memory Controller，内存控制器)生成掉电丢失的不可获取的随机密钥，对内存数据进行加解密，内存本体中的都是密文，故而可以防范物理攻击。但是这种加解密导致了性能损失(Overhead)，根据统计数据大约是不到5％，但对于数据密集型计算时候，这5％就相当致命了。

为了便于理解整体方案，我们先介绍目前通用的计算机存储体系。如图1所示，目前通用的计算机存储体系建立在CPU-寄存器-Cache-内存-设备的结构下，其原因在于CPU的工作频率及时延相较于内存高出太多，不使用cache进行缓冲的话会造成很大的进程等待时间浪费。在Cache和Main Memory完成映射之后，CPU根据地址尝试从cache中获取数据，如果cache命中，则对cache数据进行读写，再于Main memory进行同步，如果未命中，则访问main memory。再来看现有的内存全加密技术，以Intel的TME为例。TME技术如字面意义Total Memory Encryption，全部内存加密技术，开启TME功能后，节点在每次启动的时候，会随机生成一个满足AES-XTS加密算法的密钥(128Bit)并将该密钥临时存放在MC中，掉电消失且不能被外部获取，在内存写入时加密，在内存读取时解密，故而从内存的视角看过去都是密文，即使通过ColdBoot的物理攻击也只能拿到密文而不清楚内容，从系统的角度看过去都是明文，对软件全透明，故而可以抵御物理攻击。整个流程如图2所示，临时密钥存放在MC处，在MC处实现加解密实现明文密文的转换。

现有内存全加密的技术方案存在以下缺陷：(1)由于在开启TME功能的时候，所有的交互数据都需要经过加解密，其所造成的性能损耗对于数据集中型计算是不可接受的。(2)现有关于内存物理攻击防护主要将目光点放在了提升安全系统可靠性上。前者逻辑相较TME更加复杂且非全内存加密，适用环境局限；后者其实就是Intel的MKTME(Multi KeyTotal Memory Encryption)技术和SGX(Software Guard Extensions)技术的缝合优化，在没有创新性的同时也没有关注整个方案对于系统性能的损失。综上所述，现有方案对于内存全加密方案还存在不少的优化空间。

发明内容

有鉴于此，有必要针对以上技术问题，提供一种基于异构内存的内存全加密管理方法、装置、设备及介质。

根据本发明的第一方面，提供了一种基于异构内存的内存全加密管理方法，所述异构内存系统包括DRAM和NVDRAM，在所述DRAM和NVDRAM之间设置加解密电路用以执行物理加密，将所述NVDRAM配置成2LM模式，以使DRAM作为内存控制器的近端内存、所述NVDRAM作为内存控制器的远端内存，所述方法包括：

利用系统固件对所述近端内存进行校验，若检验通过则允许进入系统，否则禁止进入系统；

利用中央处理器对待处理数据进行分类，其中，分类的类型包括机密和非机密；

响应于所述待处理数据的分类属于非机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第一预设分区进行读写；

响应于所述待处理数据的分类属于机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第二预设分区；

响应于内存控制器访问第二预设分区访问命中，则对命中区域进行读写并进行物理加密后与所述远端内存同步。

在一些实施例中，所述方法还包括：

响应于内存控制器访问第二预设分区未命中，则通过第二预设区域映射数据地址到所述远端内存进行物理加密读写。

在一些实施例中，所述利用系统固件对所述近端内存进行校验，若检验通过则允许进入系统，否则禁止进入系统的步骤包括：

将主板启动非对称密钥中的公钥Fuse到平台管理中心的NVRAM中，并用签名服务器对所述近端内存的第三预设区域用密钥对中的私钥进行签名；

响应于系统上电且处于S5状态，则系统固件根据公私钥对近端内存进行签名校验；

响应于签名校验成功，则允许系统固件启动以正常开机进入系统；

响应于签名校验失败，则将系统固件锁死并禁止所述异构内存系统工作。

在一些实施例中，所述方法还包括；

响应于签名校验失败，则利用报警器发出告警。

根据本发明的第二方面，提供了一种基于异构内存的内存全加密管理装置，所述异构内存系统包括DRAM和NVDRAM，在所述DRAM和NVDRAM之间设置加解密电路用以执行物理加密，将所述NVDRAM配置成2LM模式，以使DRAM作为内存控制器的近端内存、所述NVDRAM作为内存控制器的远端内存，所述装置包括：

校验模块，所述校验模块配置用于利用系统固件对所述近端内存进行校验，若检验通过则允许进入系统，否则禁止进入系统；

分类模块，所述分类模块配置用于利用中央处理器对待处理数据进行分类，其中，分类的类型包括机密和非机密；

第一访问模块，所述第一访问模块配置用于响应于所述待处理数据的分类属于非机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第一预设分区进行读写；

第二访问模块，所述第二访问模块配置用于响应于所述待处理数据的分类属于机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第二预设分区；

加密模块，所述加密模块配置用于响应于内存控制器访问第二预设分区访问命中，则对命中区域进行读写并进行物理加密后与所述远端内存同步。

在一些实施例中，所述装置还包括：

远端内存读写模块，所述远端内存读写模块配置用于响应于内存控制器访问第二预设分区未命中，则通过第二预设区域映射数据地址到所述远端内存进行物理加密读写。

在一些实施例中，所述校验模块进一步配置用于：

将主板启动非对称密钥中的公钥Fuse到平台管理中心的NVRAM中，并用签名服务器对所述近端内存的第三预设区域用密钥对中的私钥进行签名；

响应于系统上电且处于S5状态，则系统固件根据公私钥对近端内存进行签名校验；

响应于签名校验成功，则允许系统固件启动以正常开机进入系统；

响应于签名校验失败，则将系统固件锁死并禁止所述异构内存系统工作。

在一些实施例中，所述装置还包括；

告警模块，所述告警模块配置用于响应于签名校验失败，则利用报警器发出告警。

根据本发明的第三方面，还提供了一种计算机设备，该计算机设备包括：

至少一个处理器；以及

存储器，存储器存储有可在处理器上运行的计算机程序，处理器执行程序时执行前述的基于异构内存的内存全加密管理方法。

根据本发明的第四方面，还提供了一种计算机可读存储介质，计算机可读存储介质存储有计算机程序，计算机程序被处理器执行时执行前述的基于异构内存的内存全加密管理方法。

上述一种基于异构内存的内存全加密管理方法，在近端内存和远端内存之间增加物理加密，先利用系统固件对近端内存进行校验以确定固件安全，当有待处理数据时利用中央处理器对数据进行分类，如果待处理数据属于非机密数据则采用近端内存的第一预设分区进行读写，如果待处理数据属于机密数据则采用近端内存的第二预设分区作为远端内存的缓存，使得近端内存中的数据都是明文，而密文都保持在远端内存中，至此实现了基于异构内存系统的内存全加密操作，同时降低了加解密导致了性能损失；通过分区尽可能减少了需要物理加解密的数据(Normal DRAM中也可存放一些临时非重要数据)；并且本方案的异构内存系统通过Cache-MC-DRAM Cache-Physical Layer Encryption-EncryptedNVDRAM-Flash Memory这样一个循序渐进的层级，尽可能地规避了硬件加解密产生的时延对系统的影响。

此外，本发明还提供了一种基于异构内存的内存全加密管理装置、一种计算机设备和一种计算机可读存储介质，同样能实现上述技术效果，这里不再赘述。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

图1为通用计算机存储体系架构示意图；

图2为Intel 2CPU配置TME加密存储架构示意图；

图3为现有通用非异构内存系统基于TME功能的读写流程；

图4为计算机存储体系(Memory Hierachy)时延金字塔；

图5为本发明方案所采用的异构内存系统示意图；

图6为Intel NVDIMM时延金字塔；

图7为本发明一个实施例提供的DDR-T Protocol示意图；

图8为本发明一个实施例提供的DRAM分区示意图；

图9为本发明一个实施例提供的一种基于异构内存的内存全加密管理方法的流程示意图；

图10为本发明又一个实施例提供的异构内存处理数据的流程示意图；

图11为本发明一个实施例提供的一种基于异构内存的内存全加密管理装置的结构示意图；

图12本发明另一个实施例中计算机设备的内部结构图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。

为方便理解本发明所采取的“基于异构内存系统的内存全加密”方案之前，结合图3对常见通用非异构内存系统做简单介绍。如图3所示，在目前常用内存架构中，从上到下分为CPU Register-Level 1Cache-Level 2Cache-Level 3Cache-Memory Controller内存控制器-DRAM。在MC处通过AES-XTS算法进行加解密，实现内存物理防护体系的建立。其中每一级单元的处理时延也逐步增加，以实现带宽和时延的平衡，尽量达成性能的最优解。(时延和对应单元的示意图如图4)。可以看到RAM和Hard Disk之间的时延差距还是很大的，也就是说当一个进程需要调用Hard Disk中的寄存器而RAM中又没有备份的话，进程就需要等待这个时延差，故而异构内存体系应运而生，也就可以讲到基于异构内存系统的内存全加密技术方案了。

如图5所示，在异构内存系统中增加了一级NVDRAM，但在本方案中并不使用其Non-Violate(掉电不丢失)的特性，仅使用其大容量，中等时延的特性。可以看到NVDRAM很好地过渡了DRAM和Hard Disk之间的断层，在此处，我们整个系统的性能损耗相较于上文之前提到的系统已经降下来了，NVDRAM很好地对系统进行了一个缓冲。具体地工作流如图5所示，我们将Intel NVDRAM配置成2LM模式，在这种模式下，同一个iMC下的DRAM会作为NVDRAM的Cache。DRAM作为近端内存(Near Memory)，而NVDRAM作为远端内存(Far Memory)，DRAM作为Near Memory同时承担着Memory Side Cache的角色，其作用可以实现对内核完全透明。

而为了实现物理攻击防御的功能，放置在内存中的数据必须是密文这点是不可动摇的。这时候我们采取在DRAM和NVDRAM之间通过物理层的手段进行加密的方法。此处的方法是可拓展并优化的，此处以基础加解密电路为例，结合图7所示在DQ和CA之间加上一个相联存储器构成的加解密电路，以实现DRAM中的都是明文，NVDRAM中的都是密文，由于是采用物理层加密的方式，软件无法解密获得的密文，同时无需系统对数据进行加解密，唯一的问题在于时延，此处我们可以调节电路以实现时延和最佳性能的平衡。需要特别说明的是虽然DRAM作为Memory Side Cache相较于NVDRAM存储的数据可以说很小，但也需要实现安全保护功能，但是DRAM作为Cache又需要实现对系统的透明。此处我们采用类似系统节点BootGuard的手段，类似Bios固件的验证。

如图8所示，在具体实施过程中将DRAM中的区域分为3个部分：Key即第三预设分区、Normal DRAM即第一预设分区、Cache即第二预设分区。在具体实施过程中可以将主板启动非对称密钥中的公钥部分Fuse到平台管理中心PCH(Platform Controller Hub)的NVRAM中，并用签名服务器对DRAM用密钥对中的私钥进行签名。每次启动的时候，若公私密钥不匹配，则节点拒绝Power On，DRAM拒绝工作，以此实现DRAM的安全防护。在该方案中，DRAM只需要在第一次上电的时候进行一次签名校验，对节点系统性能无影响。再结合图7回到本文所述方案的工作流，节点在工作的时候会碰到如下情况。1.信息被标记为非机密信息，MC将Near Memory视作普通DRAM，信息读写仅通过图8中的Normal DRAM分区。2.信息被标记为机密信息，MC将Near Memory视作NVDRAM的Cache，MC根据地址去放问Cache，如果Cache命中，则进行读写，之后再同步Cache与DRAM；如果Cache未命中，则通过Cache去访问NVDRAM，进行映射读写。这种分区处理方式可以尽可能地降低物理层加密对时延造成的影响。

下面请参照图9所示，本发明提供了一种基于异构内存的内存全加密管理方法100，具体来说所述方法包括以下步骤：

步骤101，利用系统固件对所述近端内存进行校验，若检验通过则允许进入系统，否则禁止进入系统；

步骤102，利用中央处理器对待处理数据进行分类，其中，分类的类型包括机密和非机密；

步骤103，响应于所述待处理数据的分类属于非机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第一预设分区进行读写；

步骤104，响应于所述待处理数据的分类属于机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第二预设分区；

步骤105，响应于内存控制器访问第二预设分区访问命中，则对命中区域进行读写并进行物理加密后与所述远端内存同步。

上述一种基于异构内存的内存全加密管理方法，在近端内存和远端内存之间增加物理加密，先利用系统固件对近端内存进行校验以确定固件安全，当有待处理数据时利用中央处理对数据进行分类，如果待处理数据属于非机密数据则采用近端内存的第一预设分区进行读写，如果待处理数据属于机密数据则采用近端内存的第二预设分区作为远端内存的缓存，使得近端内存中的数据都是明文，而密文都保持在远端内存中，至此实现了基于异构内存系统的内存全加密操作，同时降低了加解密导致了性能损失；通过分区尽可能减少了需要物理加解密的数据(Normal DRAM中也可存放一些临时非重要数据)；并且本方案的异构内存系统通过Cache-MC-DRAM Cache-Physical Layer Encryption-EncryptedNVDRAM-Flash Memory这样一个循序渐进的层级，尽可能地规避了硬件加解密产生的时延对系统的影响。

在一些实施例中，所述方法还包括：

响应于内存控制器访问第二预设分区未命中，则通过第二预设区域映射数据地址到所述远端内存进行物理加密读写。

在一些实施例中，所述利用系统固件对所述近端内存进行校验，若检验通过则允许进入系统，否则禁止进入系统的步骤包括：

将主板启动非对称密钥中的公钥Fuse到平台管理中心的NVRAM中，并用签名服务器对所述近端内存的第三预设区域用密钥对中的私钥进行签名；

响应于系统上电且处于S5状态，则系统固件根据公私钥对近端内存进行签名校验；

响应于签名校验成功，则允许系统固件启动以正常开机进入系统；

响应于签名校验失败，则将系统固件锁死并禁止所述异构内存系统工作。

在一些实施例中，所述方法还包括；

响应于签名校验失败，则利用报警器发出告警。

在又一个实施例中，为便于理解本发明的方案请结合图10所示，本实施例提供了又一种基于异构内存的内存全加密管理方法，具体包括以下步骤：

步骤一，节点系统进行上电，节点处于S5状态。固件根据公私钥对DRAM进行签名校验。

(1)校验失败，固件锁死，无法进入系统，内存拒绝工作。

(2)校验通过，正常开机进入系统。CPU对需要处理的数据进行“机密级”和“非机密级”的分类。

步骤二，数据为非机密级。CPU寄存器根据数据地址通过MC访问DRAM Normal分区进行读写。

步骤三：数据为机密级别。CPU寄存器根据数据地址通过MC访问DRAM Cache分区。

步骤四：Cache命中，对Cache进行读写后，物理加密后与NVDRAM进行同步。

步骤五：Cache未命中，通过Cache映射数据地址到NVDRAM进行物理加密读写。

本实施例的一种基于异构内存的内存全加密管理方法，至少具备以下有益技术效果：第一，不依靠MC通过AES-XTS进行数据加解密，减少因此产生的性能降低。第二，通过异构内存系统实现CPU到Device的平滑过渡，尽量规避了因物理加密导致的延时。第三，通过公私钥加密签名验证的方式保证DRAM的可靠性并提升节点系统的安全性；减少开启TME等内存全加密功能导致的节点系统性能降低，同时提高了整体节点系统的物理安全性。

在又一个实施例中，请结合图11所示，本实施例提供了一种基于异构内存系统的内存全加密管理装置200，所述异构内存系统包括DRAM和NVDRAM，在所述DRAM和NVDRAM之间设置加解密电路用以执行物理加密，将所述NVDRAM配置成2LM模式，以使DRAM作为内存控制器的近端内存、所述NVDRAM作为内存控制器的远端内存，所述装置包括：

校验模块201，所述校验模块201配置用于利用系统固件对所述近端内存进行校验，若检验通过则允许进入系统，否则禁止进入系统；

分类模块202，所述分类模块202配置用于利用中央处理器对待处理数据进行分类，其中，分类的类型包括机密和非机密；

第一访问模块203，所述第一访问模块203配置用于响应于所述待处理数据的分类属于非机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第一预设分区进行读写；

第二访问模块204，所述第二访问模块204配置用于响应于所述待处理数据的分类属于机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第二预设分区；

加密模块205，所述加密模块205配置用于响应于内存控制器访问第二预设分区访问命中，则对命中区域进行读写并进行物理加密后与所述远端内存同步。

上述一种基于异构内存的内存全加密管理装置，在近端内存和远端内存之间增加物理加密，先利用系统固件对近端内存进行校验以确定固件安全，当有待处理数据时利用中央处理对数据进行分类，如果待处理数据属于非机密数据则采用近端内存的第一预设分区进行读写，如果待处理数据属于机密数据则采用近端内存的第二预设分区作为远端内存的缓存，使得近端内存中的数据都是明文，而密文都保持在远端内存中，至此实现了基于异构内存系统的内存全加密操作，同时降低了加解密导致了性能损失；通过分区尽可能减少了需要物理加解密的数据(Normal DRAM中也可存放一些临时非重要数据)；并且本方案的异构内存系统通过Cache-MC-DRAM Cache-Physical Layer Encryption-EncryptedNVDRAM-Flash Memory这样一个循序渐进的层级，尽可能地规避了硬件加解密产生的时延对系统的影响。

在一些实施例中，所述装置还包括：

远端内存读写模块，所述远端内存读写模块配置用于响应于内存控制器访问第二预设分区未命中，则通过第二预设区域映射数据地址到所述远端内存进行物理加密读写。

在一些实施例中，所述校验模块201进一步配置用于：

将主板启动非对称密钥中的公钥Fuse到平台管理中心的NVRAM中，并用签名服务器对所述近端内存的第三预设区域用密钥对中的私钥进行签名；

响应于系统上电且处于S5状态，则系统固件根据公私钥对近端内存进行签名校验；

响应于签名校验成功，则允许系统固件启动以正常开机进入系统；

响应于签名校验失败，则将系统固件锁死并禁止所述异构内存系统工作。

在一些实施例中，所述装置还包括；

告警模块，所述告警模块配置用于响应于签名校验失败，则利用报警器发出告警。

需要说明的是，关于基于异构内存的内存全加密管理装置的具体限定可以参见上文中对基于异构内存的内存全加密管理方法的限定，在此不再赘述。上述基于异构内存的内存全加密管理装置中的各个模块可全部或部分通过软件、硬件及其组合来实现。上述各模块可以硬件形式内嵌于或独立于计算机设备中的处理器中，也可以以软件形式存储于计算机设备中的存储器中，以便于处理器调用执行以上各个模块对应的操作。

根据本发明的另一方面，提供了一种计算机设备，该计算机设备可以是服务器，其内部结构图请参照图12所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口和数据库。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统、计算机程序和数据库。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的数据库用于存储数据。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时实现以上所述的基于异构内存的内存全加密管理方法，具体来说，所述方法包括以下步骤：

利用系统固件对所述近端内存进行校验，若检验通过则允许进入系统，否则禁止进入系统；

利用中央处理器对待处理数据进行分类，其中，分类的类型包括机密和非机密；

响应于所述待处理数据的分类属于非机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第一预设分区进行读写；

响应于所述待处理数据的分类属于机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第二预设分区；

响应于内存控制器访问第二预设分区访问命中，则对命中区域进行读写并进行物理加密后与所述远端内存同步。

根据本发明的又一方面，提供了一种计算机可读存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现以上所述的基于异构内存的内存全加密管理方法，具体来说，包括执行以下步骤：

利用系统固件对所述近端内存进行校验，若检验通过则允许进入系统，否则禁止进入系统；

利用中央处理器对待处理数据进行分类，其中，分类的类型包括机密和非机密；

响应于所述待处理数据的分类属于非机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第一预设分区进行读写；

响应于所述待处理数据的分类属于机密，则中央处理器根据内存地址通过内存控制器访问近端内存的第二预设分区；

响应于内存控制器访问第二预设分区访问命中，则对命中区域进行读写并进行物理加密后与所述远端内存同步。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。