半导体封装体

技术领域

本公开实施例涉及一种半导体封装体，尤其涉及一种具有垂直内连线特征的半导体封装体。

背景技术

从发展集成电路(integrated circuit；IC)以来，由于各种电子元件(即晶体管、二极管、电阻器、电容器等)的集成密度的不断提高，半导体产业经历了持续的快速成长。在大多数情况下，这些集成密度的进步是来自于不断缩小最小特征尺寸，这允许将更多元件整合到给定的区域。每个集成电路裸片可包括许多输入/输出垫以与要和集成电路裸片一起封装的其他元件互连。中介层通常用于在半导体封装体中的两个或多个集成电路裸片之间提供输入/输出。然而，因集成密度增加，仅通过中介层来连接集成电路裸片可能变得具有挑战性。

发明内容

本公开实施例提供一种半导体封装体，包括：第一集成电路裸片和第二集成电路裸片，第一集成电路裸片包括显露于顶面的一或多个垂直内连线特征，且第二集成电路裸片包括一或多个垂直导电特征，其中第二集成电路裸片堆叠在第一集成电路裸片上方，且第一集成电路裸片中的一或多个垂直内连线特征连接到第二集成电路裸片中的一或多个垂直导电特征。

本公开实施例提供一种集成电路裸片，包括：包含一或多个半导体装置的装置层、形成在装置层上的内连线结构、围绕内连线结构的密封区域以及一或多个垂直内连线特征。内连线结构包括一或多个底部金属间介电层，直接形成于装置层上方。内连线结构包括一或多个中间金属间介电层，形成于一或多个底部金属间介电层上方。内连线结构包括一或多个顶部金属间介电层，形成于一或多个中间金属间介电层上方。垂直内连线特征的每一者包括形成在底部金属间介电层、中间金属间介电层和顶部金属间介电层的其中一者中的水平部分，以及形成在密封区域中且连接到水平部分的垂直部分。

本公开实施例提供一种半导体封装体的制造方法，包括：形成具有暴露在顶面上的一或多个垂直内连线特征的第一集成电路裸片，形成具有暴露在背面上的一或多个垂直导电特征的第二集成电路裸片，将一或多个垂直内连线特征与一或多个垂直导电特征对齐，以及将第二集成电路裸片堆叠在第一集成电路裸片上方且将一或多个垂直内连线特征连接到一或多个垂直导电特征。

附图说明

根据以下的详细说明并配合所附附图以更好地了解本公开实施例的概念。应注意的是，根据本产业的标准惯例，附图中的各种部件未必按照比例绘制。事实上，可能任意地放大或缩小各种部件的尺寸，以做清楚的说明。在通篇说明书及附图中以相似的标号标示相似的特征。

图1A示出根据本公开实施例的具有集成电路裸片阵列的基底的平面示意图。

图1B至图1L示意性地示出根据本公开实施例的具有垂直内连线特征的集成电路裸片。

图2示出根据本公开实施例的具有集成电路裸片阵列的基底的平面示意图。

图3示出根据本公开实施例的具有集成电路裸片阵列的基底的平面示意图。

图4A示出根据本公开实施例的具有集成电路裸片阵列的基底的平面示意图。

图4B至图4G示意性地示出根据本公开实施例的具有穿过基底的通孔内连线特征的集成电路裸片。

图5A至图5F示意性地示出根据本公开实施例的制造半导体封装体的不同阶段。

图6A至图6F示意性地示出根据本公开实施例的制造半导体封装体的不同阶段。

图7A至图7E示意性地示出根据本公开实施例的制造半导体封装体的不同阶段。

图8A至图8D示意性地示出根据本公开实施例的制造半导体封装体的不同阶段。

图9A至图9D示意性地示出根据本公开实施例的制造半导体封装体的不同阶段。

附图标记如下：

10,20,30,40:基底

12,22,32,42:切割线

12w:切割线宽度(宽度)

16a,16b,16c,16d,26a,26b,26c,26d,26e,26f,26g:裸片组合

40b:背侧

40t:顶侧

100,100’,100a,100b,100c,200,200a,200b:集成电路裸片

100p:区域

102,102a,102b:切割表面

104,104a,104b,104c,204:电路区域

106,106a,106b,106c,206:密封区域

106s:侧面

106w:线宽

106d:线深

107,107a,107b,107c:垂直内连线特征

108,108a,108b,108c,208:边缘内连线特征

108d:线深

108i:内端

108o:外端

108w:线宽

110,112,210,212:密封环

110l,112l:密封线

110ls:导电板

110v,112v:导电通孔

122,122a,122b,222:内连线结构

122bs:背面

122t:顶面

124,224:金属间介电层

124x:底部金属间介电层

124y:中间金属间介电层

124z:顶部金属间介电层

126,128,226,228:导电特征

130,130a,130b:开口

130w:宽度

170,170a,170b:水平部分

170d:线深

170w:线宽

172,172a,172b:垂直部分

172w:线宽

174:开口

174w:宽度

120,120a,120b,220:装置层

227:导电通孔

240:重分布层

242:钝化层

244:接触垫

300,400,500,600,700:半导体封装体

302:载体基底

304:粘着层

306:裸片附接膜

308,312:封装胶层

310,314:外部接点

316:印刷电路板

502,702:间隙

504,704:芯片间连接器

1C-1C,1D-1D,1E-1E,1F-1F,1G-1G,1H-1H,1K-1K,1J-1J,4C-4C:线

具体实施方式

以下的公开内容提供许多不同的实施例或范例以实施本公开实施例的不同部件。以下叙述构件及配置的特定范例，以简化本公开实施例的说明。当然，这些特定的范例仅为示范并非用以限定本公开实施例。举例而言，在以下的叙述中提及第一部件形成于第二部件上或上方，即表示其可包括第一部件与第二部件是直接接触的实施例，亦可包括有附加部件形成于第一部件与第二部件之间，而使第一部件与第二部件可能未直接接触的实施例。另外，除非另外说明，在所有公开内容中，不同附图中以相同的参考标号标示相同或相似的元件。此重复是为了简洁及清楚的目的，本身并不表示所述的不同实施例及/或配置之间具有任何关系。

此外，在此可使用与空间相关用词。例如“底下”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，以便于描述附图中示出的一个元件或部件与另一个(些)元件或部件之间的关系。除了在附图中示出的方位外，这些空间相关用词意欲包括使用中或操作中的装置的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，且在此使用的空间相关词也可依此做同样的解释。

本公开所述的实施例可以在特定上下文中说明，即包括使用混合接合技术接合在一起的裸片的封装结构(例如封装上封装(package on package；PoP)结构)。裸片可以面对面(face-to-face；F2F)或面对背(face-to-back；F2B)接合在一起。举例而言，在面对面接合的配置中，裸片的有效表面(面)被接合在一起，而在面对背接合的配置中，一个裸片的有效表面被接合到另一个裸片的背面。此外，裸片之间的混合接合包括介电对介电接合和金属接合。举例而言，通过包括焊料接合(而不是例如铜对铜键合)，可显著降低混合接合的接合温度。

此外，本公开的教示适用于包括一或多个半导体裸片的任何封装结构。其他实施例考虑了其他的应用，例如不同的封装类型或不同的配置，这对于本技术领域中技术人员在阅读本公开时将是显而易见的。应注意的是，本文所述的实施例未必会示出可能存在于结构中的每个元件或特征。举例而言，可以从附图中省略多个元件，例如所述的元件的其中一者即足以表达实施例的概念时。此外，在此所述的方法实施例可被说明以特定顺序来执行。然而，可用任何符合逻辑的顺序来执行其他方法实施例。

本公开的实施例提供具有垂直内连线特征的集成电路裸片。垂直内连线特征可以形成在密封区中。在一些实施例中，垂直内连线特征是密封环的部分。垂直内连线特征允许集成电路裸片与堆叠在上方的另一个集成电路裸片连接，而无需通过中介层。在一些实施例中，集成电路裸片还可包括边缘内连线特征，例如延伸穿过一或多个密封环且进入切割线区的导线。在一些实施例中，具有边缘内连线特征的异质集成电路裸片通过边缘内连线特征相互连接，或者通过在同一基底上制造或者通过制造后连接，接着通过垂直内连线特征与一或多个其他集成电路裸片堆叠。

图1A是根据本公开的包括集成电路裸片100的阵列的基底10的平面示意图。图1B至图1L示意性地示出根据本公开实施例的集成电路裸片100。图1B是根据本公开的两个相邻集成电路裸片100(100a、100b)的平面示意图。图1C是沿图1B中的1C-1C线的集成电路裸片100的局部放大剖视图。图1D是沿图1C中的1D-1D线的集成电路裸片100的局部放大剖视图。图1E是沿图1B中的1E-1E线的相邻集成电路裸片100a、100b的局部放大剖视图。图1F是沿图1B中的1F-1F线的集成电路裸片100的局部放大剖视图。

如图1A所示，在基底10上形成集成电路裸片(或小芯片)阵列100。集成电路裸片阵列100通过两组相交的切割线12相互分开。一组切割线12沿X方向延伸，而第二组切割线12则沿Y方向延伸。在由切割线12定义的区域阵列内的基底10中及/或基底10上形成集成电路裸片100的阵列。在一些实施例中，集成电路裸片100包括两种或更多种不同的电路设计。在制造之后，集成电路裸片100可被测试且沿着切割线12切割成单独的集成电路裸片100或者是相邻集成电路裸片100的各种组合，以用于后续处理(例如封装)。

如图1A所示，在基底10中及/或基底10上制造的多个集成电路裸片100包括两种类型的集成电路裸片100a、100b。集成电路裸片100a、100b可具有大致相同的尺寸但具有不同的电路设计以实现不同的功能。在一些实施例中，集成电路裸片100a、100b交替地配置，使得集成电路裸片100a中的每一者与至少一个集成电路裸片100b交界。相邻的集成电路裸片100a、100b通过如下所述的边缘内连线特征连接。

如图1A所示，集成电路裸片100(100a、100b)中的每一者可以包括被密封区域106(106a、106b)所围绕的电路区域104(104a、104b)。根据本公开的实施例，集成电路裸片100(100a、100b)包括从电路区域104(104a、104b)延伸穿过密封区域106(106a、106b)进入切割线12的一或多个边缘内连线特征108(108a、108b)。在一些实施例中，边缘内连线特征108可以是与围绕集成电路裸片100(100a、100b)的切割线12相交的导线。在沿着切割线12切割集成电路裸片100(100a、100b)之后，边缘内连线特征108(108a、108b)显露于集成电路裸片100(100a、100b)的切割表面102上。边缘内连线特征108(108a、108b)可以是配置以与形成在切割表面102(102a、102b)上的外部接点连接以提供信号及/或电源的导线。

在一些实施例中，集成电路裸片100(100a、100b)包括一或多个垂直内连线特征107(107a、107b)。一或多个垂直内连线特征107可以形成在电路区域104之外，例如在集成电路裸片100(100a、100b)的密封区域106(106a、106b)中。在一些实施例中，垂直内连线特征107(107a、107b)可以是形成在密封区域106中的导电板或通孔。在一些实施例中，一或多个垂直内连线特征可以包括密封区域106内的密封环的一或多个部分。垂直内连线特征107可以具有与电路区域104中的导电特征及/或装置电性连通的内端，以及显露于集成电路裸片100的顶面或底面的外端。如下所述。垂直内连线特征107允许集成电路裸片100与堆叠在上方的集成电路裸片连接。

在一些实施例中，边缘内连线特征108(108a、108b)可以对称地配置在集成电路裸片100(100a、100b)周围的所有切割线12上。对称的配置为电路设计者提供了高可行性。可以在不同的集成电路裸片中使用用于边缘内连线特征的一种连接协议，进而有助于在一个基底上制造两个或更多个直接连接的集成电路裸片。举例而言，在图1A中，在基底10中及基底10上制造多对直接连接的集成电路裸片100a、100b。在一些实施例中，可以在切割之前测试单独的集成电路裸片100a、100b。集成电路裸片100a、100b可以被切割成用于封装的各种裸片组合，例如裸片组合16a、16b、16c、16d，进而降低生产成本。对于包括单个集成电路裸片100a、100b的裸片组合16a、16b，导电特征可由显露的边缘内连线特征108形成以与其他集成电路裸片连接而不通过中介层。包括不同配置的集成电路裸片100a、100b的裸片组合16c、16d可以直接封装为连接的元件而无需切割成单独的裸片。

垂直内连线特征107(107a、107b)可沿着集成电路裸片100(100a、100b)的一侧或多侧且沿着相应的切割线12来配置。在一些实施例中，垂直内连线特征107(107a、107b)可对称地配置于集成电路裸片100(100a、100b)的所有切割线12。在一些实施例中，垂直内连线特征107可沿着集成电路裸片100(100a、100b)周围的每个切割线12均匀分布。在一些实施例中，如图1B所示，垂直内连线特征107和边缘内连线特征108可以在平面图中以交错方式配置。

基底10可以是半导体基底，例如掺杂或未掺杂的体硅，或者绝缘体上半导体(semiconductor-on-insulator；SOI)基底的有源层。半导体基底可以包括其他半导体材料，例如锗、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或前述的组合。也可以使用其他基底，例如多层基底或梯度基底。

集成电路裸片阵列100可通过执行各种半导体制造工艺形成在基底10中及/或基底10上，其包括但不限于前端(front-end-of-line；FEOL)工艺和后端(back-end-of-line；BEOL)工艺。如图1C、图1D和图1E所示，执行各种半导体制造工艺以在集成电路裸片100(100a、100b)中形成装置层120(120a、120b)和内连线结构122(122a、122b)。

在一些实施例中，集成电路裸片100的阵列可以包括形成在同一基底10上的两个或更多个不同的电路设计，以实现集成电路裸片100之间的直接异质连接，而无需切割为单独的裸片。在其他实施例中，集成电路裸片阵列100具有大致相同的电路设计，其可以被单独切割以通过边缘内连线特征108连接到其他电路元件。

集成电路裸片100可以被设计为执行任何适合的功能。举例而言，集成电路裸片100可以是逻辑裸片(例如中央处理单元、芯片上系统(system-on-a-chip；SoC)、特定应用集成电路(Application Specific Integrated Circuit；ASIC)、现场可程序化逻辑闸阵列(Field Programmable Gate Array；FPGA)、微控制器等)、存储器裸片、存储器立方体(例如高带宽存储器(high bandwidth memory；HBM)、混合存储器立方体(hybrid memory cube；HMC)等)、高数据速率收发器裸片、输入/输出(I/O)界面裸片、集成无源装置裸片(Integrated Passive Device；IPD)、电源管理裸片(例如电源管理集成电路(powermanagement integrated circuit；PMIC)裸片)、射频(radio frequency；RF)裸片、感测器裸片、微机电系统(micro-electro-mechanical-system；MEMS)裸片、信号处理裸片(例如数字信号处理(digital signal processing；DSP)裸片)、前端裸片(例如模拟前端(analogfront-end；AFE)裸片)、单体三维异质小芯片堆叠裸片、其他类似的裸片，或前述的组合。

图1B是根据本公开的形成在基底10上的两个相邻集成电路裸片100a、100b的平面示意图。在图1B中，沿Z轴形成在各个层中的元件彼此叠加以显示其在平面图中的相对位置。元件沿z轴的位置显示为对应的剖视图，例如图1C和图1D中的视图。图1B示出根据一些实施例的集成电路裸片100内的电路区域104、密封区域106、垂直内连线特征107和边缘内连线特征108的相对位置。如图1B所示，每个集成电路裸片100由切割线12界定在正方形区域中。在一些实施例中，集成电路裸片100在平面图中可具有介于约10mm

在每个集成电路裸片100的裸片区域内，电路区域104被位于电路区域104外围的密封区域106所围绕。一或多个密封环110、112同心地形成在密封区域中106。在集成电路裸片100分离期间和之后，密封环110、112为电路区域104中的电路结构提供保护，使其免受来自外部环境的不希望有的因素(例如水蒸气)所影响。

尽管在集成电路裸片100中示出两个密封环110、112，密封区域106中可以包括更少或更多的密封环。在沿着切割线12切割之后，切割线12的部分可以保留在集成电路裸片100的侧面上，而密封区域106被切割线12的材料围绕且未暴露在切割表面102上。

边缘内连线特征108是从电路区域104延伸穿过密封区域以与切割线12相交的两条或多条导线。在一些实施例中，边缘内连线特征108可以大致垂直的方式与对应的切割线12相交。在其他实施例中，边缘内连线特征108可以一倾斜角度与对应的切割线12相交。举例而言，边缘内连线特征108可以倾斜的角度与Y-Z平面相交，例如介于约45度到约90度之间的范围内的角度。在一些实施例中，边缘内连线特征108可以沿着密封区域106的一或多个侧面106s分布。在一些实施例中，边缘内连线特征108是沿着一或多个侧面106s分布的复数条导线。在一些实施例中，复数条导线可沿密封区域106的一或多个侧面106s均匀分布。

在一些实施例中，如图1B所示，边缘内连线特征108可以沿着密封区域106的所有侧面106s对称地配置。举例而言，相等数量的边缘内连线特征108沿密封区域106的每个侧面106s上以大致相等的间距分布。对称的分布允许相邻集成电路裸片100中的对应边缘内连线特征108形成连续的导线。如图1B所示，集成电路裸片100a的边缘内连线特征108a与集成电路裸片100a的对应边缘内连线特征108b接触以形成横跨共同切割线12的多条连续导线。相似地，沿着密封区域106的其他侧面106s的边缘内连线特征108a可以与沿着其他侧面106s的相邻集成电路裸片100中的对应边缘内连线特征108形成连续线特征。

在一些实施例中，集成电路裸片100a的边缘内连线特征108a和集成电路裸片100b的对应边缘内连线特征108b被制造为单体导线。单体导线的配置可以实现相邻集成电路裸片中的装置之间的直接连通，且因此允许相邻集成电路裸片被封装在一起而不需从切割线切割。单体导线配置亦为切割操作提供更高的容错率且确保边缘内连线特征108显露于切割表面102上。

连续线特征确保边缘内连线特征108显露在切割表面102上，以用于将集成电路裸片100从基底10上切割下来之后的后续布线和封装工艺。边缘内连线特征108的对称配置还提供设计的灵活性。举例而言，边缘内连线特征配置的通用方案可以用于不同的集成电路裸片(例如不同的芯片上系统)和不同的存储器裸片。应注意的是，边缘内连线特征108可以用任何适合的方式配置以实现预期的设计目的。

图1C和图1D提供根据本公开实施例的集成电路裸片100内的边缘内连线特征108的额外细节。图1C示意性地示出集成电路裸片100的密封区域106上的细节。图1D示意性地示出沿密封环110的集成电路裸片100的细节。图1E示意性地示出集成电路裸片100a、100b之间邻接切割线12处的细节。

如图1C和图1D所示，装置层120形成在基底10中及/或基底10上，内连线结构122形成在装置层120上方。装置层120可以包括各种半导体装置，例如晶体管、二极管、电容器、电阻器等，且可形成在基底10中及/或基底10上。在一些实施例中，装置层120包括覆盖其中的半导体装置的一或多个介电层。

内连线结构122包括各种导电特征，例如第一多个导电特征126和第二多个导电特征128，以及一或多个金属间介电(intermetal dielectric；IMD)层124以分隔开和隔离各个相邻导电特征126、128。在一些实施例中，第一多个导电特征126是导电通孔，而第二多个导电特征128是导线。内连线结构122包括多层导电特征128，且导电特征128配置在每一层中以提供到达装置层120中的装置的电路。导电特征126提供从装置层120到导电特征128以及不同层中的导电特征128之间的垂直电路。

导电特征126和导电特征128可由一或多种导电材料制成，例如一或多层石墨烯、金属、金属合金、金属氮化物或金属硅化物。举例而言，导电特征126和导电特征128是由铜、铝、铝铜合金、钛、氮化钛、钽、氮化钽、氮化硅钛、锆、金、银、钴、镍、钨、氮化钨、氮化钨硅、铂、铬、钼、铪、其他适合的导电材料或前述的组合制成。

金属间介电层124可以由例如低介电常数(low-K)介电材料形成，例如SiO

如图1C所示，多个金属间介电层124依序形成在装置层120上，其中导电特征126、128具有加大的尺寸。金属间介电层124的数量可以是适合电路设计的任何数量。举例而言，金属间介电层124的数量可介于1和30之间。在图1C中，金属间介电层124基于相对装置层120的位置被分成三组：底部金属间介电层124x、中间金属间介电层124y、顶部金属间介电层124z。直接形成在装置层120上的底部金属间介电层124x是较薄的且具有较高密度的导电特征126、128。形成在底部金属间介电层124x上方的中间金属间介电层124y是较厚的且具有较低密度的导电特征126、128。形成在中间金属间介电层124y上方的顶部金属间介电层124z最厚且具有最低密度的导电特征126、128。

密封环110、112形成在电路区域104和切割线12之间的密封区域106中。密封环110、112中的每一者包括物理连接的元件以作为在内连线结构122中的导电特征126、128和外部环境(例如湿气)之间的阻挡层。密封环110、112可以由任何适合的设计和任何适合的材料形成，例如适合作为防潮层的材料。在一些实施例中，密封环110、112是由导电材料形成。在一些实施例中，密封环110、112可电性接地。在一些实施例中，密封环110、112可由与导电特征126、128相同的材料形成。举例而言，密封环110、112可由Cu、Al、Co、Ru、Mo、W及相关合金形成。

图1C和图1D示意性地示出密封环110、112的一个范例。本技术领域中技术人员可根据本公开将其他密封环结构与集成电路裸片100一起使用。如图1C和图1D所示，密封环110、112中的每一者包括通过形成在金属间介电层124中的多个密封通孔110v、112v连接的大致连续密封线110l、112l的多个层。在相邻的金属间介电层124中的连续密封线110l、112l分别通过多个密封通孔110v、112v连接。密封线110l、112l和密封通孔110v、112v可以与对应的金属间介电层124中的导电特征126、128在相同的工艺中逐层制造。在不同金属间介电层124中的密封线110l、112l的尺寸可以不相同。在一些实施例中，密封线110l、112l可具有介于约0.01μm至约6μm之间范围内的线宽106w和介于约0.01μm至约6μm之间范围内的线深106d。

边缘内连线特征108可形成在一或多个金属间介电层124中。每个边缘内连线特征108可具有内端108i和外端108o的导线。内端108i可以电性连接到电路区域104中的一或多个导电特征128、126。外端108o嵌入在密封区域106外部的切割线12中。在一些实施例中，边缘内连线特征108的一部分可以是虚设连接器以实现集成电路裸片100中的结构均匀性。举例而言，边缘内连线特征108的一部分的内端108i可以“飘浮”在金属间介电层124中而不连接到任何其他导电特征(例如导电特征126、128)。如果沿切割线12切割出集成电路裸片100，则边缘内连线特征108的外端108o会暴露在切割表面102上。

在一些实施例中，集成电路裸片100可被设计成通过边缘内连线特征108与两个或更多个其他集成电路裸片连接。在一些实施例中，一些边缘内连线特征108可被指定以连接至其他集成电路裸片的其中一者。举例而言，沿着集成电路裸片100a的切割表面102的一侧的边缘内连线特征108a的第一部分可以被指定成连接至集成电路裸片100b的，且边缘内连线特征108a的第二部分可以被指定为连接至集成电路裸片100c，集成电路裸片100c具有与集成电路裸片100a、100b不同的电路设计。

边缘内连线特征108通过形成在密封环110、112和对应的金属间介电层124中的开口130延伸穿过密封环110、112。金属间介电层124的介电材料设置在边缘内连线特征108和密封环110、112之间，以将边缘内连线特征108与密封环110、112电性隔离。

边缘内连线特征108可以与在对应金属间介电层124中的导电特征126、128相同的工艺中形成。在一些实施例中，密封环110、112可以由与导电特征126、128相同的材料形成。举例而言，边缘内连线特征108可以由Cu、Al、Co、Ru、Mo、W和相关的合金形成。

在一些实施例中，边缘内连线特征108的尺寸可类似于同一金属间介电层124中的导电特征128。在一些实施例中，边缘内连线特征108可具有介于约0.01μm至约6μm之间的范围内的线宽108w，以及介于约0.01μm至约6μm之间的范围内的线深108d。开口130(130a、130b)的宽度130w可介于约0.03μm和约18μm之间的范围内。

边缘内连线特征108的尺寸可以在不同的金属间介电层124中变化。取决于边缘内连线特征108的功能和密度，边缘内连线特征108可以形成在底部金属间介电层124x、中间金属间介电层中124y、顶部金属间介电层124z和顶部金属间介电层124z上方的顶部金属层(未图示)。举例而言，如果边缘内连线特征108被用于将信号传输到装置层120中的各个装置，则边缘内连线特征108的密度可相对较高且边缘内连线特征108的宽度可相对较小。边缘内连线特征108可形成在一或多个底部金属间介电层124x中。如果边缘内连线特征108被用于为装置层120提供电源，则边缘内连线特征108的密度可相对较低且边缘内连线特征108的宽度可相对较大。边缘内连线特征108可形成在一或多个顶部金属间介电层124z中。

在一些实施例中，集成电路裸片100之间的切割线12也可以填充有适合的材料。可在集成电路裸片100之间的切割线12中填充介电材料。边缘内连线特征108的外端108o被切割线12中的介电材料所围绕，因而相互电性隔离。在一些实施例中，切割线12可填充与金属间介电层124内相同的材料。切割线12可与在对应的金属间介电层124中的导电特征126、128相同的工艺中被填充且接着逐层图案化。在一些实施例中，切割线12或填充在切割线12中的介电材料可包括一或多层低介电常数(low-K)介电材料，例如SiO

图1E示意性地示出集成电路裸片100a的边缘内连线特征108a的每一者以及集成电路裸片100b的对应边缘内连线特征108b形成横跨电路间裸片100a、100b之间的切割线12的连续导线108l。切割线12可包括在相邻集成电路裸片100a、100b的密封区域106a、106b之间的基底10上所形成的多层适合材料。在一些实施例中，可以在装置层120a、120b和内连线结构122a、122b的制造过程中逐层形成切割线12。切割线12中的层可以包括与内连线结构122a、122b中的金属间介电层124相同的材料。在一些实施例中，切割线12亦可包括位于装置层120a、120b之间的一或多个介电层。在其他实施例中，切割线12可以通过适合的工艺(例如图案化、沉积和蚀刻)与内连线结构122a、122b及/或装置层120a、120b分开形成。切割线12中的材料可以不同于内连线结构122a、122b中的金属间介电层124。

形成横跨相邻集成电路裸片100a、100b之间的切割线12的复数条导线108l。复数条导线108l的一部分是功能性连接，其两端连接到集成电路裸片100a、100b中的导电特征126/128。在一些实施例中，导线108l的一部分可以是虚设连接，其中至少一端“飘浮”在对应的集成电路裸片100a或100b中。

在图1C、图1D和图1E所示的实施例中，边缘内连线特征108形成在顶部金属间介电层124z中。如上所述，根据本公开的边缘内连线特征108可以形成在任何适合的金属间介电层中。

参照图1B、图1D和图1F，每个垂直内连线特征107可包括水平部分170(170a、170b)和连接到水平部分170(170a、170b)的垂直部分172(172a、172b)。水平部分170(170a、170b)可以是一或多个金属间介电层124中的导线且延伸到密封环110、112的其中一者，例如最内侧的密封环110。水平部分170(170a、170b)可以电性连接到内连线结构122中的一或多个导电特征128、126。

在一些实施例中，垂直部分172(172a、172b)可以是将对应的水平部分170(170a、170b)连接到集成电路裸片100的外表面(例如内连线结构122的顶面122t)的导电柱。在其他实施例中，垂直部分172(172a、172b)可电性连接至基底10的背面，例如通过将水平部分170(170a、170b)连接到内连线结构122的背面122bs的导电柱，以及通过形成在装置层120和基底10中的基底通孔(through substrate via；TSV)(未图示)。

垂直部分172(172a、172b)包括密封环110的一部分，此部分与密封环110的其余部分电性绝缘，但与对应的水平部分170(170a、170b)电性连接。如图1D所示，垂直部分172(172a、172b)可以是包括堆叠在一起的一或多个导电板110ls和一或多个导电通孔110v的导电特征。可于形成在密封环110中的开口174中形成垂直部分172。开口174可形成在金属间介电层124的一部分中。在一些实施例中，开口174由最顶部的金属间介电层形成到形成有水平部分170的金属间介电层124。垂直内连线特征107嵌入在开口174中的一或多层介电材料中，因而与密封环110电性隔离。

垂直内连线特征107可以在与对应金属间介电层124中的导电特征126、128相同的工艺中形成。在一些实施例中，垂直内连线特征107可以由与导电特征126、128相同的材料形成。举例而言，垂直内连线特征107可由Cu、Al、Co、Ru、Mo、W和相关合金形成。

在一些实施例中，垂直内连线特征107的尺寸可以类似于同一金属间介电层124中的导电特征128、126及/或密封环110。在一些实施例中，水平部分170(170a、170b)可具有介于约0.01μm至约6μm之间的范围内的线宽170w，以及介于约0.01μm至约6μm之间的范围内的线深170d。在一些实施例中，垂直部分172(172a、172b)可具有介于约0.01μm至约6μm之间的范围内的线宽172w。开口174的宽度174w可介于约0.03μm至约18μm之间的范围内。

在一些实施例中，垂直内连线特征107允许集成电路裸片100连接到外部电源及/或信号，例如通过垂直堆叠的较大基底中的基底通孔(TSV)连接器，而不使用重分布层(redistribution layer；RDL)。垂直内连线特征107允许集成电路裸片100与来自一或多个金属间介电层的外部电源及/或信号线连接。因为金属间介电层通常比重分布层更紧密，所以垂直内连线特征107可以比重分布层中的特征配置为更高的密度。通过省略重分布层，垂直内连线特征107还降低了电阻和功耗。

在图1C至图1F中，垂直内连线特征107的水平部分170(170a、170b)形成在同一金属间介电层124中。在一些实施例中，可在不同的金属间介电层124中形成内连线特征107的水平部分170(170a、170b)，取决于垂直内连线特征107的功能及/或密度。

垂直内连线特征107可以形成在底部金属间介电层124x、中间金属间介电层124y、顶部金属间介电层124z和顶部金属间介电层124z上方的顶部金属层(未图示)中。举例而言，如果垂直内连线特征107是用于将信号传输到装置层120中的各个装置，则边缘内连线特征108的密度可相对较高且垂直内连线特征107的宽度可能相对较小，而且边缘内连线特征108可形成在一或多个底部金属间介电层124x中。如果垂直内连线特征107是用于为装置层120提供电源，则垂直内连线特征107的密度可相对较低且垂直内连线特征107的宽度可相对较大，而且垂直内连线特征特征107可形成在一或多个顶部金属间介电层124z中。

图1G是根据另一实施例的集成电路裸片100沿图1B中的线1C-1C的局部放大剖视图。图1H是沿图1G中的线1H-1H的集成电路裸片100的局部放大剖视图。图1I是对应于图1G和图1H所示实施例的沿图1B中的线1E-1E的相邻集成电路裸片100a、100b的局部放大剖视图。在图1G、图1H和图1I所示的实施例中，边缘内连线特征108形成在中间金属间介电层124y中。图1H示意性地示出边缘内连线特征108和垂直内连线特征107的相对位置。

图1J是根据另一实施例的集成电路裸片100沿图1B中的线1C-1C的局部放大剖视图。图1K是沿图1J中的线1K-1K的集成电路裸片100的局部放大剖视图。图1L是对应于图1J和图1K所示实施例的沿图1B中的线1E-1E的相邻集成电路裸片100a、100b的局部放大剖视图。在图1J、图1K和图1L所示的实施例中，边缘内连线特征108形成在底部金属间介电层124x中。图1L示意性地示出边缘内连线特征108和垂直内连线特征107的相对位置。在图1L中，边缘内连线特征108和垂直内连线特征107形成在相同的金属间介电层124中。

图2是上方形成有集成电路裸片100'阵列的基底20的平面示意图。集成电路裸片阵列100'通过两组相交的切割线22彼此分隔开。在基底20中及/或基底20上制造的多个集成电路裸片100包括三种类型的集成电路裸片100a、100b和100c。类似于集成电路裸片100a、100b，集成电路裸片100c包括通过密封区域106c延伸到切割线22的边缘内连线特征108c以及延伸到集成电路裸片100c的顶面或底面的垂直内连线特征107c。

集成电路裸片100a、100b、100c可具有大致相同的尺寸但具有不同的电路设计以实现不同的功能。在一些实施例中，集成电路裸片100a、100b、100c可以是以各种组合来连接的不同类型的裸片。

在图2的范例中，集成电路裸片100a可以被设计为与集成电路裸片100b和集成电路裸片100c连接。集成电路裸片100a、100b、100c是以集成电路裸片100b中的每一者与至少一个集成电路裸片100a交界，且集成电路裸片100c中的每一者与至少一个集成电路包围100a交界的图案来配置。相邻的集成电路裸片100a、100b通过边缘内连线特征108a、108b连接。相邻的集成电路裸片100a、100c通过边缘内连线特征108a、108c连接。

在一些实施例中，边缘内连线特征108(108a、108b、108c)可以横跨集成电路裸片100(100a、100b、100c)周围的所有切割线22对称地配置且共享相同的协议，使得集成电路裸片100a、100b、100c可以通过边缘内连线特征108a、108b、108c彼此直接连接。

在一些实施例中，集成电路裸片100a中的边缘内连线特征108a的第一部分被指定为连接到集成电路裸片100b中的边缘内连线特征108b，且集成电路裸片100a中的边缘内连线特征108a的第二部分被指定为连接到集成电路裸片100c中的边缘内连线特征108c。取决于电路设计，边缘内连线特征108a的第一部分和第二部分可以是互斥的或包括共同的构件。

在切割之前可以测试单独的集成电路裸片100a、100b、100c。集成电路裸片100a、100b、100c可被切割成各种裸片组合，例如裸片组合26a、26b、26c、26d、26e、26f、26g以进行封装，进而降低生产成本。对于包括单个集成电路裸片100a、100b、100c的裸片组合26a、26b、26c，导电特征可由显露的边缘内连线特征108形成以与其他集成电路裸片连接而不通过中介层。包括两个集成电路裸片100a/100c或100a/100b的裸片组合16d、16e可以直接封装为连接的元件。包括不同排列的三个集成电路裸片100a、100b、100c的裸片组合26f、26g可以直接封装为连接的元件。

图3是上方形成有集成电路裸片100阵列的基底30的平面示意图。集成电路裸片100的阵列通过两组相交的切割线32彼此分隔开。在基底30中及/或基底30上制造的多个集成电路裸片100彼此相同。集成电路裸片100包括通过密封区域106延伸到切割线32的边缘内连线特征108以及延伸到集成电路裸片100的顶面或底面的垂直内连线特征107。可以测试和切割单独的集成电路裸片100，随后与一或多个其他集成电路裸片堆叠以形成半导体封装体，例如三维集成电路(3D integrated circuit；3DIC)。

在一些实施例中，可以在集成电路裸片100中省略边缘内连线特征108。可以设计垂直内连线特征107以提供芯片之间的连接。

图4A是根据本公开的包括具有垂直导电特征208的集成电路裸片200的阵列的基底40的平面示意图。如图4A所示，在基底40上形成集成电路裸片200(或小芯片)的阵列。集成电路裸片200的阵列通过两组相交的切割线42彼此分开。一组切割线42沿X方向延伸且第二组切割线42沿Y方向延伸。在由切割线42定义的区域阵列内的基底40中及/或上形成集成电路裸片200的阵列。在制造集成电路裸片200之后，集成电路裸片200可被测试且沿切割线42切割以单个集成电路裸片200或者是相邻集成电路裸片200的各种组合，以用于后续工艺(例如封装)。

如图4A所示，每个集成电路裸片200可以包括被密封区域206围绕的电路区域204。在一些实施例中，垂直导电特征208可以形成在集成电路裸片200的电路区域204内。垂直导电特征208被配置以与和集成电路裸片200垂直堆叠的其他集成电路裸片连接。

集成电路裸片200可以被设计以执行任何合适的功能。在一些实施例中，集成电路裸片200是存储器裸片，例如静态随机存取存储器(static random-access memory；SRAM)裸片、动态随机存取存储器(dynamic random-access memory；DRAM)裸片、高带宽存储器(HBM)裸片等。

图4B至图4D示意性地示出根据本公开的实施例的具有垂直导电特征208的集成电路裸片200。图4B是集成电路裸片200的平面示意图。图4C是沿图4B中的线4C-4C的集成电路裸片200的剖视示意图。图4D是图4C中标记的矩形区域4D中的集成电路裸片200的局部放大剖视图。图4E是根据另一实施例的集成电路裸片200沿图4C中标记的矩形区域4D的局部放大剖视图。

在图4B中，沿Z轴形成在不同层中的元件彼此叠加以在平面图中显示这些元件的相对位置。元件沿Z轴的位置显示于对应的剖视图，例如图4C和图4D中的视图。

图4B示出根据一些实施例的在集成电路裸片200内电路区域204、密封区域206和垂直导电特征208的相对位置。如图4B所示，每个集成电路裸片200由切割线42定义在正方形区域中。在一些实施例中，集成电路裸片200可具有介于约10mm

在每个集成电路裸片200的裸片区域内，电路区域204被位于电路区域204的外周的密封区域206所围绕。一或多个密封环210、212同心地形成在密封区域中206。在集成电路裸片200分离期间和之后，密封环210、212为电路区域204中的电路结构提供保护，使其免受来自外部环境的不希望有的因素(例如水蒸气)的影响。

在一些实施例中，垂直导电特征208可以形成在电路区域204内。在一些实施例中，垂直导电特征208可以配置在对应于集成电路裸片(例如将堆叠在集成电路裸片200上的集成电路裸片100)的裸片面积的区域100p内。在一些实施例中，垂直导电特征208可用与集成电路裸片100中的垂直内连线特征107相同的图案配置在区域100p内，以利于垂直导电特征208和垂直内连线特征107之间的直接连接。

如图4C所示，集成电路裸片200可通过执行各种半导体制造工艺(其包括但不限于前端(FEOL)工艺和后端(BEOL)工艺)形成在基底40中及/或基底40上。执行各种半导体制造工艺以在基底40的顶侧40t上形成装置层220，以及在装置层220上方形成内连线结构222。在一些实施例中，可以在内连线结构222上方形成重分布层240。在一些实施例中，垂直导电特征208可以形成为穿过基底40且显露在基底40的背侧40b上。垂直导电特征208可以与装置层220及/或内连线结构222连接。

垂直导电特征208可以通过在基底40中形成通孔且填充一或多种导电材料(例如Cu、Al、Co、Ru、Mo、W或前述的合金)来制造。在一些实施例中，可以在填充导电材料之前在通孔中形成衬垫层。衬垫层可以是电性绝缘材料，例如氧化硅(SiO)、氮化硅(SiN)、碳化硅(SiC)、氮氧化硅(SiON)或其他类似的材料。

图4D示意性地示出根据本公开一实施例的垂直导电特征。如图4D所示，装置层220形成在基底40中及/或基底40的顶侧40t上，且内连线结构222形成在装置层220之上。装置层220可以包括各种半导体装置，例如晶体管、二极管、电容器、电阻器等，且可以形成在基底40中及/或基底40上。内连线结构222包括各种导电特征，例如第一多个导电特征226和第二多个导电特征228，以及一或多个金属间介电层224，以分隔开和隔离各个相邻的导电特征226、228。重分布层240可包括形成在一或多个钝化层242中的一或多个接触垫244。

在一些实施例中，垂直导电特征208可以连接到接触垫244以便于外部连接。在一些实施例中，如图4D所示，垂直导电特征208可作为形成在基底通孔(TSV)中的导体。每个垂直导电特征208可包括一或多个电性连接的导电特征。在图4D的实施例中，垂直导电特征208中的每一者可包括穿过基底40和装置层220形成的导电通孔227、内连线结构222中的导电特征226、228以及在重分布层240中的接触垫244。在其他实施例中，垂直导电特征208可以是形成在集成电路裸片200的所有层的通孔中的单一导电特征(未图示)。

在其他实施例中，垂直导电特征208可以包括穿过基底40和装置层220形成的导电通孔227，其例如通过内连线结构222中的导电特征226、228连接到装置层220中的装置，如图4E所示。

在一些实施例中，垂直导电特征208的一部分可用于提供穿过基底的连接，如图4D中的垂直导电特征208所示，而垂直导电特征208的另一部分可用于建立与集成电路裸片200中的装置连接，如图4E中的垂直导电特征208所示。

根据本公开的集成电路裸片可以被设计为堆叠在两个或更多个集成电路裸片之上。图4F是集成电路裸片200a的平面示意图。集成电路裸片200a中的垂直导电特征208被配置为堆叠在两个集成电路裸片之上。图4G是集成电路裸片200b的平面示意图。集成电路裸片200b中的垂直导电特征208被配置为堆叠在两个集成电路裸片之上。

图5A至图5F示意性地示出根据本公开的形成包括两个垂直堆叠的集成电路裸片的半导体封装体300的各个阶段。图5A是半导体封装体300的平面示意图。图5B是半导体封装体300的剖视示意图。在图5A中，具有垂直内连线特征的集成电路裸片(例如上述集成电路裸片100)附接到载体基底302。集成电路裸片100可以是芯片上系统(SOC)或集成电路上系统(system on integrated circuit；SOIC)裸片。集成电路裸片100可以制造成如图1A至图1L、图2或图3所示的集成电路裸片阵列，然后切割为单独的裸片。

在一些实施例中，在载体基底302上形成粘着层304，并且在粘着层304上形成裸片附接膜306。裸片组合26f附接在裸片附接膜306上。载体基底302可以是玻璃载体基底、陶瓷载体基底等。在一些实施例中，可以同时在载体基底302上形成多个半导体封装体。

粘着层304被放置在载体基底302上以助于附着上方结构，例如集成电路裸片100。在一些实施例中，粘着层304可以包括光热转换(light to heat conversion；LTHC)材料或紫外线胶，但也可以使用其他类型的粘着剂，例如压敏粘着剂、辐射固化粘着剂、环氧树脂、前述的组合等。粘着层304可以用半液体或凝胶的形式放置在载体基底302上，其在压力下容易变形。在其他实施例中，粘着层304可以是紫外线(UV)胶，其在暴露于紫外光时失去其粘着性。

裸片附接膜306可以放置在粘着层304上以助于将集成电路裸片100附着到粘着层304。在一些实施例中，第一裸片附接膜306可以是环氧树脂、酚醛树脂、丙烯酸橡胶、二氧化硅填料或前述的组合，且使用层压技术来施加。裸片附接膜306可以液体来分配且固化，可以是层压到载体基底302上的层压膜，或者可以是类似的物质。在一些实施例中，裸片附接膜306的顶面可以是水平的且可以具有高度的共面性。然而，可替代地使用任何其他适合的替代材料和形成方法。

在集成电路裸片100附接到载体基底302之后，在载体基底302上的的各种元件(包括集成电路裸片100)上方形成封装胶层308，如图5C所示。

封装胶层308可以是成型塑料、环氧树脂等，且可通过压缩成型、层压、转移成型等方式来施加。封装胶层308可以形成在载体基底302上方，使得集成电路裸片100的切割表面被掩埋或覆盖。接着可以固化封装胶层308。

在一些实施例中，封装胶层308可进行研磨工艺以显露集成电路裸片100上的导电特征，进而可以由垂直内连线特征107形成外部接点310。外部接点310可例如通过凸块工艺形成在集成电路裸片100上。外部接点310可以是例如导电柱，例如铜柱或铜柱。在一些实施例中，外部接点310可以是焊料凸块、铜凸块或其他适合的外部接点，其可以被制成以提供从集成电路裸片100到其他外部装置的电性连接。

在形成外部接点310之后，将第二集成电路裸片堆叠在集成电路裸片100上方，如图5D所示。在一些实施例中，第二集成电路裸片是存储器裸片，例如上述集成电路裸片200。集成电路裸片200包括以与集成电路裸片100的垂直内连线特征107匹配的图案配置的垂直导电特征208。

如图5D所示，集成电路裸片200附接到外部接点310。垂直堆叠的集成电路裸片100、200通过垂直内连线特征107和垂直导电特征208相互连接而无需通过中介层。

在图5E中，可在堆叠的集成电路裸片100、200上方形成封装胶层312。封装胶层312可以是成型塑料、环氧树脂等，且可以通过压缩成型、层压、转移成型等方式来施加。接着可以固化封装胶层312。在一些实施例中，封装胶层312和封装胶层308可由相同的材料形成。

在一些实施例中，封装胶层312可进行研磨工艺以显露重分布层240。接下来，在重分布层240上形成外部连接器314。外部连接器314可以用于将半导体封装体300连接到印刷线路板或印刷电路板(printed circuit board；PCB)以形成电子组件。

在图5F中，半导体封装体300附接到印刷电路板316，载体基底302连同粘着层304和裸片附接膜306则被移除。印刷电路板316可以是电子组件的一部分，也可以是电子系统(例如电脑、无线通信装置、电脑相关周边设备、娱乐装置等)的一部分。

在半导体封装体300中，集成电路裸片100通过垂直内连线特征107和垂直导电特征208连接到集成电路裸片200。垂直内连线特征107可被配置为提供功率和信号连接到集成电路裸片100。如上所述，在集成电路裸片100中省略了重分布层。垂直内连线特征107可以比形成在集成电路裸片100上方的重分布层中的特征以更高的密度配置。集成电路裸片100通过集成电路裸片200中的垂直内连线特征107、垂直导电特征208和重分布层240连接到印刷电路板316。在一些实施例中，集成电路裸片100是芯片上系统裸片且集成电路裸片200是存储器裸片，其具有比集成电路裸片100更大的尺寸，且在半导体封装体300中的配置允许较小的芯片上系统裸片使用较大存储器裸片的重分布层。

图6A至图6F示意性地示出形成半导体封装体400的各个阶段。半导体封装体400类似于半导体封装体300，除了半导体封装体400包括堆叠在两个芯片上系统裸片上方的存储器裸片。如图6A和图6B所示，集成电路裸片100a和100b附接在载体基底302上。在一些实施例中，集成电路裸片100a和100b可在同一基底上制造，如图1A或图2所示。在集成电路裸片100a、100b制作完成后，可以测试集成电路裸片100a、100b，接着将其切割为裸片组合，例如图1A中的裸片组合16c、16d或图2中的裸片组合26e。集成电路裸片100a、100b附接到载体基底302作为裸片组合。

在图6C中，形成封装胶层308且将其固化和研磨以显露集成电路裸片100a、100b的顶部，随后在上方形成外部接触310。例如集成电路裸片200a的存储器裸片堆叠在集成电路裸片100a、100b上方。

如图6D所示，集成电路裸片200a附接到外部接点310。集成电路裸片100a/100b通过垂直内连线特征107和垂直导电特征208连接到垂直堆叠的集成电路裸片200b，而无需通过中介层。集成电路裸片100a、100b之间的边缘内连线特征108a、108b提供互连电路裸片100a、100b之间的直接连接。

在图6E中，形成封装胶层312且将其固化和研磨以显露集成电路裸片200a的顶部，接着在上方形成外部接点314。

在图6F中，半导体封装体400附接到印刷电路板316，载体基底302连同粘着层304和裸片附接膜306被移除。在一些实施例中，垂直内连线特征107a、107b可以被配置为提供到集成电路裸片100a、100b的电源连接。在其他实施例中，垂直内连线特征107a、107b可以被配置为向集成电路裸片100a、100b提供电源和信号连接。在一些实施例中，垂直内连线特征107a、107b通过集成电路裸片200a的重分布层240将集成电路裸片100a、100b与集成电路裸片200连接到印刷电路板316。在一些实施例中，集成电路裸片100a、100b是芯片上系统裸片，集成电路裸片200a是存储器裸片，其具有比集成电路裸片100a、100b更大的尺寸，且半导体封装体400中的配置允许较小的芯片上系统裸片使用较大的存储器裸片的重分布层。可选地，垂直内连线特征107a、107b通过集成电路裸片200a的内连线结构222将集成电路裸片100a、100b与集成电路裸片200a连接。

图7A至图7E示意性地示出形成半导体封装体500的各个阶段。半导体封装体500类似于半导体封装体400，除了集成电路裸片100a、100b作为单独的裸片之外。如图7A和图7B所示，集成电路裸片100a和100b附接在载体基底302上，集成电路裸片100a和100b之间具有间隙502。在一些实施例中，集成电路裸片100a和100b可以在不同的基底上制造或者在封装之前被切割为单独的裸片。

在图7C中，在集成电路裸片100a、100b附接到载体基底302之后，芯片间连接器504形成在边缘内连线特征108之间。芯片间连接器504可以通过选择性沉积或其他适合的沉积方式来形成。

在图7D中，形成封装胶层308且将其固化和研磨以显露集成电路裸片100a、100b的顶部，接着在上方形成外部接点310。例如集成电路裸片200a的存储器裸片堆叠在集成电路裸片100a、100b上方。集成电路裸片200a附接到外部接点310。集成电路裸片100a/100b通过垂直内连线特征107和垂直导电特征208连接到垂直堆叠的集成电路裸片200b，而不需通过中介层。在半导体封装体500中，边缘内连线特征108a、108b和芯片间连接器504提供集成电路裸片100a、100b之间的直接连接。形成封装胶层312且将其固化和研磨以显露集成电路裸片200a的顶部，然后在上方形成外部接点314。

在图7E中，半导体封装体500附接到印刷电路板316，载体基底302连同粘着层304和裸片附接膜306被移除。垂直内连线特征107a、107b将集成电路裸片100a、100b与集成电路裸片200及/或印刷电路板316连接。在一些实施例中，垂直内连线特征107a、107b将集成电路裸片100a、100b与集成电路裸片连接电路裸片200a通过集成电路裸片200a的重分布层240到达印刷电路板316。在一些实施例中，垂直内连线特征107a、107b可以被配置为提供到集成电路裸片100a、100b的电源连接。在其他实施例中，垂直内连线特征107a、107b可以被配置为向集成电路裸片100a、100b提供电源和信号连接。在一些实施例中，集成电路裸片100a、100b是芯片上系统裸片且集成电路裸片200a是存储器裸片，其具有比集成电路裸片100a、100b更大的尺寸，而且半导体封装体500中的配置允许更小的芯片上系统裸片使用较大的存储器裸片的重分布层。

图8A至图8D示意性地示出形成半导体封装体600的各个阶段。半导体封装体600类似于半导体封装体400，除了半导体封装体600包括三个集成电路裸片100a、100b、100c之外。集成电路裸片100a、100b、100c可以在同一基底上制造，如图2所示。在集成电路裸片100a、100b、100c制造完成后，可以对集成电路裸片100a、100b、100c进行测试，随后进行切割以作为裸片组合，例如图2中的裸片组合26f、26g。在图8B中，集成电路裸片100a、100b、100c附接到载体基底302作为裸片组合。

在图8C中，形成封装胶层308且将其固化和研磨以显露出集成电路裸片100a、100b、100c的顶部，随后在上方形成外部接点310。例如集成电路裸片200a的存储器裸片堆叠在集成电路裸片100a、100b、100c上方。集成电路裸片200a附接到外部接点310。集成电路裸片100a/100b/100c通过垂直内连线特征107和垂直导电特征208连接到垂直堆叠的集成电路裸片200b，而不通过中介层。在半导体封装体600中，边缘内连线特征108a、108b、108c提供集成电路裸片100a、100b、100c之间的直接连接。然后形成封装胶层312且将其固化和研磨以显露集成电路裸片200a的顶部，接着在上方形成外部接点314。

在图8D中，半导体封装体600被附接到印刷电路板316，载体基底302连同粘着层304和裸片附接膜306则被移除。在一些实施例中，垂直内连线特征107a、107b、107c将集成电路裸片100a、100b、100c与集成电路裸片200a通过集成电路裸片200a的重分布层240连接到印刷电路板316。垂直内连线特征107a、107b、107c可被配置为提供到集成电路裸片100a、100b、100c的电源连接。在其他实施例中，垂直内连线特征107a、107b、107c可被配置为向集成电路裸片100a、100b、100c提供电源和信号连接。在一些实施例中，集成电路裸片100a、100b、100c是芯片上系统裸片且集成电路裸片200a是存储器裸片，其具有比集成电路裸片100a、100b、100c更大的尺寸，而且半导体封装体600中的配置允许较小的芯片上系统裸片使用较大的存储器裸片的重分布层。

图9A至图9D示意性地示出形成半导体封装体700的各个阶段。除了三个集成电路裸片100a、100b、100c是单独的裸片之外，半导体封装体600类似于半导体封装体600。在图9B中，集成电路裸片100a、100b、100c附接到载体基底302，其间具有间隙702。

在图9C中，在集成电路裸片100a、100b、100c附接到载体基底302之后，芯片间连接器704形成在边缘内连线特征108之间。芯片间连接器704可以由选择性沉积或其他适合的方式来沉积。形成封装胶层308且将其固化和研磨以显露集成电路裸片100a、100b的顶部，然后在上方形成外部接点310。例如集成电路裸片200a的存储器裸片堆叠在集成电路裸片100a、100b、100c上方。集成电路裸片200a附接到外部接点310。集成电路裸片100a、100b、100c通过垂直内连线特征107和垂直导电特征208连接到垂直堆叠的集成电路裸片200b，而不通过中介层。在半导体封装体700中，边缘内连线特征108和芯片间连接器704提供集成电路裸片100a、100b、100c之间的直接连接。形成封装胶层312且将其固化和研磨以显露集成电路裸片200a的顶部，然后在上方形成外部接点314。

在图9D中，半导体封装体700被附接到印刷电路板316，载体基底302连同粘着层304和裸片附接膜306则被移除。芯片间连接器704形成在集成电路裸片100a、100b、100c之间以直接连接集成电路裸片100a、100b、100c。在一些实施例中，垂直内连线特征107a、107b、107c将集成电路裸片100a、100b、100c与集成电路裸片200a通过集成电路裸片200a的重分布层240连接到印刷电路板316。垂直内连线特征107a、107b、107c可被配置为提供到集成电路裸片100a、100b、100c的电源连接。在其他实施例中，垂直内连线特征107a、107b、107c可被配置为向集成电路裸片100a、100b、100c提供电源和信号连接。在一些实施例中，集成电路裸片100a、100b、100c是芯片上系统裸片且集成电路裸片200a是存储器裸片，其具有比集成电路裸片100a、100b、100c更大的尺寸，而且半导体封装体700中的配置允许较小的芯片上系统裸片使用较大的存储器裸片的重分布层。

本公开的实施例提供具有垂直内连线特征的集成电路裸片，以实现垂直堆叠的集成电路裸片之间的直接连接。垂直堆叠集成电路裸片之间的直接连接减少了多裸片整合中的中介层、重分布工艺和凸块工艺，进而降低了制造成本。垂直内连线特征可以形成在密封环中，这允许比中介层或重分布层更高的布线密度。垂直内连线特征亦使功率能够直接通过其传输，而不是通过中介层基板或印刷电路板，进而实现更高的性能。垂直内连线特征设计可容易地从一个集成电路裸片采用至另一个集成电路裸片，进而为设计者提供高度的可行性和灵活性。垂直内连线特征可与从一或多个金属间介电层跨越切割线延伸到另一个集成电路裸片的边缘内连线特征结合使用，进而为设计者提供额外的可行性和灵活性。

本公开的一些实施例提供一种半导体装置，包括：第一集成电路裸片和第二集成电路裸片，第一集成电路裸片包括显露于顶面的一或多个垂直内连线特征，且第二集成电路裸片包括一或多个垂直导电特征，其中第二集成电路裸片堆叠在第一集成电路裸片上方，且第一集成电路裸片中的一或多个垂直内连线特征连接到第二集成电路裸片中的一或多个垂直导电特征。

在一些实施例中，第一集成电路裸片包括密封环，形成在围绕内连线结构的密封区域中，其中密封环包括一或多个电性隔离部分。

在一些实施例中，一或多个垂直内连线特征中的每一者包括水平部分，具有与密封环的一部分接触的第一端和与内连线结构连接的第二端，且水平部分形成在紧邻装置层的底部金属间介电层中。

在一些实施例中，一或多个垂直内连线特征中的每一者还包括垂直部分，形成在密封环的一部分上。

在一些实施例中，第一集成电路裸片还包括一或多个边缘内连线特征，从内连线结构通过密封环延伸至切割线。

在一些实施例中，此半导体封装体还包括第三集成电路裸片，其中第三集成电路裸片通过一或多个边缘内连线特征连接到第一集成电路裸片，且第二集成电路裸片堆叠在第一集成电路裸片上方。

在一些实施例中，第二集成电路裸片包括：电路区域以及围绕电路区域的密封区域，其中一或多个垂直导电特征形成在电路区中。

本公开的一些实施例提供一种集成电路裸片。集成电路裸片包括包含一或多个半导体装置的装置层、形成在装置层上的内连线结构、围绕内连线结构的密封区域以及一或多个垂直内连线特征。内连线结构包括一或多个底部金属间介电层，直接形成于装置层上方。内连线结构包括一或多个中间金属间介电层，形成于一或多个底部金属间介电层上方。内连线结构包括一或多个顶部金属间介电层，形成于一或多个中间金属间介电层上方。垂直内连线特征的每一者包括形成在底部金属间介电层、中间金属间介电层和顶部金属间介电层的其中一者中的水平部分，以及形成在密封区域中且连接到水平部分的垂直部分。

在一些实施例中，密封区域包括第一密封环和第二密封环，且垂直部分是第一密封环的一部分。

在一些实施例中，垂直部分包括一或多个导电通孔和一或多个导电板。

在一些实施例中，一或多个垂直内连线特征的水平部分形成在相同的金属间介电层中。

在一些实施例中，第二密封环围绕第一密封环。

在一些实施例中，集成电路裸片还包括形成在一或多个金属间介电层中的一或多个边缘内连线特征，其中一或多个边缘内连线特征从内连线结构向外延伸穿过密封区域到达切割线。

本公开的一些实施例提供一种形成半导体装置的方法。此方法包括形成具有形成在密封区域中且显露于顶面上的一或多个垂直内连线特征的第一集成电路裸片，形成具有暴露在背面上的一或多个垂直导电特征的第二集成电路裸片，将一或多个垂直内连线特征与一或多个垂直导电特征对齐，以及将第二集成电路裸片堆叠在第一集成电路裸片上方且将一或多个垂直内连线特征连接到一或多个垂直导电特征。

在一些实施例中，此方法还包括：在将第二集成电路裸片堆叠在第一集成电路裸片之上之前，在一个或多个垂直互连部件上形成一个或多个外部接点。

在一些实施例中，形成第一集成电路裸片包括：形成一或多个半导体装置；在一或多个半导体装置上形成内连线结构；以及在围绕内连线结构的密封区域中形成一或多个密封环，其中一或多个垂直内连线特征形成在密封区域中。

在一些实施例中，形成第一集成电路裸片还包括：形成从内连线结构延伸穿过密封区域的一或多个边缘内连线特征。

在一些实施例中，此方法还包括：形成具有一或多个垂直内连线特征的第三集成电路裸片；以及将第二集成电路裸片堆叠在第三集成电路裸片上方。

在一些实施例中，第一集成电路裸片和第三集成电路裸片在基底上共用切割线。

在一些实施例中，此方法还包括：在将第二集成电路裸片堆叠在第一集成电路裸片上方之前，在第一集成电路裸片和第三集成电路裸片之间形成一或多个芯片间连接器。

以上概述了许多实施例的特征，使本公开所属技术领域中技术人员可以更加理解本公开的各实施例。本公开所属技术领域中技术人员应可理解，可以本公开实施例为基础轻易地设计或改变其他工艺及结构，以实现与在此介绍的实施例相同的目的及/或达到与在此介绍的实施例相同的优点。本公开所属技术领域中技术人员也应了解，这些相等的结构并未背离本公开的精神与范围。在不背离随附权利要求的精神与范围的前提下，可对本公开实施例进行各种改变、置换及变动。