栅极驱动器以及包括栅极驱动器的显示装置

相关申请的交叉引用

本申请要求享有2021年10月8日提交的韩国专利申请No.10-2021-0133836以及2021年12月8日提交的韩国专利申请No.10-2021-0174802的优先权和权益，其全部公开内容通过引用的方式并入本文。

技术领域

本发明涉及一种栅极驱动器以及包括栅极驱动器的显示装置。

背景技术

显示装置包括液晶显示(LCD)装置、电致发光显示装置、场致发光显示(FED)装置、等离子体显示面板(PDP)等。

根据发光层的材料，电致发光显示装置分为无机发光显示装置和有机发光显示装置。有源矩阵型有机发光显示装置使用自身发光的自发光元件，例如有机发光二极管(下文称为OLED)来再现输入图像。有机发光显示装置在快速响应速度、高发光效率、高亮度和宽视角方面具有优势。

一些显示装置，例如液晶显示装置或有机发光显示装置包括：包括多个子像素的显示面板；输出用于驱动显示面板的驱动信号的驱动器；产生待提供给显示面板或驱动器的电力的电源；等等。驱动器包括向显示面板提供扫描信号或栅极信号的栅极驱动器以及向显示面板提供数据信号的数据驱动器。

在这种显示装置中，当诸如扫描信号、EM信号和数据信号之类的驱动信号被提供给显示面板中形成的多个子像素时，选定的子像素透射光，或者直接发射光，由此显示图像。

在这种情形下，栅极驱动器具有CLK施加方法的结构以及VDD施加方法的结构。CLK施加方法施加CLK电压，并且具有卓越的输出特性，但是由于CLK以高电压和低电压被交替施加，所以存在浮动区段(floating section)。VDD施加方法施加VDD电压，并且不具有浮动区段，但是由于仅利用薄膜晶体管(TFT)的导通/截止来产生输出，所以输出信号的上升时间和下降时间较缓慢。

发明内容

本发明旨在满足所有上述需求和/或解决上述问题。

本发明旨在提供一种具有卓越的输出特性并且能够消除浮动区段的栅极驱动器以及包括栅极驱动器的显示装置。

应注意，本发明的目的不限于上述目的，所属领域的普通技术人员根据下文描述将很清楚本发明的其他目的。

本发明实施方式的栅极驱动器包括：控制器，所述控制器被配置为对第一控制节点和第二控制节点充电和放电，所述第一控制节点对输出电压进行上拉，所述第二控制节点对所述输出电压进行下拉；第一输出单元，所述第一输出单元包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管被配置为响应于所述第一控制节点的充电电压向第一输出节点施加栅极高电压，所述第一下拉晶体管被配置为响应于所述第二控制节点的充电电压向所述第一输出节点施加栅极低电压；以及开关单元，所述开关单元被配置为根据从在前级的信号传输单元传输的进位信号以及所述第二控制节点的电压电平来改变在所述第一输出节点和第一电源线或第二电源线之间的电流路径，其中向所述第一电源线施加高电位电压，向所述第二电源线施加第一时钟信号。

根据本发明实施方式的显示装置包括：显示面板，在所述显示面板上设置有被施加数据电压的多条数据线、与所述数据线交叉并且被施加栅极信号的多条栅极线、以及连接至多条电源线的像素电路；数据驱动器，所述数据驱动器被配置为接收像素数据并且输出所述数据电压；以及栅极驱动器，所述栅极驱动器被配置为使用移位寄存器输出所述栅极信号，其中所述栅极驱动器包括：控制器，所述控制器被配置为对第一控制节点和第二控制节点充电和放电，所述第一控制节点对输出电压进行上拉，所述第二控制节点对所述输出电压进行下拉；第一输出单元，所述第一输出单元包括第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管被配置为响应于所述第一控制节点的充电电压向第一输出节点施加栅极高电压，所述第一下拉晶体管被配置为响应于所述第二控制节点的充电电压向所述第一输出节点施加栅极低电压；以及开关单元，所述开关单元被配置为根据从在前级的信号传输单元传输的进位信号以及所述第二控制节点的电压电平来改变在所述第一输出节点和第一电源线或第二电源线之间的电流路径，其中向所述第一电源线施加高电位电压，向所述第二电源线施加第一时钟信号。

在本发明中，由于根据从在前级的信号传输单元传输的进位信号以及第二控制节点的电压电平来改变在输出节点和被施加高电位电压的第一电源线或被施加时钟信号的第二电源线之间的电流路径，所以输出信号的下降时间变快，由此可在输出区段中改进输出特性，并且由于在第一控制节点保持在高电压电平的同时将高电位电压施加给输出节点，并且在第二控制节点保持在高电压电平的同时将时钟信号施加给输出节点，所以可消除浮动区段。

本发明的效果不限于上述效果，所属领域技术人员根据下文说明以及所附权利要求书将清楚地理解到上文未提及的其他效果。

附图说明

通过参照附图详细描述的示例性实施方式，本发明的上述和其他目的、特征和优点对于所属领域普通技术人员来说将更加清楚。在附图中：

图1是图解根据本发明第一实施方式的栅极驱动器的视图；

图2是示意性图解根据本发明实施方式的栅极驱动器的视图；

图3是图解根据本发明第二实施方式的栅极驱动器的详细电路图；

图4是图解图3所示的栅极驱动器的输入/输出信号和控制节点的电压的波形图；

图5是用于描述图3所示的开关单元的输出状态的视图；

图6A至6C是用于描述图5所示的开关单元的驱动原理的视图；

图7A和7B是图解使用图3所示的栅极驱动器得到的模拟结果的视图；

图8是图解根据本发明实施方式的显示装置的框图；

图9是图解图8所示的显示面板的剖面结构的视图；

图10是图解施加给图8所示的显示面板的像素电路的视图；

图11是图解图10所示的像素电路的驱动信号的波形图。

具体实施方式

将通过以下参照附图描述的实施方式更清楚地理解本发明的优点和特征及其实现方法。然而，本发明不限于以下实施方式，而是可以以各种不同的形式实施。本发明的实施方式将使得本发明的公开内容完整并使所属领域技术人员完全理解本发明的范围。本发明仅限定在所附权利要求书的范围内。

为了描述本发明的实施方式而在附图中示出的形状、尺寸、比例、角度、数量等仅仅是示例，本发明不限于此。相似的参考标记在整个说明书中一般表示相似的元件。此外，在描述本发明的过程中，可省略对已知相关技术的详细描述，以避免不必要地使本发明的主题模糊不清。

在此使用的诸如“包括”、“包含”、“具有”之类的术语一般旨在允许添加其他部件，除非这些术语与术语“仅”一起使用。

即使没有明确描述，组分也被解释为包括通常的误差范围。

当使用诸如“在……上”、“在……上方”、“在……下方”和“在……之后”之类的术语描述两个部件之间的位置关系时，一个或多个部件可位于这两个部件之间，除非这些术语与术语“紧接”或“直接”一起使用。

可使用术语“第一”、“第二”等彼此区分部件，但部件的功能或结构不受这些部件前面的序号或部件名称的限制。

相同的参考标记在整个申请文件中可指代基本相同的元件。

以下实施方式可彼此部分地或整体地结合或组合并且可在技术上以各种方式关联和操作。这些实施方式可彼此独立地实现或者彼此关联地实现。

下文，将参照附图详细描述本发明的各实施方式。

图1是图解根据本发明第一实施方式的栅极驱动器的视图。

参照图1，根据本发明第一实施方式的栅极驱动器可包括：对输出电压进行上拉的第一控制节点(下文称为“Q节点Q(n)”)；对输出电压进行下拉的第二控制节点(下文称为“Qb节点Qb(n)”)；控制器120-1；第一输出单元120-2；以及开关单元120-4。

控制器120-1可用于对第一控制节点和第二控制节点充电和放电。

第一输出单元120-2可响应于第一控制节点和第二控制节点的充电电压而输出栅极信号GOUT(n)。第一输出单元120-2可包括第一上拉晶体管T1和第一下拉晶体管T2。第一上拉晶体管T1可响应于第一控制节点的充电电压向输出节点输出栅极高电压，并且第一下拉晶体管T2可响应于第二控制节点的充电电压向输出节点输出栅极低电压。第一输出单元120-2还可包括连接在第一上拉晶体管T1的栅极和输出节点之间的第一电容器C1。

开关单元120-4可使用从在前级(previous stage)的信号传输单元传输的进位信号以及第二控制节点的充电电压将被施加高电位电压EVDD2的第一电源线L1或者被施加第一时钟信号ECLK3的第二电源线L2连接至第一上拉晶体管。

开关单元120-4可包括第3-1晶体管T31、第3-2晶体管T32、第3-3晶体管T33、第3-4晶体管T34和第3-5晶体管T35。

第3-1晶体管T31通过第二控制节点导通，以向第一节点n1提供高电位电压EVDD2。第3-1晶体管T31包括连接至第二控制节点的栅极、连接至被施加高电位电压EVDD2的第一电源线L1的第一电极、以及连接至第一节点n1的第二电极。

第3-2晶体管T32通过从在前级的信号传输单元传输的进位信号Carry(n-1)导通，以将第一节点n1连接至被施加低电位电压GVSS0的第四电源线L4，从而对第一节点n1放电。第3-2晶体管T32包括被施加从在前级的信号传输单元传输的进位信号Carry(n-1)的栅极、连接至第一节点n1的第一电极、以及连接至第四电源线L4的第二电极。

第3-3晶体管T33通过第一节点n1导通，以将第二节点n2连接至被施加第二时钟信号ECLK以提供第二时钟信号ECLK的第五电源线L5。第3-3晶体管T33包括连接至第一节点n1的栅极、连接至第五电源线L5的第一电极、以及连接至第二节点n2的第二电极。

第3-4晶体管T34通过从在前级的信号传输单元传输的进位信号Carry(n-1)导通，以将第二节点n2连接至被施加低电位电压GVSS0的第四电源线L4，从而对第二节点n2放电。第3-4晶体管T34包括被施加从在前级的信号传输单元传输的进位信号Carry(n-1)的栅极、连接至第二节点n2的第一电极、以及连接至第四电源线L4的第二电极。

第3-5晶体管T35通过第二节点n2导通，以向第一输出节点GOUT(n)提供第一时钟信号ECLK3。第3-5晶体管T35包括连接至第二节点n2的栅极、连接至被施加第一时钟信号ECLK3的第二电源线L2的第一电极、以及连接至第一输出节点GOUT(n)的第二电极。

图2是示意性图解根据本发明实施方式的栅极驱动器的视图。

参照图2，根据实施方式的栅极驱动器包括多个信号传输单元ST(n-2)、ST(n-1)、ST(n)、ST(n+1)、ST(n+2)，其经由传输进位信号的进位线级联连接(cascade-connected)。

每个信号传输单元ST(n-2)、ST(n-1)、ST(n)、ST(n+1)、ST(n+2)接收起始脉冲或者从在前级的信号传输单元输出的进位信号，并且接收时钟信号ECLK(包括ECLK1-1、ECLK1-2、ECLK1-3、ECLK1-4)和ECLK3(包括ECLK3-1、ECLK3-2、ECLK3-3、ECLK3-4)。第一信号传输单元ST(1)根据起始脉冲VST开始驱动，并且其他信号传输单元ST(n-2)、ST(n-1)、ST(n)、ST(n+1)、ST(n+2)的每一个接收从在前级的信号传输单元输出的进位信号Carry并开始驱动。

信号传输单元ST(n-2)、ST(n-1)、ST(n)、ST(n+1)、ST(n+2)的每一个可使用第二时钟信号或者激活时钟(activation clock)ECLK来对第一控制节点充电。

信号传输单元ST(n-2)、ST(n-1)、ST(n)、ST(n+1)、ST(n+2)的每一个可使用第一时钟信号ECLK3来产生输出信号EMOUT(n-2)至EMOUT(n+2)。在此，第一时钟信号ECLK3可以是通过将第二时钟信号ECLK的相位反转而获得的不同相(out-of-phase)的信号。

图3是图解根据本发明第二实施方式的栅极驱动器的详细电路图。构成栅极驱动器的晶体管可被实现为n沟道氧化物TFT。图3所示的电路是第n(n是正整数)信号传输单元ST(n)的电路。其他信号传输单元可利用与第n信号传输单元ST(n)基本相同的电路来实现。图4是图解图3所示的栅极驱动器的输入/输出信号和控制节点的电压的波形图。

参照图3和4，根据第二实施方式的栅极驱动器包括：第一控制节点(下文称为“Q(n)节点”)；第二控制节点(下文称为“Qb(n)节点”)；控制器120-1；第一输出单元120-2；第二输出单元120-3以及开关单元120-4。

控制器120-1可用于对第一控制节点和第二控制节点充电和放电。控制器120-1包括第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12和第十三晶体管T13。

第六晶体管T6在施加激活时钟ECLK时导通，以将进位信号节点连接至缓冲节点Qh。来自在前级的信号传输单元的进位信号Carry(n-1)被施加给进位信号节点。进位信号Carry(n-1)可从在前信号传输单元，例如第n-1信号传输单元ST(n-1)的第二输出节点输出。第六晶体管T6包括被施加激活时钟ECLK的栅极、连接至进位信号节点的第一电极、以及连接至缓冲节点Qh的第二电极。

第七晶体管T7在施加激活时钟ECLK时导通，以将缓冲节点Qh连接至第一控制节点Q(n)。第七晶体管T7包括被施加激活时钟ECLK的栅极、连接至缓冲节点Qh的第一电极、以及连接至第一控制节点Q(n)的第二电极。

第六晶体管T6和第七晶体管T7在施加激活时钟ECLK的时间期间根据激活时钟ECLK的高电压而导通，以对缓冲节点Qh和第一控制节点Q(n)进行充电。

第八晶体管T8在第一控制节点Q(n)被充电到高电压时导通，以将第六电源线L6连接至缓冲节点Qh，从而对缓冲节点Qh充电。高电位电压GVDD1被施加给第六电源线L6。第八晶体管T8包括连接至第一控制节点Q(n)的栅极、连接至第六电源线L6的第一电极、以及连接至缓冲节点Qh的第二电极。

第九晶体管T9在缓冲节点Qh的电压是高电压VDD时导通，以将第二控制节点Qb(n)连接至第七电源线L7，从而对第二控制节点Qb(n)放电。低电位电压GVSS2被施加给第七电源线L7。第九晶体管T9包括连接至缓冲节点Qh的栅极、连接至第二控制节点Qb(n)的第一电极、以及连接至第七电源线L7的第二电极。

第十晶体管T10当在前级的信号传输单元，即第n-1信号传输单元ST(n-1)的第二控制节点Qb(n-1)的电压是高电压VDD时导通，以将第六电源线L6连接至第十二晶体管T12的栅极。高电位电压GVDD1被施加给第六电源线L6。第十晶体管10包括连接至在前级的信号传输单元的第二控制节点Qb(n-1)的栅极、连接至第六电源线L6的第一电极、以及连接至第十二晶体管T12的栅极和第三节点n3的第二电极。

第十一晶体管T11在缓冲节点Qh的电压是高电压VDD时导通，以将第十二晶体管T12的栅极连接至第八电源线L8。低电位电压GVSS1被施加给第八电源线L8。第十一晶体管T11包括连接至缓冲节点Qh的栅极、连接至第十二晶体管T12的栅极的第一电极、以及连接至第八电源线L8的第二电极。

第十二晶体管T12在栅极电压是高电压VDD时导通，以将第六电源线L6连接至第二控制节点Qb(n)。高电位电压GVDD1被施加给第六电源线L6。第十二晶体管T12包括连接至第十晶体管T10的第二电极以及第十一晶体管T11的第一电极的栅极、连接至第六电源线L6的第一电极、以及连接至第二控制节点Qb(n)的第二电极。第二电容器C2可连接在第十二晶体管T12的栅极和第二电极之间。

第十三晶体管T13通过从在前级的信号传输单元传输的进位信号Carry(n-1)导通，以将第九电源线L9连接至第二控制节点Qb(n)。第十三晶体管T13包括连接至进位信号节点的栅极、连接至第二控制节点Qb(n)的第一电极、以及连接至第九电源线L9的第二电极。

第二输出单元120-3通过对第二输出节点充电和放电来输出进位信号Carry(n-1)。第二输出单元120-3包括第二上拉晶体管T4和第二下拉晶体管T5。

第二上拉晶体管T4包括连接至第一控制节点Q(n)的栅极、连接至第六电源线L6的第一电极、以及连接至第二输出节点的第二电极。

第二下拉晶体管T5连接至第二上拉晶体管T4，且在其间具有第二输出节点。第二下拉晶体管T5包括连接至第二控制节点Qb(n)的栅极、连接至第二输出节点的第一电极、以及连接至第九电源线L9的第二电极。

第一输出单元120-2通过对第一输出节点充电和放电而输出输出信号EGOUT(n)。第一输出单元120-2包括由第一控制节点驱动的第一上拉晶体管T1和由第二控制节点驱动的第一下拉晶体管T2。第一上拉晶体管T1响应于第一控制节点的充电电压向输出节点输出栅极高电压。第一上拉晶体管T1包括连接至第一控制节点的栅极、连接至被施加高电位电压EVDD2的第一电源线的第一电极、以及连接至第一输出节点的第二电极。第一下拉晶体管T2可响应于第二控制节点的充电电压向输出节点输出栅极低电压。第一下拉晶体管T2包括连接至第二控制节点的栅极、连接至第一输出节点的第一电极、以及连接至被施加低电位电压GVSS0的第三电源线L3的第二电极。

根据实施方式的栅极驱动器具有能够通过使用从在前级的信号传输单元传输的进位信号Carry(n-1)以及第二控制节点Qb(n)的充电电压来应用伪反相器(pseudoinverter)结构从而选择性应用CLK施加方法和VDD施加方法的结构。

根据实施方式的栅极驱动器具有VDD施加方法的基本结构，并且具有如下结构：通过形成在输出信号保持低电平的区段内向输出节点施加时钟信号并且在输出信号保持高电平的区段内向输出节点施加高电位电压的电流路径，输出特性卓越并且浮动区段被消除。

图5是用于描述图3所示的开关单元的输出状态的视图；图6A至6C是用于描述图5所示的开关单元的驱动原理的视图。

参照图5，根据本发明实施方式的开关单元120-4可使用从在前级的信号传输单元传输的进位信号Carry(n-1)以及第二控制节点Qb(n)的充电电压将被施加高电位电压EVDD2的第一电源线L1或者被施加第一时钟信号ECLK3的第二电源线L2连接至第一上拉晶体管。

例如，在进位信号Carry(n-1)处于高电压电平并且第二控制节点Qb(n)被处于低电压电平的区段内，第一电源线L1可连接至第一上拉晶体管T1；并且在进位信号Carry(n-1)处于低电压电平并且第二控制节点Qb(n)处于高电压电平的区段内，第二电源线L2可连接至第一上拉晶体管T1。

参照图6A，当在第一区段①内进位信号Carry(n-1)处于高电压电平并且第二控制节点Qb(n)被放电并因而处于低电压电平时，由于第3-1晶体管T31、第3-3晶体管T33和第3-5晶体管T35截止，所以第一节点n1和第二节点n2均保持低电压电平；并且由于第3-2晶体管T32和第3-4晶体管T34导通并因而第一电源线L1连接至第一上拉晶体管T1的第一电极，所以高电位电压EVDD2被施加给第一输出节点。

参照图6B，当在第二区段②内进位信号Carry(n-1)处于低电压电平并且第二控制节点Qb(n)被充电并因而处于高电压电平时，由于第3-2晶体管T32和第3-4晶体管T34截止并且第3-1晶体管T31、第3-3晶体管T33和第3-5晶体管T35导通，所以第一节点n1保持高电压电平，并且第二时钟信号ECLK被施加给第二节点n2。

当第二时钟信号ECLK处于高电压电平时，第3-3晶体管T33导通，并且第一时钟信号ECLK3的低电压被施加给第一输出节点。当第二时钟信号ECLK处于低电压电平时，第3-3晶体管T33截止，并且第一时钟信号ECLK3的高电压未被施加给第一输出节点。

参照图6C，当在第三区段③内进位信号Carry(n-1)处于高电压电平并且第二控制节点Qb(n)被充电并因而处于高电压电平时，由于第3-1晶体管T31、第3-2晶体管T32、第3-3晶体管T33和第3-4晶体管T34导通，所以第一节点n1和第二节点n2均根据晶体管的宽度比(width ratio)保持低电压电平；并且由于第五晶体管T5截止并因而第一输出节点未连接至第一电源线L1或第二电源线L2，所以在第二区段②内的低电压电平被保持。

图7A和7B是图解使用图3所示的栅极驱动器得到的模拟结果的视图。

参照图7A和7B，基于使用根据本发明实施方式的栅极驱动器得到的模拟结果，可以看出输出信号被正常地输出。此外，在根据实施方式的栅极驱动器中，可以看出，输出信号的下降时间被改进为0.370μs，这个时间是相比根据比较例的栅极驱动器的0.597μs改善了38％而得到的下降时间。

图8是图解根据本发明实施方式的显示装置的框图；图9是图解图8所示的显示面板的剖面结构的视图。

参照图8，根据本发明实施方式的显示装置包括显示面板100、用于向显示面板100的像素写入像素数据的显示面板驱动电路、以及产生驱动像素和显示面板驱动器所需的电力的电源140。

显示面板100包括显示输入图像的像素阵列AA。像素阵列AA包括多条数据线102、与数据线102交叉的多条栅极线103以及布置成矩阵形式的多个像素。

像素阵列AA包括多个像素行L1至Ln。像素行L1至Ln的每一个包括在显示面板100的像素阵列AA中沿着行方向X布置的一行像素。布置在一个像素行中的像素共享栅极线103。沿着数据线方向布置在列方向Y上的像素共享相同的数据线102。一个水平时段1H是通过将一个帧周期除以像素行L1至Ln的总数而获得的时间。

触摸传感器可设置在显示面板100上。可使用单独的触摸传感器感测触摸输入，或者可通过像素感测触摸输入。触摸传感器可在显示面板的屏幕上设置为单元上(on-cell)型或附加(add-on)型，或者可被实现为内置在像素阵列AA中的集成(in-cell)型触摸传感器。

显示面板100可被实现为柔性显示面板。柔性显示面板可由塑料OLED面板制成。有机薄膜可设置在塑料OLED面板的背板上，像素阵列AA可形成在有机薄膜上。

塑料OLED的背板可以是聚对苯二甲酸乙二醇酯(PET)基板。有机薄膜形成在背板上。像素阵列AA和触摸传感器阵列可形成在有机薄膜上。背板阻挡湿气渗透，从而像素阵列AA不会暴露到潮湿环境中。有机薄膜可以是薄聚酰亚胺(PI)膜基板。多层缓冲膜可由有机薄膜上的绝缘材料(未示出)形成。在有机薄膜上可形成多条线，以提供施加给像素阵列AA和触摸传感器阵列的电力或信号。

为了实现彩色，每个像素可被划分为红色子像素(下文称为R子像素)、绿色子像素(下文称为G子像素)和蓝色子像素(下文称为B被子像素)。每个像素可进一步包括白色子像素。每个子像素101包括像素电路。像素电路连接至数据线102和栅极线103。

下文，“像素”可被理解为与“子像素”具有相同的含义。

如图9所示，当从剖面结构看时，显示面板100可包括堆叠在基板10上的电路层12、发光元件层14和封装层16。

电路层12可包括：连接至诸如数据线、栅极线和电源线之类的配线的像素电路；连接至栅极线的栅极驱动器(GIP)；多路解复用器阵列112；用于自动探头检查的电路(未示出)；等等。电路层12的配线和电路元件可包括多个绝缘层、利用其间的绝缘层分离的两个或更多个金属层、以及包括半导体材料的有源层。形成在电路层12中的所有晶体管可被实现为具有n沟道型氧化物半导体的氧化物TFT。

发光元件层14可包括由像素电路驱动的发光元件EL。发光元件EL可包括红色(R)发光元件、绿色(G)发光元件和蓝色(B)发光元件。发光元件层14可包括白色发光元件和滤色器。发光元件层14的发光元件EL可被包括有机膜和钝化膜的保护层覆盖。

封装层16覆盖发光元件层14，以密封电路层12和发光元件层14。封装层16可具有交替堆叠有机膜和无机膜的多层绝缘结构。无机膜阻挡湿气和氧气的渗透。有机膜将无机膜的表面平坦化。当有机膜和无机膜堆叠成多层时，湿气或氧气的移动路径相比单层来说变得更长，从而可有效阻挡影响发光元件层14的湿气和氧气的渗透。

触摸传感器层可设置在封装层16上。触摸传感器层可包括基于触摸输入前、后的电容变化来感测触摸输入的电容型触摸传感器。触摸传感器层可包括形成触摸传感器的电容的绝缘层和金属配线图案。触摸传感器的电容可在金属配线图案之间形成。偏振板可设置在触摸传感器层上。偏振板可通过转换由触摸传感器层和电路层12的金属反射的外部光的偏振来改进可视性和对比度。偏振板可被实现为其中接合有线偏振板和相位延迟膜的偏振板，或者圆偏振板。玻璃盖(cover glass)可粘合到偏振板。

显示面板100可进一步包括堆叠在封装层16上的触摸传感器层和滤色器层。滤色器层可包括红色、绿色和蓝色滤色器以及黑色矩阵图案。滤色器层可代替偏振板，并且通过吸收从电路层和触摸传感器层反射的光的波长的一部分来提高色纯度。在本实施方式中，通过向显示面板涂覆具有比偏振板更高的光透射率的滤色器层20，可改进显示面板100的光透射率，并且可改善显示面板100的厚度和柔性。玻璃盖可粘附在滤色器层上。

电源140通过使用DC-DC转换器产生驱动显示面板100的像素阵列AA和显示面板驱动电路所需的DC电源。DC-DC转换器可包括电荷泵、整流器、降压转换器(buck converter)、增压转换器(boost converter)等。电源140可调节来自主机系统(未示出)的DC输入电压，由此产生DC电压，比如伽马基准电压VGMA、栅极导通电压VGH和VEH、栅极截止电压VGL和VEL、像素驱动电压ELVDD、像素低电位电源电压ELVSS、基准电压Vref、初始化电压Vinit、阳极电压Vano。伽马基准电压VGMA被提供给数据驱动器110。栅极导通电压VGH和VEH以及栅极截止电压VGL和VEL被提供给栅极驱动器120。像素驱动电压ELVDD、像素低电位电源电压ELVSS、基准电压Vref、初始化电压Vinit、阳极电压Vano被共同提供给像素。

显示面板驱动电路在时序控制器(TCON)130的控制下将输入图像的像素数据(数字数据)写入到显示面板100的像素。

显示面板驱动电路包括数据驱动器110和栅极驱动器120。

多路解复用器(DEMUX)112阵列可设置在数据驱动器110和数据线102之间。多路解复用器阵列112将数据驱动器110的一个通道依次连接至多条数据线102，并且以时分方式(time division manner)将从数据驱动器110的一个通道输出的数据电压分配给数据线102，由此减少数据驱动器110的通道数量。多路解复用器阵列112可被省略。在这种情形下，数据驱动器110的输出缓存器(AMP)直接连接至数据线102。

显示面板驱动电路可进一步包括用于驱动触摸传感器的触摸传感器驱动器。触摸传感器驱动器从图8中省略。在移动装置中，时序控制器130、电源140、数据驱动器110等可集成到一个驱动集成电路(IC)中。

数据驱动器110通过使用数模转换器(DAC)在每个帧周期利用伽马补偿电压转换从时序控制器130接收的输入图像的像素数据来产生数据电压Vdata。对于各个灰度级，经由分压电路来分割伽马基准电压VGMA。从伽马基准电压VGMA分割的伽马补偿电压被提供给数据驱动器110的DAC。数据电压Vdata经由数据驱动器110的每个通道中的输出缓存器(AMP)输出。

在数据驱动器100中，包括在一个通道中的输出缓存器(AMP)可经由多路解复用器阵列112连接至相邻的数据线102。多路解复用器阵列112可直接形成在显示面板100的基板上，或者与数据驱动器110一起集成到一个驱动IC中。

栅极驱动器120可被实现为与像素阵列AA的TFT阵列一起直接形成在显示面板100的边框区域BZ上的面板内栅极(GIP)电路。栅极驱动器120在时序控制器130的控制下向栅极线103依次输出栅极信号。栅极驱动器120可通过使用移位寄存器将栅极信号移位来向栅极线103依次提供栅极信号。

栅极信号可包括用于选择待与数据电压同步地写入数据的那一行的像素的扫描信号以及用于定义被数据电压充电的像素的发光时间的EM信号。

栅极驱动器120可包括扫描驱动器121、EM驱动器122和初始化驱动器123。

扫描驱动器121响应于来自时序控制器130的移位时钟和起始脉冲来输出扫描信号Scan，并且根据移位时钟时序来对扫描信号Scan移位。EM驱动器122响应于来自时序控制器130的移位时钟和起始脉冲来输出EM信号EM，并且根据移位时钟时序来对EM信号EM依次移位。初始化驱动器123响应于来自时序控制器130的移位时钟和起始脉冲来输出初始化信号Vinit，并且根据移位时钟时序来对初始化信号Vinit进行移位。因此，扫描信号Scan、EM信号EM和初始化信号Vinit被依次提供给像素行L1至Ln的栅极线103。在无边框模型的情形下，构成栅极驱动器120的至少一些晶体管和时钟配线可分散地设置在像素阵列AA中。

时序控制器130从主机系统(未示出)接收输入图像的数字视频数据DATA以及与其同步的时序信号。时序信号包括垂直同步信号Vsync、水平同步信号Hsync、主时钟CLK、数据使能信号DE等。由于垂直时段和水平时段可通过对数据使能信号DE计数来获知，所以垂直同步信号Vsync和水平同步信号Hsync可被省略。数据使能信号DE具有一个水平时段(1H)的周期。

主机系统可以是电视(TV)系统、机顶盒、导航系统、个人电脑(PC)、家庭影院系统、车辆系统和移动装置系统中的任一种。

时序控制器130将输入帧频乘以i并且以输入帧频×i(i是大于0的正整数)Hz的帧频来控制显示面板驱动电路的操作时序。输入帧频在NTSC(国家电视标准委员会)制式中是60Hz，在PAL(逐行倒相)制式中是50Hz。

基于从主机系统接收的时序信号Vsync、Hsync和DE，时序控制器130产生用于控制数据驱动器110的操作时序的数据时序控制信号、用于控制多路解复用器阵列112的操作时序的MUX信号MUX1和MUX2、以及用于控制栅极驱动器120的操作时序的栅极时序控制信号。

从时序控制器130输出的栅极时序控制信号的电压电平可经由电平移位器(未示出)转换为栅极导通电压VGH和VEH以及栅极截止电压VGL和VEL，然后提供给栅极驱动器120。也就是说，电平移位器将栅极时序控制信号的低电平电压转换为栅极截止电压VGL和VEL，并将栅极时序控制信号的高电平电压转换为栅极导通电压VGH和VEH。栅极时序控制信号包括起始脉冲和移位时钟。

图10是图解施加给图8所示的显示面板的像素电路的视图；图11是图解图10所示的像素电路的驱动信号的波形图。

参照图10和11，根据本发明实施方式的像素电路包括：发光元件OLED；驱动发光元件OLED的驱动元件DT；切换连接至驱动元件DT的电流路径的多个开关元件M1、M2、M3、M4和M5；以及存储驱动元件DT的栅极-源极电压Vgs的电容器Cst。驱动元件DT和多个开关元件M1、M2、M3、M4和M5可被实现为n沟道晶体管。

通过根据驱动元件DT的基于数据电压Vdata变化的栅极-源极电压Vgs经由驱动元件DT的沟道施加的电流，发光元件EL发光。发光元件EL可被实现为包括形成在阳极和阴极之间的有机化合物层的OLED。有机化合物层可包括空穴注入层(HIL)、空穴传输层(HTL)、发光层(EML)、电子传输层(ETL)以及电子注入层(EIL)，但不限于此。发光元件EL的阳极经由第四节点n4连接至驱动元件DT，发光元件EL的阴极连接至被施加低电位电源电压ELVSS的电源线。

用作发光元件的有机发光二极管可具有其中堆叠多个发光层的串联(tandem)结构。具有串联结构的有机发光二极管可改善像素的亮度和寿命。

第一开关元件M1根据第二扫描信号Scan(n)的栅极导通电压VGH导通，以将第一节点n1和第二节点n2连接。第一开关元件M1包括被施加第二扫描信号Scan(n)的栅极、连接至第一节点n1的第一电极、以及连接至第二节点n2的第二电极。

第二开关元件M2根据第二扫描信号Scan(n)的栅极导通电压VGH导通，以将数据电压Vdata提供给第三节点n3。第二开关元件M2包括被施加第二扫描信号Scan(n)的栅极、连接至第三节点n3的第一电极、以及被施加数据电压Vdata的第二电极。

第三开关元件M3根据第一EM脉冲EM1的栅极导通电压VGH导通，以在像素驱动电压ELVDD和驱动元件DT之间形成电流路径。第三开关元件M3包括被施加第一EM脉冲EM1的栅极、被施加像素驱动电压ELVDD的第一电极、以及连接至第二节点n2的第二电极。

第四开关元件M4根据第二EM脉冲EM2的栅极导通电压VGH导通，以在驱动元件DT和发光元件OLED之间形成电流路径。第四开关元件M4包括被施加第二EM脉冲EM2的栅极、连接至第三节点n3的第一电极、以及连接至第四节点n4的第二电极。

第五开关元件M5根据第一扫描信号Scan(n-1)的栅极导通电压VGH导通，以向第四节点n4提供初始化电压Vinit1。第五开关元件M5包括被施加第一扫描信号Scan(n-1)的栅极、被施加初始化电压Vinit1的第一电极、以及连接至第四节点n4的第二电极。

电容器Cst连接在第一节点n1和第四节点n4之间。在感测操作中，驱动元件DT的阈值电压Vth被感测，并存储在电容器Cst中。

第一EM脉冲EM1和第二EM脉冲EM2具有相同的脉宽，并且第一EM脉冲EM1是相位领先第二EM脉冲EM2的相位的脉冲。第一EM脉冲EM1和第二EM脉冲EM2由图1所示的栅极驱动器和图3所示的栅极驱动器产生。

在此，描述了n沟道金属氧化物半导体(NMOS)的内部补偿电路作为示例，但本发明不必限于此，本发明可应用于需要根据实施方式的栅极驱动器的EM脉冲的所有电路。

尽管参照附图更详细地描述了本发明的实施方式，但本发明不限于此，在不背离本发明的技术构思的情况下可以以诸多不同的形式实施本发明。因此，仅是为了例示的目的提供了本发明中公开的实施方式，这些实施方式并不旨在限制本发明的技术构思。本发明的技术构思的范围不限于此。因此，应当理解，上述实施方式在所有方面都是例示性的，并不限制本发明。应当基于所附的权利要求书解释本发明的保护范围，其等同范围内的所有技术构思都应当解释为落入本发明的范围内。