半导体结构及其形成方法

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体器件制造的工艺中，通常利用各图形化工艺将掩膜版上的图形转移到衬底上。

例如，通过对绝缘体上硅中的顶层硅进行刻蚀，形成具有一定宽度的硅线层，在硅线层顶部及四周覆盖二氧化硅绝缘层，形成半导体器件。由于硅与二氧化硅具有不同的折射率，硅的折射率(约3.5)大于二氧化硅(约1.45)的折射率，当硅线层被二氧化硅包围时该半导体器件形成波导，能够用于传输光或光信号。

然而，在半导体器件的制造过程中，不可避免的会存在一些问题，从而影响到最终形成的半导体器件的性能，例如，导致波导传输的损失。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。

为解决上述问题，本发明实施例提供了一种半导体结构的形成方法，包括：提供基底，所述基底上形成有多个图形化的初始目标结构；形成覆盖所述基底和初始目标结构的填充层；在所述填充层上形成第一硬掩膜材料层；在所述第一硬掩膜材料层上形成图形化的光刻胶层，所述光刻胶层位于所述初始目标结构的顶部上方；以所述图形化的光刻胶层为掩膜，图形化所述第一硬掩膜材料层，形成第一硬掩膜层；将所述第一硬掩膜层的图形，通过所述填充层传递至所述初始目标结构中，形成目标结构。

本发明实施例还提供了一种半导体结构。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例提供的形成方法中，在所述填充层和光刻胶层之间形成第一硬掩膜材料层，所述第一硬掩膜材料层为硬掩膜材料，硬度较大，则图形化所述第一硬掩膜材料层形成的第一硬掩膜层侧壁的粗糙度较小，相比于仅通过光刻胶层向所述初始目标结构中传递图形的方案，本发明实施例中，通过光刻胶层向所述第一硬掩膜材料层传递图形，再通过形成的第一硬掩膜层向所述初始目标结构中传递图形，所述第一硬掩膜层的表面粗糙度较小，有利于减小所述光刻胶层的表面粗糙度对图形传递精度的影响，并有利于形成表面粗糙度较小的所述目标结构，从而使得所述目标结构的侧壁垂直度较高、表面质量较好，进而有利于提高所述半导体结构的性能。

可选方案中，形成所述填充层后，在所述填充层上形成第一硬掩膜材料层之前，还包括：形成覆盖所述填充层的第二硬掩膜材料层，其中，所述第二硬掩膜材料层的应力小于所述第一硬掩膜材料层的应力；所述第二硬掩膜材料层的应力小于所述第一硬掩膜材料层的应力，有利于减小所述第一硬掩膜材料层较大应力对初始目标结构的影响。

可选方案中，图形化所述第二硬掩膜材料层的步骤中，在所述第二硬掩膜材料层中形成开口，开口位于部分厚度的所述第二硬掩膜材料层中，也就是说，所述开口底部还保留有剩余部分厚度的第二硬掩膜材料层作为第二硬掩膜层，后续还需要去除所述第一硬掩膜层，则所述第二硬掩膜层还用于在去除所述第一硬掩膜层的过程中，对所述填充层起到保护作用，从而减小对所述填充层的损伤，有利于后续通过所述填充层向所述初始目标结构中传递图形。

可选方案中，形成所述第二硬掩膜层后，去除所述第一硬掩膜层；本发明实施例中，以所述第一硬掩模层为掩膜，图形化所述第二硬掩模材料层，在所述第二硬掩膜材料层中形成开口，则在所述第一硬掩膜层的保护下，所述开口的侧壁垂直度较高，且所述第二硬掩膜层的顶面为平面，第二硬掩膜层的顶面平坦度较高，从而在去除所述第一硬掩膜层后，沿所述开口对所述填充层和初始目标结构进行图形化处理的步骤中，有利于形成侧壁垂直度较好的目标结构。

附图说明

图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图；

图3是采用图1至图2所示形成方法形成的半导体结构的电镜图；

图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；

图10是本发明半导体结构一实施例的示意图；

图11是本发明半导体结构一实施例的电镜图。

具体实施方式

目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析其性能有待提高的原因。

图1至图2是一种半导体结构的形成方法中各步骤对应的结构示意图，图3是一种半导体结构的电镜图。

参考图1，提供基底10，所述基底10上形成有多个图形化的初始目标结构20；形成覆盖所述基底10和初始目标结构20的填充层30；在所述填充层30上形成图形化的光刻胶层51，所述光刻胶层51位于所述初始目标结构20的顶部上方。

参考图2，以所述图形化的光刻胶层51为掩膜，图形化所述填充层30和初始目标结构20，形成目标结构70。

但是，如图3所示，在实际工艺中，形成的所述目标结构70的侧壁粗糙度较差。具体地，目标结构70的侧壁垂直度较差、侧壁质量较差，从而对半导体结构的性能产生不良影响。

经研究发现，由于光刻胶较软，则所述图形化的光刻胶层51的侧壁粗糙度较差，从而在通过所述图形化的光刻胶层51向所述初始目标结构20传递图形时，图形传递的精度较差，并且，所述填充层30会将所述光刻胶层51的侧壁粗糙度传递至所述目标结构20中，从而导致形成的所述目标结构70的侧壁粗糙度较差，而且，通常通过刻蚀工艺图形化所述初始目标结构20，所述刻蚀工艺会进一步加剧形成的所述目标结构70的侧壁粗糙度较差的情况，从而形成侧壁垂直度较差、侧壁质量较差的目标结构70。

其中，当所述目标结构70用于作为波导时，较差的侧壁粗糙度和侧壁垂直度容易增大光传播的损失，从而影响波导的工作性能。

为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有多个图形化的初始目标结构；形成覆盖所述基底和初始目标结构的填充层；在所述填充层上形成第一硬掩膜材料层；在所述第一硬掩膜材料层上形成图形化的光刻胶层，所述光刻胶层位于所述初始目标结构的顶部上方；以所述图形化的光刻胶层为掩膜，图形化所述第一硬掩膜材料层，形成第一硬掩膜层；将所述第一硬掩膜层的图形，通过所述填充层传递至所述初始目标结构中，形成目标结构。

相比于仅通过光刻胶层向所述初始目标结构中传递图形的方案，本发明实施例中，通过光刻胶层向所述第一硬掩膜材料层传递图形，再通过形成的第一硬掩膜层向所述初始目标结构中传递图形，所述第一硬掩膜层的表面粗糙度较小，有利于减小所述光刻胶层的表面粗糙度较大对图形传递精度的影响，并有利于形成表面粗糙度较小的所述目标结构，从而使得所述目标结构的侧壁垂直度较高、表面质量较好，进而有利于提高所述半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图10是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图，图11是本发明半导体结构的电镜图。

参考图4，提供基底100，所述基底100上形成有多个图形化的初始目标结构200。

所述基底100为所述半导体结构的形成工艺提供工艺操作基础。

本实施例中，所述基底100包括衬底110、以及覆盖所述衬底110的绝缘层120。

本实施例中，所述衬底110的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底110的材料可以是适宜于工艺需要或易于集成的材料。

本实施例中，所述绝缘层120的材料为绝缘材料，用于隔离后续形成的器件和所述衬底110。作为一种示例，所述绝缘层120的材料为氧化硅。

本实施例中，所述初始目标结构200用于形成波导层，相应的，所述目标结构200的材料为硅。

本实施例中，所述多个初始目标结构200具有不同的高度。

具体地，所述波导层为传输光频电磁波的导行结构，所述波导层的电连接方式通常包括光纤耦合与光栅耦合，对于不同的耦合方式，相应需要形成不同高度的波导层，为此，所述多个初始目标结构200具有不同的高度。

通过先形成图形化的初始目标结构200，用于在后续对所述初始目标结构200进行图形化处理之前，先定义各个所述初始目标结构200的高度，从而在后续图形化所述初始目标结构200之后，直接获得不同高度的目标结构，无需再增加调整高度的工艺制程，同时减少调整高度的工艺制程对目标结构的损伤。

需要说明的是，本实施例中，形成图形化的所述初始目标结构200之前，所述基底100上还形成有顶层硅，所述基底100和顶层硅一同作为绝缘体上硅(Silicon-On-Insulator，SOI)基底，也称绝缘衬底上的硅，在顶层硅和衬底110之间引入一层埋氧化层(BOX)，所述埋氧化层即为绝缘层120，并通过埋氧化层实现了器件和衬底110的全介质隔离，也就是说，多个图形化的所述初始目标结构200通过图形化所述顶层硅获得。

继续参考图4，形成覆盖所述基底100和初始目标结构200的填充层300。

所述基底100底上形成有多个图形化的初始目标结构200，因此，所述填充层300用于填充所述初始目标结构200之间的空间，形成平坦度较好的填充层300，为后续工艺制程提供较好的平台，而且，所述填充层300完全覆盖所述初始目标结构200，在后续制程中，还对所述初始目标结构200起到保护作用。

需要说明的是，所述填充层300用于填充所述初始目标结构200之间的空间，因此，所述填充层300材料的填充性和覆盖性较好，而且，后续还需要将所述填充层300去除，为此，所述填充层300需要采用易于去除的材料。具体地，本实施例中，所述填充层300的材料包括先进图膜(Advanced Patterning Film，APF)材料。

所述先进图膜材料具有填充性、覆盖性好的特点，有利于所述填充层300填充满所述初始目标结构200之间的空间，并且使所述填充层300能够保形覆盖在所述初始目标结构200侧壁和顶部，且所述先进图膜也易于去除。

相应的，本实施例中，采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)成所述填充层300，使得所述填充层300较好地填充所述初始目标结构200之间的空间，并形成平坦度较高的顶部。

需要说明的是，后续还需要形成用于图形化所述初始目标结构200的第一硬掩膜层，先形成覆盖所述基底100和初始目标结构200的填充层300，再在填充层300上形成第一硬掩模材料层，有利于缓解所述第一硬掩膜材料层较大的应力，而且，后续图形化所述第一硬掩膜材料层以形成所述第一硬掩膜层时，容易产生残留的剥离物，所述填充层300还用于保护所述初始目标结构200，避免残留的剥离物的污染，同时，所述基底100底上形成有多个图形化的初始目标结构200，因此，所述填充层300用于填充所述初始目标结构200之间的空间，为后续形成第一硬掩膜材料层提供平坦度较好的工艺平台。

继续参考图3，在所述填充层300上形成第一硬掩膜材料层410。

本实施例中，后续还会形成光刻胶层，在所述填充层300和光刻胶层之间形成第一硬掩膜材料层410，所述第一硬掩膜材料层410为硬掩膜材料，硬度较大，则后续图形化所述第一硬掩膜材料层410形成的第一硬掩膜层侧壁的粗糙度较小，相比于仅通过光刻胶层向所述初始目标结构中传递图形的方案，本实施例中，通过光刻胶层向所述第一硬掩膜材料层410传递图形，再通过形成的第一硬掩膜层向所述初始目标结构200中传递图形，所述第一硬掩膜层的表面粗糙度较小，有利于减小所述光刻胶层的表面粗糙度较大对图形传递精度的影响，并有利于形成表面粗糙度较小的所述目标结构，从而使得所述目标结构的侧壁垂直度较高、表面质量较好，有利于提高所述半导体结构的性能。

本实施例中，在所述填充层300上形成所述第一硬掩膜材料层410的步骤中，采用化学气相沉积工艺形成所述第一硬掩膜材料层410。

采用所述化学气相沉积工艺有利于形成顶面平坦度较高的第一硬掩膜材料层410，从而为后续形成光刻胶层提供较好的平台。

本实施例中，所述第一硬掩膜材料层410的材料包括氮化硅或硅。

所述氮化硅或硅的硬度较大，有利于在后续图形化所述第一硬掩膜材料层410后，形成侧壁的表面粗糙度较小的第一硬掩膜层，从而有利于形成表面粗糙度较小的目标结构。

本实施例中，形成所述填充层300后，在所述填充层300上形成第一硬掩膜材料层410之前，还包括：形成覆盖所述填充层300的第二硬掩膜材料层420，其中，所述第二硬掩膜材料层420的应力小于所述第一硬掩膜材料层410的应力。

所述第二硬掩膜材料层420的应力小于所述第一硬掩膜材料层410的应力，从而对所述第一硬掩膜材料层410起到应力缓冲的作用，有利于减小所述第一硬掩膜材料层410较大应力对初始目标结构200的影响。

本实施例中，所述第二硬掩膜材料层420用于形成后续图形化所述初始目标结构200的刻蚀掩膜。

本实施例中，采用化学气相沉积工艺形成所述第二硬掩膜材料层420。

采用所述化学气相沉积工艺有利于形成顶面平坦度较高的第二硬掩膜材料层420，从而为形成第一硬掩膜材料层410提供较好的平台。

本实施例中，所述第二硬掩膜材料层420的材料包括低压淀积正硅酸乙酯或等离子增强型二氧化硅。

所述低压淀积正硅酸乙酯或等离子增强型二氧化硅的应力较低，有利于减小所述第一硬掩膜材料层410较大应力对初始目标结构200的影响，且所述低压淀积正硅酸乙酯或等离子增强型二氧化硅为氧化物，从而后续图形化所述第二硬掩膜材料层420，形成第二硬掩膜层后，能够对所述第二硬掩膜层进行修复处理，从而提高所述第二硬掩膜层侧壁的表面粗糙度。

本实施例中，后续在所述第一硬掩膜材料层410上形成图形化的光刻胶层之前，还包括：形成覆盖所述第一硬掩膜材料层410的抗反射涂层500。

后续还需要形成图形化的光刻胶层，形成图形化的光刻胶层的制程包括光刻胶层的涂布、曝光和显影等步骤，所述抗反射涂层500用于减小曝光时的反射效应，从而提高图形的转移精度。

本实施例中，所述抗反射涂层500的材料包括介电抗反射涂层(dielectric anti-reflective coating，DARC)材料。

结合参考图4和图5，在所述第一硬掩膜材料层410上形成多个图形化的光刻胶层520，所述光刻胶层520位于所述初始目标结构200的顶部上方。

所述光刻胶层520分立于所述第一硬掩膜材料层410上，所述图形化的光刻胶层520用于作为图形化所述第一硬掩膜材料层410的刻蚀掩膜，所述光刻胶层520位于所述初始目标结构200的顶部上方，从而用于定义后续形成的目标结构的宽度尺寸和位置。

具体地，形成覆盖所述抗反射涂层500的光刻胶510；图形化所述光刻胶510，形成分立于所述初始目标结构200顶部上方的图形化的光刻胶层520。

需要说明的是，本实施例中，所述初始目标结构200用于形成波导层，所述波导层为传输光频电磁波的导行结构，所述波导层的电连接方式通常包括光纤耦合与光栅耦合，对于不同的耦合方式，相应还需要形成不同宽度的波导层，也就是说，后续形成的多个目标结构具有不同的宽度，又所述图形化的光刻胶层520用于定义后续形成的目标结构的宽度尺寸，则分立的所述光刻胶层520具有不同的宽度。

具体地，高度越大的所述初始目标结构200上方的光刻胶层520宽度越大。

参考图6，以所述图形化的光刻胶层520为掩膜，图形化所述第一硬掩膜材料层410，形成第一硬掩膜层610。

后续将所述第一硬掩模层610的图形传递至所述初始目标结构200中。

本实施例中，采用干法刻蚀工艺图形化所述第一硬掩膜材料层410。

所述采用干法刻蚀工艺为各向异性刻蚀的干法刻蚀工艺，纵向刻蚀速率大于远远大于横向刻蚀速率，能够获得相当准确的图形转换，而且，所述干法刻蚀工艺更具方向性，有利于提高形成的所述第一硬掩膜层610的侧壁形貌质量和尺寸精度，从而有利于提高后续形成的目标结构的侧壁形貌质量和尺寸精度。

相应的，本实施例中，所述第一硬掩膜层610的材料包括氮化硅或硅。

需要说明的是，分立的所述光刻胶层520具有不同的宽度，则以所述图形化的光刻胶层520为掩膜，图形化形成的所述第一硬掩膜层610也具有不同的宽度。

本实施例中，以所述图形化的光刻胶层520为掩膜，图形化所述第一硬掩膜材料层410之前，还包括：图形化所述抗反射涂层500，形成掩膜开口530。

所述掩膜开口530露出所述第一硬掩膜材料层410，为图形化所述第一硬掩膜材料层410做准备。

具体地，本实施例中，沿所述掩膜开口530，图形化所述第一硬掩膜材料层410，形成第一硬掩膜层610。

本实施例中，形成所述掩膜开口530后，还包括：去除所述图形化的光刻胶层520。

结合参考图7至图10，将所述第一硬掩膜层610的图形，通过所述填充层300传递至所述初始目标结构200中，形成目标结构700。

本实施例中，所述目标结构700为波导层，相应的，所述目标结构700的材料为硅。

所述波导层为传输光频电磁波的导行结构，所述波导层的电连接方式通常包括光纤耦合与光栅耦合，对于不同的耦合方式，相应需要形成不同高度和不同宽度的波导层，为此，本实施例中，所述多个目标结构700具有不同的宽度、以及不同的高度。

以下结合附图，对将所述第一硬掩膜层610的图形，通过所述填充层300传递至所述初始目标结200的步骤做详细说明。

参考图7，以所述第一硬掩膜层610为掩膜，图形化所述第二硬掩模材料层420，在所述第二硬掩膜材料层420中形成开口630，保留剩余所述第二硬掩膜材料层420作为第二硬掩膜层620。

所述第二硬掩膜层620用于作为后续图形化所述初始目标结构200的刻蚀掩膜。

本实施例中，所述第一硬掩膜层610侧壁的表面粗糙度较好，所述第二硬掩膜材料层420也为硬掩膜材料，从而以所述第一硬掩膜层610为掩膜，图形化获得的第二硬掩膜层620侧壁的表面粗糙度也较好。

本实施例中，采用干法刻蚀工艺图形化所述第二硬掩膜材料层420。

所述采用干法刻蚀工艺为各向异性刻蚀的干法刻蚀工艺，纵向刻蚀速率大于远远大于横向刻蚀速率，能够获得相当准确的图形转换，而且，所述干法刻蚀工艺更具方向性，有利于提高形成的所述第二硬掩膜层620的侧壁形貌质量和尺寸精度。

相应的，所述第二硬掩膜层620的材料包括低压淀积正硅酸乙酯或等离子增强型二氧化硅。

本实施例中，在以所述第一硬掩膜层610为掩膜，图形化所述第二硬掩模材料层420的步骤中，去除所述抗反射涂层500，有利于简化工艺流程，提高工艺效率。

本实施例中，图形化所述第二硬掩膜材料层420的步骤中，所述开口630位于部分厚度的所述第二硬掩膜材料层420中。

所述开口630位于部分厚度的所述第二硬掩膜材料层420中，也就是说，所述开口630底部还保留有剩余部分厚度的第二硬掩膜材料层420作为第二硬掩膜层620，后续还需要去除所述第一硬掩膜层610，则所述第二硬掩膜层620还用于在去除所述第一硬掩膜层610的过程中，对所述填充层300起到保护作用，从而减小对所述填充层300的损伤，有利于后续通过所述填充层300向所述初始目标结构200中传递图形。

需要说明的是，图形化所述第二硬掩膜材料层420的步骤中，位于所述开口630底部的第二硬掩膜层620的厚度不宜过大，也不宜过小。如果位于所述开口630底部的第二硬掩膜层620的厚度过大，则所述开口630的深度过小，也就是说，所述位于所述开口630底部的第二硬掩膜层620与位于所述开口630侧部的第二硬掩模层620的高度差过小，从而将所述第二硬掩膜层620的图形通过所述填充层300传递至所述初始目标结构200中的步骤中，所述开口630底部的第二硬掩膜层620对应位置的膜层与位于所述开口630侧部的第二硬掩模层620对应位置的膜层高度差过小，则若要将所述填充层300去除干净，容易过刻蚀所述目标结构700，从而难以形成相应需求高度的目标结构700，或者，在刻蚀至露出所述初始目标结构200的顶部时，所述初始目标结构200之间的空间还剩余过多的填充层300残留物，影响后续的制程；如果位于所述开口630底部的第二硬掩膜层620的厚度过小，则在后续去除所述第一硬掩膜层610的过程中，所述第二硬掩膜层620对所述填充层300的保护效果不佳，容易损伤所述填充层300。为此，本实施例中，图形化所述第二硬掩膜材料层420的步骤中，位于所述开口630底部的第二硬掩膜层620的厚度为

参考图8，形成所述第二硬掩膜层620后，去除所述第一硬掩膜层610。

本实施例中，在以所述第一硬掩膜层610为掩膜，图形化所述第二硬掩模材料层420的步骤中，还会对所述第一硬掩模层610造成一定程度的损耗，且不同宽度的第一硬掩膜层610具有不同的损耗程度，宽度较大的第一硬掩膜层610的刻蚀损耗程度较小，宽度较小的第一硬掩膜层610的刻蚀损耗程度较大，因此，图形化所述第二硬掩膜材料层420后，宽度较大的所述第一硬掩膜层610的剩余厚度较大，宽度较小的所述第一硬掩膜层610的剩余厚度较小，而且，通常所述第一硬掩膜层610顶面边缘处的刻蚀损耗量较大，所述第一硬掩模层610顶面中部位置刻蚀损耗量较小，从而容易形成顶部呈弧状的形貌，综上皆容易导致所述第一硬掩膜层610的高度一致性较差，从而本实施例中，将所述第一硬掩膜层610的图形传递至所述第二硬掩模层620后，去除所述第一硬掩膜层610，避免所述第一硬掩模层610较差的高度一致性对形成目标结构700的影响。

本实施例中，以所述第一硬掩模层610为掩膜，图形化所述第二硬掩模材料层420，在所述第二硬掩膜材料层420中形成开口630，则在所述第一硬掩膜层610的保护下，所述开口630的侧壁垂直度较高，且所述第二硬掩膜层620的顶面为平面，顶面平坦度也较高，从而在去除所述第一硬掩膜层610后，沿所述开口630对所述填充层300和初始目标结构200进行图形化处理的步骤中，有利于形成侧壁垂直度较好的目标结构700。

本实施例中，去除所述第一硬掩膜层610的步骤中，采用湿法刻蚀工艺去除所述第一硬掩膜层610。

所述湿法刻蚀工艺的成本相对较低，且操作步骤简单，还能够实现较大的刻蚀选择比，有利于在将所述第一硬掩膜层610去除干净的同时，减小对所述第二硬掩膜层620的损伤。

参考图9，去除所述第一硬掩膜,610后，后续以所述第二硬掩膜层620为掩膜，图形化所述填充层300和初始目标结构200之前，还包括：对所述第二硬掩膜层620进行第一修复处理，用于提高所述第二硬掩膜层620的表面粗糙度。

对所述第二硬掩膜层620进行第一修复处理，能够进一步提高所述第二硬掩膜层620侧壁的表面粗糙度，从而进一步有利于形成表面粗糙度较小的所述目标结构700。

本实施例中，在对所述第二硬掩膜层620进行第一修复处理的步骤中，去除位于所述开口630底部的第二硬掩膜层620，从而露出所述填充层300顶部，为后续刻蚀所述填充层300做准备。

本实施例中，采用缓冲氧化物刻蚀(Buffered Oxide Etch，BOE)工艺对所述第二硬掩膜层620进行第一修复处理。

所述第二硬掩膜层620的材料为氧化物，则所述BOE工艺能够通过采用湿法反应的方式，与所述第二硬掩膜层620侧壁的毛刺反应，从而将毛刺去除，进一步提高所述第二硬掩膜层620侧壁的表面粗糙度。

需要说明的是，位于所述开口630底部的第二硬掩膜层620的厚度不会太大，因此，即使在对所述第二硬掩膜层620进行第一修复处理的步骤中，去除位于所述开口630底部的第二硬掩膜层620，对开口630外侧的剩余第二硬掩膜层620的尺寸的影响较小。

参考图10，以所述第二硬掩膜层620为掩膜，图形化所述填充层300和初始目标结构200，形成目标结构700。

本实施例中，通过以侧壁的表面粗糙度较好的第一硬掩膜层610作为刻蚀掩膜向所述第二硬掩膜材料层420传递图形，能够形成侧壁的表面粗糙度较好的所述第二硬掩膜层620，之后又进行了第一修复处理，进一步提高所述第二硬掩膜层620侧壁的表面粗糙度，从而更有利于形成表面粗糙度较小的所述目标结构700。

如图11所示，图11是本发明半导体结构一实施例的电镜图，可以看出，通过本实施例所述形成方法形成的目标结构700的侧壁的表面粗糙度较好，侧壁的垂直度也较好。

本实施例中，所述目标结构700作为波导层，从而更有利于减少光波传播的损失。

本实施例中，采用一体化(all in one，AIO)刻蚀工艺，刻蚀所述第二硬掩膜层620、填充层300和初始目标结构200。

需要说明的是，所述一体化刻蚀工艺为，同时刻蚀所述第二硬掩膜层620和填充层300，将图形向所述初始目标结构200转移的工艺。

本实施例中，采用一体化刻蚀工艺有利于简化工艺流程，提高工艺效率，而且，本实施例中，所述目标结构700为波导层，所述波导层通常包括宽度较大且高度较大、以及宽度较小且高度较小的形貌，所述第一硬掩膜层610具有不同的宽度，相应所述第二硬掩膜层620具有不同的宽度，相同的刻蚀时间内，宽度较大的所述第二硬掩膜层620位置处纵向刻蚀的刻蚀厚度较小，则能够形成厚度较大的目标结构700，宽度较小的所述第二硬掩膜层620位置处纵向刻蚀的刻蚀厚度较大，则能够形成厚度较小的目标结构700，从而采用一体化刻蚀工艺，能够自对准地形成宽度较大且高度较大的目标结构700、以及宽度较小且高度较小的目标结构700。

本实施例中，所述一体化刻蚀工艺为干法刻蚀工艺，所述干法刻蚀工艺为各向异性的干法刻蚀工艺，因此通过选取干法刻蚀工艺，更具刻蚀方向性，有利于提高所述目标结构700的侧壁形貌质量和尺寸精度。

继续参考图10，形成所述目标结构700后，还包括：对所述目标结构700进行第二修复处理，用于提高所述目标结构700的表面粗糙度。

对所述目标结构700进行第二修复处理，更进一步提高所述目标结构700的表面粗糙度，更进一步提高所述目标结构700的侧壁垂直度，所述目标结构700作为波导层，从而更进一步有利于减少光波传播的损失。

本实施例中，对所述目标结构700进行第二修复处理的步骤包括：对所述目标结构700进行表面氧化处理，将所述目标结构700表面部分厚度的材料转化成氧化膜(未示出)。

本实施例中，形成所述目标结构700的步骤中，采用干法刻蚀工艺，则所述目标结构700的侧壁容易形成有细小的毛刺，所述目标结构700进行表面氧化处理，用于将所述细小的毛刺氧化为氧化膜，形成较为平滑的表面。

本实施例中，采用快速热氧化工艺对所述目标结构700进行表面氧化处理。

所述快速热氧化工艺简单易操作，且能够在所述目标结构700形成较薄的氧化膜，在将所述细小的毛刺氧化为氧化膜的同时，尽量较少的消耗所述目标结构700的材料，尽量避免对所述目标结构700性能的影响。

本实施例中，形成所述氧化膜后，去除所述氧化膜。

去除所述氧化膜，露出所述目标结构700的表面，为后续制程做准备。

本实施例中，去除所述氧化膜的步骤中，采用湿法清洗工艺去除所述氧化膜。

所述湿法清洗工艺能够与所述氧化膜反应，并将其去除，而且，所述湿法清洗工艺更温和，所述湿法清洗工艺的溶液能够在与所述氧化膜反应的同时，尽量避免对所述目标结构700的损伤，从而降低所述目标结构700侧壁因去除所述氧化膜的工艺而发生表面粗糙度变高的概率。

本实施例中，所述湿法清洗工艺的溶液包括稀释的氢氟酸溶液，所述稀释的氢氟酸溶液的浓度较低，从而能够在将所述氧化膜去除干净的同时，尽量避免对所述目标结构700的损伤。

图10是本发明半导体结构一实施例对应的结构示意图。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。