三维阵列装置

技术领域

本发明的一个实施方式涉及三维阵列装置，特别涉及层叠存储单元阵列电路的三维阵列装置。

背景技术

近年来，以计算机性能的飞跃性的提高以及深度学习的发展为背景，目前正在研究将神经网络多层化的深度神经网络。图30为示出一般的神经网络的结构的图。在图30中，神经元对N个输入Xi(统称为x)与权重Wi(统称为w)的积和运算Σ(Xi*Wi)进行激活函数f(k)(统称为k＝1,2,...，f)的非线性运算。在深度神经网络中，输入x通过输入层(InputLayer)的神经元进行积和运算，将其转换为中间输出1。中间输出1通过隐藏层(HiddenLayer 1)的神经元进行积和运算转换为中间输出2。在类似的重复工作之后，通过输出层(Output Layer)的神经元转换为最终输出y。

如上所述，在深度神经网络中，通过重复进行如下过程来学习：进行大量的积和运算来评价误差，并且更新权重。因此，如果使用传统的冯诺伊曼架构的半导体芯片，则存在由存储器与CPU或GPU之间的通信所产生的功耗较大的问题。因此，采用被称为神经形态计算或内存计算的非冯诺伊曼式架构的非易失性存储芯片受到关注。具有在字线和位线的交点配置了非易失性存储元件的交叉开关(crossbar)结构的二维阵列电路，其中对于存储在各个非易失性存储器中的数据，能够读取位线方向的积和运算结果作为输出。这种内存计算的手法从1980年代开始在神经网络的模拟电路安装中被采用(非专利文献1)。例如，使用以ReRAM(Resistive Random Access Memory)为基础的非易失性存储芯片的神经网络来进行从器件级到系统级的广泛研究。ReRAM具有被称为存储流过元件的电荷量、使电阻值发生变化的忆阻器的元件的功能，因此也可以用模拟值(而不是0或1的二进制值)来控制神经网络的权重Wi。

深度神经网络被设想作为支持AI(Artificial Intelligence)应用的关键技术嵌入到各种器件中。因此，提议容易安装在数字硬件上的二进制神经网络。作为非易失性存储器，可以使用ReRAM，MRAM或PCRAM等。特别是，使用ReRAM为基础的二进制神经网络除了能够使用上述模拟值的权重以外，还具有稳定性良好、噪声裕度宽广、测试容易性高等优点。二进制神经网络中用于加权和计算(weighted sum calculation)的XNOR运算能够简单地实现为使用ReRAM单元的内存计算。

二进制神经网络由于将权重值和激活值二值化，所以具有表达能力低的缺点。因此，二进制神经网络一般通过增大网络尺寸来提高运算精度。但是，在进行大规模的并列输入输出时，在二维的二进制神经网络中，存在导致内存占用量(footprint)增加的问题。因此，现在人们也在进行由二维神经网络层叠而成的三维神经网络的研究。例如，提出了一种3D层叠结构的元件，其交替层叠突触核心层和互连层，并通过硅贯通电极(TSV)在层之间连接(专利文献1)。这样，通过用3D层叠结构的元件实现神经网络，在提高面积效率的同时，通过使内存计算成为可能，能够实现低消费电力化。

现有技术文献

专利文献：【专利文献1】美国专利申请公布第2019/0318230号的说明书；

非专利文献：【非专利文献1】森江隆，“神经形态系统与物理器件”，应用物理，社团法人应用物理学会，2019年，第88卷，第7号，第481-485页。

发明内容

本发明所要解决的问题

传统技术的三维神经网络为了在构成二维神经网络的层之间进行连接，需要使用借助于互连层的TSV和引线键合等手法进行电连接，而难以实现垂直集成化。另外，将用于内存计算的非易失性存储芯片在三维方向上层叠时，如果将下层的神经网络的输出端子和上层的神经网络的输入端子相连接的互连层或引线键合的布线变长，就会导致相应的信号延迟和消耗电力的增加。

本发明的课题之一在于提供一种实现低延迟、低能量损耗的神经网络的三维阵列装置。

解决问题所采用的措施

本发明的一个实施方式中的三维阵列装置为一种在高度方向上具有多个层的三维阵列装置并具备位于第一层的第一二维阵列电路、以及位于与所述第一层相邻的第二层并与所述第一二维阵列电路在俯视视角下重叠的第二二维阵列电路，所述第一二维阵列电路以及所述第二二维阵列电路分别具有：第一布线组；向所述第一布线组输入信号的输入部；与所述第一布线组交叉的第二布线组；以及从所述第二布线组输出信号的输出部，所述第一二维阵列电路中的所述输出部与所述第二二维阵列电路中的所述输入部在俯视视角下重叠，并且以能够进行信号收发的形式连接。

本发明的一个实施方式中的三维阵列装置为一种在高度方向上具有多个层的三维阵列装置并具备位于第一层的第一二维阵列电路、以及位于与所述第一层相邻的第二层并与所述第一二维阵列电路在俯视视角下重叠的第二二维阵列电路，所述第一二维阵列电路以及所述第二二维阵列电路分别具有:第一布线组；向所述第一布线组输入信号的输入部；与所述第一布线组交叉的第二布线组；以及从所述第二布线组输出信号的输出部,所述第一二维阵列电路中的所述输出部位于比所述第二二维阵列电路中的所述输出部更靠近所述第二二维阵列电路中的所述输入部的位置,并且与所述第二二维阵列电路中的所述输入部以能够进行信号收发的方式来连接，所述第一二维阵列电路中的所述第二布线组延伸的方向与所述第二二维阵列电路中的所述第一布线组延伸的方向大致平行。

所述第一二维阵列电路中的所述输入部在俯视视角下可以不与所述第二二维阵列电路中的所述输出部重叠。

所述第一二维阵列电路中的所述输出部可以通过通孔与所述第二二维阵列电路中的所述输入部电连接。

所述第一二维阵列电路以及所述第二二维阵列电路可以为存储单元阵列电路。在这种情况下，所述第一布线组可以为由字线构成的布线组。所述第二布线组也可以为由位线所构成的布线组。

所述存储单元阵列电路可以在每个存储单元中包括至少一个可变电阻式存储器和至少一个选择晶体管。此时，所述可变电阻式存储器可以具有含有氧化铪的介电层。所述选择晶体管可以具有由含有IGZO的氧化物半导体所构成的沟道。

附图说明

图1为示出本发明的第一实施方式的三维阵列装置的结构的图。

图2为示出第一实施方式的二维阵列电路的结构的图。

图3为示出二维阵列电路中的输入部以及输出部的位置的变化的示意图。

图4为示出第一实施方式的三维阵列装置中的存储单元的结构的横截面图。

图5为示出第一实施方式的三维阵列装置的结构的放大截面图。

图6为示出图3(A)所示的二维阵列电路的存储单元中的布图(layout)的附图代用照片。

图7为示意性地示出图6所示的存储单元中的布图的俯视图。

图8为示出图6所示的FET1的沟道附近的横截面结构的附图代用照片。

图9为示出图6所示的ReRAM1的横截面结构的附图代用照片。

图10为示出图3(B)所示的二维阵列电路的存储单元中的布图的附图代用照片。

图11为示出图3(C)所示的二维阵列电路的存储单元中的布图的附图代用照片。

图12为示出第一实施方式的三维阵列装置中的选择晶体管的Id-Vg特性的图。

图13为示出第一实施方式的三维阵列装置中的选择晶体管的Id-Vd特性的图。

图14为比较由选择晶体管和ReRAM构成的存储单元“1T1R”单元的I-V特性和仅由ReRAM构成的存储单元“1R”单元的I-V特性的图。

图15为示出从图14所示的I-V特性测量的"1T1R"单元以及"1R"单元的置位/复位电压的累积概率的图。

图16为从图14所示的I-V特性提取了"1T1R"单元的I-V特性的图。

图17为示出从图16所示的I-V特性测量的“1T1R”单元的低电阻状态以及高电阻状态下的电阻值的累积概率的图。

图18为示出二维阵列电路中的“1T1R”单元的I-V特性的图。

图19为示出从图18所示的二维阵列电路的I-V特性测量的低电阻状态以及高电阻状态下的电阻值的累积概率的图。

图20为示出室温下的二维阵列电路的每个ReRAM中的改写耐久特性的图。

图21为示出室温下的二维阵列电路的各个ReRAM中的保持特性的图。

图22为示出使用了两个“1T1R”单元的XNOR电路的结构的电路图。

图23为示出使用了第一实施方式的存储单元试制的存储单元阵列的结构的照片。

图24为示出用于试制的XNOR电路测量的外部周边电路的结构的照片。

图25为示出试制的XNOR电路的测量结果的图。

图26为示出第一实施方式的变形例中的三维阵列装置的结构的放大截面图。

图27为示出以数字方式进行运算处理的存储单元阵列电路的结构的电路图。

图28为示出以模拟方式进行运算处理的存储单元阵列电路的结构的电路图。

图29为示出本发明的第三实施方式的三维阵列装置的结构的图。

图30为示出一般的神经网络的结构的图。

具体实施方式

以下，参照附图等说明本发明的实施方式。但是，本发明能够在不脱离其主旨的范围内以各种方式实施，并不应解释为限定于以下例示的实施方式所记载的内容。为了使说明更加明确，与实际方式相比，有时对各部分的宽度、厚度、形状等进行示意性表示，但仅是一个例子，并不限定本发明的解释。在本说明书和每个附图中，具有与关于现有的附图说明相同的功能的元素有时会使用相同的附图标记，并且会省略重复的说明。

在本说明书中，通过对某一个薄膜进行蚀刻等加工处理而形成的多个元素(element)有时分别具有不同的功能或作用。这些多个元素由相同层结构以及相同材料的薄膜构成。在本说明书以及权利要求书中，由相同层结构以及相同材料的薄膜形成的多个元素称为“相同层的元素”。

在本说明书中，"两个二维阵列电路在俯视视角下重叠"是指在该二维阵列电路中，由第一布线组的两端的布线和第二布线组的两端的布线构成的四边形在俯视视角下重叠。重叠的面积以任一方的四边形的面积为基准,优选为50％以上，更优选为75％以上，最优选为95％以上。

在本说明书中，“输入部和输出部在俯视视角下重叠”是指包括在该输入部中的所有输入端子的最小面积的四边形与包括在该输出部中的所有输出端子的最小面积的四边形在俯视视角下重叠。重叠的面积以任一方的四边形的面积为基准,优选为50％以上，更优选为75％以上，最优选为95％以上。当输入端子和输出端子垂直连接时，例如，当通过硅贯通电极进行通孔连接时，100％在俯视视角下重叠。

在本说明书中，当描述附图中所示的元素时，使用附加在其元素上的附图标记进行描述。此时，对于具备同样功能的多个元素，有时在同一附图标记上附加字母等符号(例如“a”、“b”等)来进行区别。然而，当不需要区别各个元素进行说明时，有时会仅使用表示其元素的附图标记进行说明。

在下面描述的每个实施方式中，测量或模拟的温度条件都为室温。

(第1实施方式)

[三维阵列装置的结构]

图1为示出本发明的第一实施方式的三维阵列装置10的结构的图。如图1所示，三维阵列装置10从下层开始依次包括控制电路100以及二维阵列电路200a至200e。控制电路100控制二维阵列电路200a至200e的各个操作(例如，信号的输入/输出)。图1示出一个五层二维阵列电路在垂直方向上重叠的例子，但并不限于这个例子，可以为两层以上的层结构。在此，“垂直方向”是指与构成二维阵列电路的平面垂直的方向。由于三维阵列装置10为通过依次层叠多个二维阵列电路200a至200e而形成的结构，因此“垂直方向”也可以称为“高度方向”或“上下方向”。在以下的描述中，当不需要区别各个二维阵列电路200a至200e时，统称为二维阵列电路200。

各个二维阵列电路200为使用ReRAM(Resistive Random Access Memory)为基础的存储单元阵列电路。具体来说，二维阵列电路200具有以阵列状布置的多个存储单元，并且各个存储单元含有ReRAM。但是，布置在存储单元中的存储器不限于ReRAM，也可以为MRAM(Magnetoresistive Random Access Memory)、FeRAM(Ferroelectric Random AccessMemory)、PCRAM(相位改变Random Access Memory)等其他非易失性存储器。此外，二维阵列电路200不限于存储单元阵列电路，也可以为诸如CMOS传感器阵列电路的其他阵列型电路。

在本实施方式中，使用三维阵列装置10来实现内存计算。具体来说，由各个二维阵列电路200构成二进制神经网路(经量子化的神经网路)，并且多个二进制神经网络层叠以构成深度神经网络。例如,三维阵列装置10也可以构成将二维阵列电路200a、二维阵列电路200b至200d以及二维阵列电路200e分别作为输入层(Input Layer)、隐藏层(HiddenLayer)以及输出层(Output Layer)的深度神经网络。

如图1所示，各个二维阵列电路200具有第一布线组210、向第一布线组210输入信号的输入部215、与第一布线组210交叉的第二布线组220、以及从第二布线组220输出信号的输出部225。在本实施方式中,第一布线组210由多个字线构成。第二布线组220由多个位线构成。存储单元设置在字线和位线交叉的交点处。即，虽然省略图示，但是在第一布线组210和第二布线组220交叉的交叉部，布置至少一个可变电阻式存储器(ReRAM)和至少一个选择晶体管作为存储单元。第一布线组210优选为由相互平行的布线构成的布线组。第二布线组220优选为由相互平行的布线构成的布线组,并优选为与第一布线组210相互正交的布线组。

输入部215是将从外部电路(含有其他二维阵列电路200)传送的信息输入到二维阵列电路200的部件。具体来说,从输入部215输入的信息驱动构成第一布线组210的各个字线。在本实施方式中，输入部215为电连接到各个字线的输入端子的集合体。输出部225为将信息从二维阵列电路200输出到外部电路(含有其他二维阵列电路200)的部件。具体来说，经由第二布线组220传送的信息经由输出部225输出。在本实施方式中，输出部225为电连接到各位线的输出端子的集合体。

图2为示出第一实施方式的二维阵列电路200的结构的图。如图2所示，存储单元230布置在多个字线WL和多个位线BL之间的交叉部分。在本实施方式中，各个存储单元230由选择晶体管232和可变电阻式存储器234构成。可变电阻式存储器234设置在位线BL和选择晶体管232之间。选择晶体管232设置在可变电阻式存储器234和源极线SL之间。字线WL连接到选择晶体管232的栅极。然而，存储单元230的结构不限于此示例。例如，可变电阻式存储器234可以布置在选择晶体管232和源极线SL之间。

尽管在图2中省略图示，但二维阵列电路200具备用于读取存储在各个存储单元230中的信息或将信息写入每个存储单元230的外围电路。外围电路可以包括用于驱动字线WL的外围电路和用于驱动位线BL的外围电路。也就是说，图1所示的输入部215可以包括用于驱动字线WL的外围电路。此外，输出部225可以包括用于驱动位线BL的外围电路。这些外围电路可以包括从锁存电路、缓冲电路、写入电路、预充电电路和放大电路中选择的至少一个电路。该外围电路可以由例如仅由n型IGZO构成的电路或由n型IGZO和p型SnO构成的CMOS电路形成。此外，外围电路可以由Si-CMOS形成在控制电路100上。

可变电阻式存储器234通过电场引起的巨大电阻变化的CER层(以下也称为“可变电阻层”。)的电阻值的变化，因此可以存储一位的信息。例如，将电阻值相对低的低电阻状态(Low Resistance State：LRS)时的信息设为“0”，将电阻值相对高的高电阻状态(HighResistance State：HRS)时的信息设为“1”。但是，该电阻值与信息“0”或“1”之间的对应关系也可颠倒。

通过选择晶体管232的导通/关断控制分别选择每个存储单元230。所选择的存储单元230根据施加到位线BL及源极线SL的电压进行信息写入操作或读取操作。在本实施方式中，基于输入到二维阵列电路200的输入部215的信号驱动字线WL，并且基于经由位线BL从存储单元230读取的信号确定从输出部225输出的信号。

将说明返回到图1。二维阵列电路200a具有与输入部215a连接的第一布线组210a以及与输出部225a连接的第二布线组220a。二维阵列电路200b具有与输入部215b连接的第一布线组210b以及与输出部225b连接的第二布线组220b。二维阵列电路200c具有与输入部215c连接的第一布线组210c以及与输出部225c连接的第二布线组220c。二维阵列电路200d具有与输入部215d连接的第一布线组210d以及与输出部225d连接的第二布线组220d。二维阵列电路200e具有与输入部215e连接的第一布线组210e以及与输出部225e连接的第二布线组220e。

本实施方式的三维阵列装置10具有从下层向上层各旋转90度并重叠二维阵列电路200a至200e的结构。具体地说，在三维阵列装置10中，输入部215及输出部225的位置在俯视视角下向左旋转90度。因此，在本实施方式的三维阵列装置10中，在俯视视角下，上层侧的二维阵列电路200的输入部215与下层侧的二维阵列电路200的输出部225重叠。

图3为示出二维阵列电路200中的输入部215及输出部225的位置变化的示意图。具体地，图3(A)、图3(B)和图3(C)分别为示出二维阵列电路200a、二维阵列电路200b以及二维阵列电路200c的结构的俯视图。

如图1、图3(A)以及图3(B)所示，二维阵列电路200b在俯视视角下位于二维阵列电路200a向左旋转90度的位置。在这种情况下，二维阵列电路200a的输出部225a与二维阵列电路200b的输入部215b重叠。此外，如图1、图3(B)及图3(C)所示，二维阵列电路200c位于在俯视视角下将二维阵列电路200b向左旋转90度的位置上。在这种情况下，二维阵列电路200b的输出部225b与二维阵列电路200c的输入部215c重叠。虽然省略了图示，但是二维阵列电路200c与二维阵列电路200d之间的关系以及二维阵列电路200d与二维阵列电路200e之间的关系也是相同的。

如上所述，在本实施方式的三维阵列装置10中，输入部215和输出部225的位置从下层向上层螺旋状地变化。具体来说，三维阵列装置10具有在下层侧的二维阵列电路从下层向上层向左旋转90度的位置处布置上层侧的二维阵列电路的结构。在这种情况下，输入到三维阵列装置10的信号在从下层向上层前进的同时被运算。然而，三维阵列装置10的结构不限于此示例。例如，三维阵列装置10可以具有在上层侧的二维阵列电路从上层向下层向右旋转90度的位置处布置下层的二维阵列电路的结构。即，上层侧的二维阵列电路200的输出部225电连接到下层侧的二维阵列电路200的输入部215。在这种情况下，输入到三维阵列装置10的信号在从上层向下层前进的同时被运算。

另外，如图1中的箭头所示，下层侧的二维阵列电路200的输出成为上层侧的二维阵列电路200的输入。即，位于下层侧的二维阵列电路200的输出部225电连接到位于上层侧的二维阵列电路200的输入部215。此时，上层侧的二维阵列电路200的输入部215与下层侧的二维阵列电路200的输出部225之间的电连接可以使用任何方法来进行。例如，作为电气连接方法，可以使用借助于在前一步骤的布线层之间进行连接的通孔的连接以及借助于TSV的连接等。另外，输入部215和输出部225的电连接包括输入部215中包括的外围电路(例如，用于驱动字线WL的外围电路)和输出部225中包括的外围电路(例如，用于驱动位线BL的外围电路)的电连接。这里，示出了借助于前一个工序的布线层之间的通孔和借助于TSV以电连接在下层侧的二维阵列电路200的输出部225和上层侧的二维阵列电路200的输入部215的示例，但不限于此示例。例如，表面发射激光器设置在位于下层侧的二维阵列电路200的输出部225中，并且光接收元件设置在位于上层侧的二维阵列电路200的输入部215中，因此，输出部225与输入部215可以通过硅穿透光互连(TSPV)光学地连接。或者，也可以以在下层和上层设置电感器，通过电场或磁场耦合进行无线电波连接的方法来进行。

在本实施方式中，由于位于下层侧的二维阵列电路200的输出部225和位于上层侧的二维阵列电路200的输入部215向垂直方向重叠，因此可以最小化输出部225和输入部215之间的布线长度。也就是说，通过该结构，与现有技术相比，能够抑制由布线长度引起的信号延迟和功耗的增加，从而提供了实现低延迟和低能量损耗的神经网络的三维阵列装置10。

[存储单元的配置]

图4为示出第一实施方式的三维阵列装置10中的存储单元230的结构的横截面图。如上所述，在本实施方式中，存储单元230包括选择晶体管232和可变电阻式存储器234。然而，图4所示的结构只是一个示例，并不限于该示例。

在图4中，基板21用作支撑选择晶体管232及可变电阻式存储器234的基板。在本实施方式中，硅基板用作基板21，但是也可以使用诸如玻璃基板、树脂基板、金属基板或陶瓷基板等其他基板。此外，当基板21为硅基板时，可以形成基于硅CMOS的集成电路。绝缘层22用作底层。在本实施方式中，氧化硅层用作绝缘层22，但不限于本示例。

栅电极23设置在绝缘层22上。栅电极23用作选择晶体管232的底栅极，并且用作图2所示的字线WL。栅电极23具有由钛(Ti)构成的第一金属层23-1和由氮化钛(TiN)构成的第二金属层23-2的层叠结构。在本实施方式中，将第一金属层23-1的膜厚设为5nm，将第二金属层23-2的膜厚设为20nm，但不限于此例。此外，栅电极23可以为单层结构，也可以使用其他金属层构成。例如，作为栅电极23的材料，可以使用包括钨、钽、钼、铝、铜等的金属材料或者包括这些金属材料的化合物材料。栅电极23可以例如通过溅射方法形成。

栅极绝缘层24使用氧化铪。然而，不限于此，可以使用包括硅，铝等氧化物或氮化物的介电层作为栅极绝缘层24。例如，可以通过在250℃的温度下使用ALD(Atomic LayerDeposition)方法形成栅极绝缘层24。在本实施方式中，栅极绝缘层24的膜厚为8nm，但不限于此示例。

沟道层25用作选择晶体管232的沟道。在本实施方式中，称为IGZO的金属氧化物用作构成沟道层25的材料。IGZO为示出半导体特性的金属氧化物，是由铟、镓、锌及氧构成的化合物材料。具体地，IGZO为含有In，Ga及Zn的氧化物或这种氧化物的混合物。IGZO的组成优选为In2-xGaxO3(ZnO)m(0

在本实施方式中，栅极绝缘层24由介电层构成，沟道层25由IGZO膜构成。因此，可以抑制在栅极绝缘层24和沟道层25之间的界面处具有低介电常数的界面层的形成，并且可以抑制晶体管特性的劣化。当沟道层为硅时，具有这种低介电常数的界面层有时会形成在栅极绝缘层24和沟道层25之间。

源电极26和漏电极27分别用作用于获得与沟道层25的电连接的连接端子。在本实施方式中，具有20nm膜厚的氮化钛层用作源电极26和漏电极27。氮化钛层可以通过例如溅射方法形成。但是，不限于该示例，源电极26和漏电极27也可以使用其他金属材料构成。源电极26和漏电极27的功能可以根据施加到它们的电压而为相反。也就是说，源电极26可以用作漏电极，并且漏电极27可以用作源电极。如后所述，漏电极27用作可变电阻式存储器234的下部电极。

选择晶体管232覆盖有绝缘层28。在本实施方式中，绝缘层28为膜厚为200nm的氧化硅层。绝缘层28可以通过例如等离子体CVD方法或溅射方法来形成。如下所述，本实施方式的三维阵列装置10具有堆叠多个存储单元阵列电路的结构。因此，绝缘层28具有绝缘和隔离下层侧的存储单元阵列电路和上层侧的存储单元阵列电路的功能。绝缘层28还用作保护选择晶体管232的沟道层25免受水分等侵害的钝化层。此外，绝缘层28还用作平坦化层，用于平坦化由选择晶体管232引起的起伏。然而，构成绝缘层28的材料不限于氧化硅，而可以使用其他绝缘材料(例如，氮化硅等无机材料或聚酰亚胺和丙烯酸等树脂材料)。

绝缘层28具有开口29。开口29设置在漏电极27上并暴露漏电极27的表面。开口29可以通过例如光刻形成。在本实施方式中，开口29的直径为3μm，但不限于该示例。

可变电阻层30设置在开口29的侧壁及底部。可变电阻层30由含有氧化铪的介电层构成，并用作可变电阻式存储器234的CER层。在本实施方式中，在没有图案化的情况下使用介电层作为可变电阻层30，但是可以加工成覆盖开口29的图案。

上部电极31以覆盖开口29的形式设置在可变电阻层30上。上部电极31用作可变电阻式存储器234的电极，并且用作图2所示的位线BL。在本实施方式中，上部电极31由金属层构成，该金属层与上层存储单元阵列电路中的选择晶体管232的栅电极23具有相同的层。即，上部电极31具有由钛(Ti)构成的第一金属层31-1与由氮化钛(TiN)构成的第二金属层31-2的层叠结构。在这种情况下，与栅电极23类似，例如可以通过溅射方法形成。

如上所述，在设置在绝缘层28中的开口29内形成由下部电极(漏电极27的一部分)、可变电阻层30及上部电极31构成的可变电阻式存储器234。可变电阻式存储器234经由漏电极27连接到选择晶体管232。如图2所示，上述存储单元230包括使用字线WL作为栅极的选择晶体管232和设置在选择晶体管232和位线BL之间的可变电阻式存储器234。

本实施方式的三维阵列装置10通过层叠布置上述存储单元230成阵列的存储单元阵列电路(二维阵列电路200)而构成。具体地，三维阵列装置10具有在垂直方向上层叠图4所示的存储单元230的器件结构。

图5为示出第一实施方式的三维阵列装置10的结构的放大截面图。具体地，示出在基板21上形成二维阵列电路200a至200c的状态。如图5所示，二维阵列电路200a至200c使用薄膜形成工艺层叠在基板21上。此时，每个二维阵列电路200a至200c的选择晶体管232a至232c分别经由绝缘层28a至28c分离。

另外，如图5所示，二维阵列电路200a的可变电阻式存储器234a中的上部电极31a由与二维阵列电路200b的选择晶体管232b中的栅电极23b相同的金属层构成。也就是说，上部电极31a和栅电极23b由具有相同结构和相同材料的金属层构成。类似地，二维阵列电路200b的可变电阻式存储器234b中的上部电极31b由与二维阵列电路200c的选择晶体管232c中的栅电极23c具有相同层的金属层构成。换言之，在本实施方式中，下层侧的二维阵列电路200的位线BL(第二布线组220)和上层侧的二维阵列电路200的字线WL(第一布线组210)由同一层的金属层构成。

图6为示出图3(A)所示的二维阵列电路200a在存储单元230a中的布图的附图代用照片。图7为示意性示出图6所示的存储单元230a的布图的俯视图。

在图6和图7中，字线WL1对应于图5中的栅电极23a，位线BL1对应于图5中的上部电极31a。存储单元230a在字线WL1和位线BL1的交叉处具有FET1和ReRAM1。如参考图5所述，ReRAM1位于设置在绝缘层28a中的开口29a内。在图6中，箭头所示的圆形部分对应于开口29a。但是,不限于该例,开口29a的形状也可以为多边形。

源极线SL1平行于字线WL1延伸。如图7所示，源极线SL1与FET1(图5的选择晶体管232a)的源电极26a一体地形成。另外，ReRAM1(图5的可变电阻式存储器234a)的下部电极与FET1(图5的选择晶体管232a)的漏电极27a一体地形成。字线WL2为形成在与位线BL1相同的层中的布线，并且对应于图5中的选择晶体管232b的栅电极23b。

图8为示出图6所示FET1在沟道附近的横截面结构的附图代用照片。具体地，图8表示图5所示的选择晶体管232a中的沟道附近的横截面结构。如图8所示，从下层起依次均匀地形成：构成栅电极23a的氮化钛层、构成栅极绝缘层24a的含有氧化铪的介电层、构成沟道层25a的IGZO层以及构成绝缘层28a的氧化硅层。

图9为表示图6所示的ReRAM1的横截面结构的附图代用照片。具体地，图9示出了图5所示的可变电阻式存储器234a的横截面结构。如图9所示，从下层起依次均匀地形成构成漏电极27a的氮化钛层、构成可变电阻层30a的包含氧化铪的介电层、以及构成上部电极31a的钛层和氮化钛层。如下所述，在本实施方式中，钛层和含有氧化铪的介电层彼此接触，从而在介电层内部形成由氧空缺形成的丝状体(filament)。

图10为示出图3B所示的二维阵列电路200b的存储单元230b中的布图的附图代用照片。图11为表示图3(C)所示的二维阵列电路200c在存储单元230c中的布图的附图代用照片。图6所示的存储单元230a布置在图10所示的存储单元230b的下层。在图11所示的存储单元230c的下层，图6所示的存储单元230a和图10所示的存储单元230b从下层依次布置。图6、图10及图11所示的布图分别与图3(A)、图3(B)及图3(C)相对应，在俯视视角下，其位置关系为相互之间向左旋转90度。

如上所述，本实施方式的三维阵列装置10通过使用通常的薄膜形成处理来层叠多个二维阵列电路200(多个存储单元电路)而构成。在本实施方式中，可以在室温下形成的IGZO层用作选择晶体管232的沟道层25，因此三维阵列装置10可以在400度以下的低温过程中形成。此外，使用IGZO层作为沟道层25的选择晶体管232具有足以驱动存储单元230的移动性。因此，根据本实施方式，可以提供一种三维阵列装置10，其使用深度神经网络在AI应用中实现内存计算。

[三维阵列装置的特性]

下面描述根据本实施方式的构成三维阵列装置10的选择晶体管232或可变电阻式存储器234的特性。

图12为示出第一实施方式的三维阵列装置10中的选择晶体管232a至232c的Id-Vg特性的图。"1st"表示图6所示的第一个二维阵列电路200a中的选择晶体管232a的特性。"2nd"表示图10所示的第二个二维阵列电路200b中的选择晶体管232b的特性。"3rd"表示图11所示的第三个二维阵列电路200c中的选择晶体管232c的特性。源极和漏极之间的电压(Vd)设置为50mV或2V。另外，沟道宽度和沟道长度分别设定为100μm及10μm。图12还示出根据Id-Vg特性求出的亚阈值系数(SS)。

图13为示出第一实施方式的三维阵列装置10中的选择晶体管232a至232c的Id-Vd特性的图。“1st”、“2nd”以及“3rd”的含义与图12相同。沟道宽度和沟道长度分别设定为100μm及10μm。栅极电压(Vg)设定为0.5V、1V、1.5V或2V。

如图12和图13所示，选择晶体管232a至232c都具有基本相同的传输特性和输出特性，并且没有由于三维集成化过程而劣化。选择晶体管232a至232c均获得200μA以上的驱动电流。如上所述，在本实施方式中，通过使用关断电流小、导通-关断比大、且电流驱动力足够大的晶体管(更具体地说，IGZO层为沟道层的晶体管)作为选择晶体管232a至232c，可以构成具有优异开关特性的存储单元。

图14为比较由选择晶体管232和ReRAM234构成的存储单元(以下，记作“1T1R”单元)的I-V特性与仅由ReRAM234构成的存储单元(以下，记作“1R”单元)的I-V特性的图。无论是“1T1R”单元还是“1R”单元的I-V特性，都为示出多次测量结果的叠加，体现测量周期间的偏差。这里，将源电极26接地，向上部电极31施加电压，1R单元的置位/复位电压的扫描范围为1V/-1.5V，1T1R单元的置位/复位电压的扫描范围为1.5V/-1.8V。在图14中，ReRAM234的尺寸对于任何存储单元都为3μm×3μm。另外，在1T1R单元的选择晶体管232中，置位/复位动作时的栅极电压为2.5/1.5V。

如图14所示，“1T1R”单元的导通电流小于“1R”单元的导通电流。对于“1T1R”单元，连接到ReRAM234的选择晶体管232充当串联电阻。因此，可以认为“1T1R”单元的导通电流相对较小的原因是由于选择晶体管232引起的串联电阻的影响。

图15为示出根据图14所示的I-V特性测量的“1T1R”单元及“1R”单元的置位/复位电压的累积概率的图。图15示出“1T1R”单元及“1R”单元的置位/复位电压的测量循环之间的变化。如图15所示，关于置位电压，“1T1R”单元与“1R”单元几乎没有差异。然而，关于复位电压，与“1R”单元相比，“1T1R”单元示出绝对值较大的复位电压。其理由是，在置位时，由于ReRAM234处于高电阻状态，因此可以忽略由选择晶体管232引起的电压降低，但是在复位时，由于ReRAM234处于低电阻状态，因此对于ReRAM234的电阻，不能忽略由选择晶体管232引起的串联电阻。因此，为了“1T1R”单元的低电压操作和小面积化，期望通过提高选择晶体管232的迁移率来降低串联电阻的值。

图16为从图14所示的I-V特性中提取了“1T1R”单元的I-V特性的图。如图16所示，“1T1R”单元在“LRS”所示的区域中处于低电阻状态，在“HRS”所示的区域中处于高电阻状态。图17为根据图16所示的I-V特性测量的“1T1R”单元在低阻和高阻状态下电阻值的累积概率图。图17示出了“1T1R”单元电阻值在测量周期之间的变化。读取电压设定为0.1V。

如图16和图17所示，在高电阻状态下，“1T1R”单元的I-V特性在测量周期之间存在偏差。与此相对，低电阻状态下的电阻值呈现出大致相同的分布。可以认为，这种现象是由高电阻状态下丝状体解离的偏差引起的。

图18示出二维阵列电路200a至200c中的“1T1R”单元的I-V特性。在图18中,"1stlayer"、"2nd layer"和"3rd layer"分别表示二维阵列电路200a至200c。图18所示的各个I-V特性为对于十一个器件将每个单一器件多次测量结果的平均值绘制的图表。也就是说，图18所示的I-V特性的偏差表示器件间的偏差。在图18中，置位/复位动作时的栅极电压为2.5/1.5V。如图18所示，在二维阵列电路200a至200c之间，I-V特性没有特别大的差异。

图19为根据图18所示的二维阵列电路200a至200c的I-V特性测量的低电阻状态和高电阻状态下电阻值的累积概率图。图19示出了各层中“1T1R”单元电阻值在器件之间的变化。读取电压设定为0.1V。根据图19所示的结果，在二维阵列电路200a至200c中，LRS状态下的电阻与HRS状态下的电阻之比大于10的范围呈现出基本相同的分布。由此可知，没有发现由于三维积层工艺导致的存储器特性的劣化。

图20示出了二维阵列电路200a至200c的每个ReRAM在室温下的重写耐久特性。图20所示的耐久特性通过脉冲宽度为1μs、Set/Reset电压为1V/-1.5V的循环试验进行了测定。如图20所示，在各层的ReRAM中，105次置位/复位循环后没有发现劣化。另外，在三个层中没有发现改写耐久特性的差异。图21为示出室温下二维阵列电路200a至200c的各ReRAM的保持特性的图，各层的ReRAM在12小时后没有发现劣化。另外，在三个层中没有发现保持特性的差异。如图20和图21所示，二维阵列电路200a至200c之间未发现较大差异，也未发现三维集成化后的可靠性降低。

本发明人实际试制了使用具有图4所示结构的存储单元230(“1T1R”单元)的XNOR电路。

图22为示出使用了两个“1T1R”单元的XNOR电路的结构的电路图。图23为示出用第一实施方式的存储单元230试制的存储单元阵列的构成的照片。图24为示出用于试制的XNOR电路测量的外部周边电路构成的照片。图25为使出试制的XNOR电路的测量结果的图。具体地，图25(A)为在图22所示的电路图中(R，R’)＝(High,Low)的情况下的结果，图25(B)为在图22所示的电路图中(R，R’)＝(Low,High)的情况下的结果。测量时，预充电电压(VPC)＝0.3V，基准电压(VREF)＝0.1V，字线电压(VWL)＝1.5V。另外，外部周边电路的电源电压为3.3V。

在图22所示的XNOR电路中，权重位(W)被互补地写入两个ReRAM中。输入位(x)互补地施加到两个字线(WL)。此外，位线(BL)上的电容器(VBL)通过预充电开关(PC)进行预充电。根据给定的权重位(W)和输入位(x)，预充电电容器以低速或高速放电。在一段时间后，位线(BL)的电压由比较器(comp.)与参考电压(VREF)进行比较并二值化，以获得最终输出位(y)。

因此，在XNOR电路中，利用电容器的放电速度随着在两个“1T1R”单元上互补写入的两个电阻值(R，R’)之差与字线电压的组合而不同的事实来进行输出二进制数据的操作。例如，当W＝0时，R被置位为低电阻状态(LRS)，R’被复位为高电阻状态(HRS)。此时，当x＝0时，由于选择复位为高电阻状态的ReRAM，电容器的放电速度变慢。相反，当x＝1时，由于选择了置位为低电阻状态的ReRAM，电容器的放电速度加快。因此，通过适当设定放电时间和参考电压，可以检测位线(BL)的电压，并从比较器输出与参考电压的比较结果。

如图25所示，当输入位(x)与权重位(W)相同时(x＝W＝0时或x＝W＝1时)，放电速度变慢，从放电开始经过一定时间后的位线(BL)的电压保持高于基准电压(VREF)。结果，从比较器输出“1”。另外，在输入位(x)与权重位(W)不同的情况下(x＝0，W＝1的情况或x＝1，W＝0的情况)，放电速度加快，该经过一定时间后的位线(BL)的电压比基准电压(VREF)低。结果，从比较器输出“0”。通过这样的操作，进行由图22所示的真值表表示的XNOR运算。

如上所述，在利用本实施方式的存储单元230试制的XNOR电路中，确认了正常的XNOR操作。

(第一实施方式的变形例)

在图4和图5中,示出了使用底栅型晶体管作为选择晶体管232的例子,但是不限于该例子,也可以使用顶栅型晶体管。另外，在图5中，示出了一个位于下层的可变电阻式存储器234的上部电极31和位于与下层相邻的上层选择晶体管232的栅电极23由同一层形成，但是这些元件可以是由别的层形成并经由绝缘层分离的元件。

图26为示出第一实施方式的变形例中的三维阵列装置10的结构的放大截面图。具体地，示出在基板41上形成具有顶栅极结构的选择晶体管232的二维阵列电路200a至200c的状态。如图26所示，二维阵列电路200a至200c使用薄膜形成工艺层叠在基板41上。此时，每个二维阵列电路200a至200c分别通过绝缘层43及44分离。在该变形例中，氧化硅被用作构成绝缘层43和44的材料，但是，其他绝缘材料(例如，氮化硅等无机材料或聚酰亚胺及丙烯酸等树脂材料)可以被使用，而不限于该示例。

在图26中，基板41为硅基板，绝缘层42为氧化硅层。作为基板41及绝缘层42，可以使用与图4所示的基板21和绝缘层22相同的材料。当基板41为硅基板时，可以形成基于硅CMOS的集成电路。图26示出了二维阵列电路200a至200c层叠在基板41及绝缘层42上的示例，以简化描述，但实际上，二维阵列电路200d及200e层叠在二维阵列电路200c上。由于每个二维阵列电路200a至200c具有类似的结构，因此将在以下描述中描述二维阵列电路200a的具体结构。

如图26所示，沟道层51a、栅极绝缘层52a、栅电极53a及侧壁54a设置在绝缘层42上。在该变形例中，IGZO，氧化铪，钽和氧化硅分别用作构成沟道层51a，栅极绝缘层52a，栅电极53a和侧壁54a的材料。然而，与图4所示的沟道层25、栅极绝缘层24及栅电极23相同的材料可用作构成沟道层51a、栅极绝缘层52a及栅电极53a的材料。此外，作为构成侧壁54a的材料，可以使用除氧化硅以外的绝缘层。栅电极53a用作选择晶体管232的顶栅极并用作字线WL。

源电极56a设置在覆盖沟道层51a、栅极绝缘层52a、栅电极53a和侧壁54a的绝缘层55a上。源电极56a经由形成在绝缘层55a中的接触孔连接到沟道层51a。在本变形例中，氧化硅和氮化钽分别用作构成绝缘层55a和源电极56a的材料，但不限于本示例。尽管未示出，但是源电极56a连接到源极线SL。优选地，栅电极和源极/漏电极是自对准的。

绝缘层57a设置在源电极56a上。在绝缘层55a及绝缘层57a上形成贯通两者的通孔孔洞,在其内侧设置通孔58a。在本变形例中，氮化钽用作构成通孔58a的材料，但不限于该示例。绝缘层57a和通孔58a的上表面例如利用CMP(Chemical Mechanical Polishing)被平坦化。

可变电阻式存储器234a设置在绝缘层57a上。在本变形例中,可变电阻式存储器234a由下部电极59a、可变电阻层60a、第一金属层61-1a以及第二金属层61-2a构成。由第一金属层61-1a及第二金属层61-2a构成的层叠电极作为可变电阻式存储器234a的上部电极61a发挥作用。在本变形例中,构成下部电极59a、可变电阻层60a、第一金属层61-1a及第二金属层61-2a的材料分别为氮化钛、氧化铪、钛及氮化钛。另外，不限于本示例，下部电极59a及上部电极61a可以由其他金属材料构成，可变电阻层60a也可以由其他绝缘材料构成。

在本变形例中，可变电阻式存储器234a具有被称为柱型的结构。例如，可以通过从下层依次层叠氮化钛层、氧化铪层、钛层及氮化钛层，然后一起蚀刻来形成这种柱型可变电阻式存储器234a。

此外，在本变形例中，可变电阻式存储器234a的侧表面覆盖有绝缘层62a。在这种结构中，在用绝缘层62a覆盖由上述方法形成的可变电阻式存储器234a之后，通过CMP等减小绝缘层62a的膜厚，直到第二金属层61-2a的上面露出。但是，不限于该示例，可变电阻式存储器234a可以通过任何方法形成。

布线63a设置在绝缘层62a上。布线63a用作位线BL。在本变形例中，钨用作构成布线63a的材料，但不限于该示例。作为构成布线63a的材料，可以使用与栅电极53a类似的材料。

二维阵列电路200b经由绝缘层43设置在具有上述结构的二维阵列电路200a上。二维阵列电路200b的结构类似于二维阵列电路200a，并且具有相同数字的元件具有相同的功能。如参考图3所述，二维阵列电路200a和二维阵列电路200b具有相互旋转90度的位置关系。因此，如图26所示，二维阵列电路200a的字线WL(栅电极53a)与二维阵列电路200b的字线WL(栅电极53b)大致正交。类似地，二维阵列电路200a的位线BL(布线63a)与二维阵列电路200b的位线BL(布线3b)大致正交。

二维阵列电路200a和二维阵列电路200b之间的关系类似于二维阵列电路200b和二维阵列电路200a之间的关系，因此将省略具体的描述。

如上所述，绝缘层43及44介于二维阵列电路200a至200c之间。因此，例如，二维阵列电路200a的输出部通过设置在绝缘层43中的通孔(未示出)与二维阵列电路200b的输入部电连接。类似地，二维阵列电路200b的输出部通过设置在绝缘层44中的通孔(未示出)电连接到二维阵列电路200c的输入部。因此，在本变形例中，下层侧的二维阵列电路的输出部与上层侧的二维阵列电路的输入部通过设置在两者之间的绝缘层中的通孔电连接。因此，可以缩短下层二维阵列电路的输出部与上层二维阵列电路的输入部之间的布线距离，从而抑制布线延迟和能量损耗的影响。

(第二实施方式)

在第一实施方式中,假设由二维阵列电路200构成二进制神经网络。因此，每个二维阵列电路200的输入及输出以使用数字信号(二进制数据)的数字方式处理。

图27为示出以数字方式进行运算处理的存储单元阵列电路的结构的电路图。在图27所示的存储单元阵列电路中，比较器240被配置在位线BL的输出端。比较器240为输出比较位线BL的输出数据和参考数据(VREF)的结果的电路。在图27所示的例子中，根据输入到比较器240的位线BL的输出数据，输出一位的数字信号。

另一方面，二维阵列电路200不限于数字方式，也可以通过模拟信号进行输入及输出，并通过模拟方式进行运算处理。

图28为示出以模拟方式进行运算处理的存储单元阵列电路的构成的电路图。具体地，图28所示的例子示出以模拟方式进行积和运算的配置。在图28所示的存储单元阵列电路中，模拟放大器电路250被布置在位线BL的输出端。模拟放大器电路250通过将位线BL的输出信号作为模拟信号来输出积和运算的结果。另外，在模拟放大器电路250中，连接在输入端子与输出端子之间的阻抗可以为电阻(R)，也可以为电容(C)。

当三维阵列装置10由安装有图28所示模拟运算电路的二维阵列电路200构成时，从输出部225输出的模拟信号被输入到上层二维阵列电路200的输入部215。在输入部215中,可以将所输入的模拟信号原样输入到字线WL,但也可以进行A/D变换而成为脉冲宽度调制后的调制信号,并输入到字线WL。因此，根据输入到字线WL的模拟输入信号或调制信号的输入脉冲时间和存储单元230的电阻值，可以将信号输出到位线，并通过模拟方法进行积和运算。

如上所述,在第一实施方式中说明的三维阵列装置10能够以数字方式和模拟方式中的任意一种方法进行运算处理。

(第三实施方式)

在第三实施方式中,对与第一实施方式不同结构的三维阵列装置10a进行说明。另外,在使用附图的说明中,对于与第一实施方式共同的部分,通过标注与第一实施方式相同的附图标记,有时省略详细的说明。

图29为示出本发明的第三实施方式的三维阵列装置10a的结构的图。如图29所示，三维阵列装置10a从下层开始依次包括控制电路100及二维阵列电路300a至300e。控制电路100控制二维阵列电路300a至300e的每个操作。图29示出重叠了五层的二维阵列电路的例子，但不限于此例，也可以为两层以上的层结构。在以下描述中，当不需要区分每个二维阵列电路300a至300e时，统称为二维阵列电路300。

各个二维阵列电路300与第一实施方式同样,是以ReRAM为基础的存储单元阵列电路。各二维阵列电路300具有第一布线组310、向第一布线组310输入信号的输入部315、与第一布线组310交叉的第二布线组320、以及从第二布线组320输出信号的输出部325。在本实施方式中,第一布线组310由多个字线构成。第二布线组320由多个位线构成。存储单元设置在字线和位线交叉的交点处。即，虽然省略了图示，但是在第一布线组310和第二布线组320交叉的交叉部，作为存储单元，配置至少一个可变电阻式存储器(ReRAM)和至少一个选择晶体管。

输入部315及输出部325的功能与第一实施方式的输入部215及输出部225相同。即，输入单元315可以包括用于驱动字线WL的外围电路，并且输出单元325可以包括用于驱动位线BL的外围电路。另外，输入单元315与输出单元325的电连接包括输入单元315中包括的外围电路(用于驱动字线WL的外围电路)与输出单元325中包括的外围电路(用于驱动位线BL的外围电路)的电连接。

根据本实施方式的三维阵列装置10a具有使二维阵列电路300a至300e从下层向上层重叠，使得输入单元315和输出单元325交换位置的结构。具体地，在俯视视角下，输入单元315和输出单元325在垂直方向上交替地布置在三维阵列装置10a中。因此，在俯视视角下，上层侧的二维阵列电路300的输入单元315和下层侧的二维阵列电路300的输出单元325重叠在本实施方式的三维阵列装置10a中。

另外，如图29中的箭头所示，下层侧的二维阵列电路300的输出成为上层侧的二维阵列电路300的输入。即，位于下层侧的二维阵列电路300的输出部325电连接到位于上层侧的二维阵列电路300的输入部315。此时，可以使用任何方法在上层侧的二维阵列电路300的输入部315与下层侧的二维阵列电路300的输出部325之间进行电连接。

在本实施方式中，由于位于下层侧的二维阵列电路300的输出部325和位于上层侧的二维阵列电路300的输入部315在垂直方向上重叠，因此可以最小化输出部325与输入部315之间的布线长度。也就是说，通过该结构，与现有技术相比，能够抑制由布线长度引起的信号延迟和功耗的增加，从而能够提供实现低延迟和低能量损耗的神经网络的三维阵列装置10a。

(第四实施方式)

在上述的实施方式中,示出了在构成三维阵列装置的各层中包含一个二维阵列电路的例子,但不限于该例子。例如，三维阵列装置可以具有在三维方向上层叠m层(m为自然数)电路组的结构，每层具有n个(n为自然数)二维阵列电路。即，根据本实施例的三维阵列装置可以被配置为电连接m×n个二维阵列电路。

设置在每层的n个二维阵列电路中，前段二维阵列电路的输出与后段二维阵列电路的输入电连接。另外，底部层中的最后段二维阵列电路的输出部在俯视视角下与相邻顶部层中的第一二维阵列电路的输入部重叠并电连接。考虑到内存占用量的增大和多层化带来的成本增加，m和n的值可以适当设计。

上述作为本发明的实施方式的各种实施方式，只要不相互矛盾，就能够适当地组合实施。本领域技术人员在各种实施方式的非易失性存储元件或非易失性存储装置的基础上适当地增加、删除构成元素或进行设计变更，或者增加、省略工序或进行条件变更，只要具备本发明的要点，也包括在本发明的范围内。

当然，与根据上述各实施方式的模式产生的作用效果不同的其他作用效果，但从本说明书的说明中显而易见或本领域技术人员可以容易地预测到的效果，当然，可以理解为是本发明所带来的。

附图标记说明

10、10a：三维阵列装置，21：基板，22：绝缘层，23：栅电极；23-1：第一金属层，23-2：第二金属层，24：栅极绝缘层，25：沟道层，26：源电极，27：漏电极，28：绝缘层，29：开口，30：可变电阻层，31：上部电极，31-1：第一金属层，31-2：第二金属层，100：控制电路，200：二维阵列电路，210：第一布线组，215：输入部，220：第二布线组，225：输出部，230：存储单元，232：选择晶体管，234：可变电阻式存储器，240：比较器，250：模拟放大器电路，300：二维阵列电路，310：第一布线组，315：输入部，320：第二布线组，325：输出部，41：基板，42～44：绝缘层，51a～51c：沟道层，52a～52c：栅极绝缘层，53a～53c：栅电极，54a～54c：侧壁，55a～55c：绝缘层，56a～56c：源电极，57a～57c：绝缘层，58a～58c：通孔，59a～59c：下部电极，60a～60c：可变电阻层，61-1a～61-1c：第一金属层，61-2a～61-2c：第二金属层，61a～61c：上部电极，62a～62c：绝缘层，63a～63c：布线