像素电路及其驱动方法和显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种像素电路及其驱动方法和显示面板。

背景技术

随着显示技术的不断发展，人们对于显示面板的显示效果要求越来越高。目前，显示面板中的像素电路普遍存在漏电的情况，导致显示面板在正常显示时出现彩点、闪屏或黑画面亮点等问题，影响了显示效果。

发明内容

本发明实施例提供了一种像素电路及其驱动方法和显示面板，有助于消除驱动模块的控制端至初始化模块接入的信号之间的漏电路径，从而提升驱动模块的控制端电压的稳定性，并提升显示效果。

第一方面，本发明实施例提供了一种像素电路，包括：初始化模块、驱动模块和发光模块；所述初始化模块包括开关单元、第一耦合单元和电压写入单元；

所述开关单元连接于所述驱动模块的控制端和所述第一耦合单元的第一端之间；所述电压写入单元连接所述第一耦合单元的第一端和第二端，用于在第一初始化阶段向所述第一耦合单元的第一端和第二端写入第一电平信号，并在第二初始化阶段向所述第一耦合单元的第二端写入第二电平信号，以通过所述第一耦合单元将所述第二电平信号耦合至所述开关单元；所述开关单元用于在第二初始化阶段导通，以将所述第二电平信号写入所述驱动模块的控制端；

所述驱动模块连接所述发光模块，用于在发光阶段根据自身控制端的电压和数据电压控制所述发光模块发光。

可选地，所述电压写入单元包括第一电压写入子单元和第二电压写入子单元；

所述第一电压写入子单元的第一端接入所述第一电平信号，所述第一电压写入子单元的第二端连接所述第一耦合单元的第一端，所述第一电压写入子单元用于在第一初始化阶段向所述第一耦合单元的第一端写入所述第一电平信号；

所述第二电压写入子单元连接所述第一耦合单元的第二端，所述第二电压写入子单元接入所述第一电平信号和所述第二电平信号，所述第二电压写入子单元用于在第一初始化阶段向所述第一耦合单元的第二端写入所述第一电平信号，并在第二初始化阶段向所述第一耦合单元的第二端写入第二电平信号。

可选地，所述开关单元包括第一晶体管，所述第一电压写入子单元包括第二晶体管，所述第二电压写入子单元包括第三晶体管和第四晶体管，所述第一耦合单元包括第一电容；

所述第一晶体管的栅极接入第一扫描信号，所述第一晶体管的第一极连接所述驱动模块的控制端，所述第一晶体管的第二极连接所述第一电容的第一极；

所述第二晶体管的栅极接入第二扫描信号，所述第二晶体管的第一极接入所述第一电平信号，所述第二晶体管的第二极连接所述第一电容的第一极；

所述第三晶体管的栅极接入所述第一扫描信号，所述第三晶体管的第一极接入所述第二电平信号，所述第三晶体管的第二极连接所述第一电容的第二极；

所述第四晶体管的栅极接入所述第二扫描信号，所述第四晶体管的第一极接入所述第一电平信号，所述第四晶体管的第二极连接所述第一电容的第二极。

可选地，所述驱动模块包括第一数据写入单元、第一存储单元和第一驱动单元；

第一所述数据写入单元用于在电压写入阶段将所述数据电压写入至所述第一驱动单元的控制端；

所述第一存储单元连接所述第一驱动单元的控制端，用于存储所述第一驱动单元的控制端的电压；

所述第一驱动单元和所述发光模块连接于第一电源端和第二电源端之间，用于在发光阶段根据自身控制端的电压控制所述发光模块发光；

其中，所述第一驱动单元的控制端作为所述驱动模块的控制端与所述开关单元连接；

优选地，所述第一数据写入单元包括第五晶体管，所述第一驱动单元包括第一驱动晶体管，所述第一存储单元包括第二电容，所述发光模块包括发光器件；所述第五晶体管的栅极接入第三扫描信号，所述第五晶体管的第一极接入所述数据电压，所述第五晶体管的第二极连接所述第一驱动晶体管；所述第一驱动晶体管和所述发光器件连接于所述第一电源端和所述第二电源端之间，所述第一驱动晶体管的栅极连接所述开关单元；所述第二电容的第一极接入固定电压信号，所述第二电容的第二极连接所述第一驱动晶体管的栅极；

优选地，所述驱动模块还包括第一补偿单元，所述第一补偿单元连接于所述第一驱动单元的控制端和第二端之间，用于对所述第一驱动单元的阈值电压进行补偿；

优选地，所述第一补偿单元包括第六晶体管，所述第六晶体管的栅极接入所述第三扫描信号，第六晶体管连接于所述第一驱动晶体管的栅极和第二极之间。

可选地，所述驱动模块包括模拟驱动子模块和数字驱动子模块，所述数据电压包括第一数据电压和第二数据电压；

所述模拟驱动子模块和所述发光模块连接于第一电源端和第二电源端之间，用于在发光阶段根据自身控制端的电压和所述第一数据电压产生驱动电流，以驱动所述发光模块发光；

所述数字驱动子模块连接于第三电源端和所述模拟驱动子模块之间，用于在发光阶段根据自身控制端的电压、所述第二数据电压和控制电压将所述第三电源端的信号提供至所述模拟驱动子模块，以控制所述模拟驱动子模块驱动所述发光模块发光的时间；

其中，所述模拟驱动子模块的控制端作为所述驱动模块的控制端与所述开关单元连接，和/或，所述数字驱动子模块的控制端作为所述驱动模块的控制端与所述开关单元连接。

可选地，所述数字驱动子模块包括第二耦合单元和第二驱动单元；

所述第二耦合单元用于将所述第二数据电压和所述控制电压耦合至所述第二驱动单元的控制端；所述第二驱动单元连接于所述第三电源端和所述模拟驱动子模块之间，用于在发光阶段根据自身控制端的电压将所述第三电源端的信号提供至所述模拟驱动子模块；

其中，在所述数字驱动子模块的控制端作为所述驱动模块的控制端与所述开关单元连接的情况下，所述第二驱动单元的控制端作为所述数字驱动子模块的控制端连接所述开关单元；

优选地，所述第二耦合单元包括第三电容，所述第二驱动单元包括第二驱动晶体管；所述第三电容的第一极接入所述第二数据电压和所述控制电压，所述第三电容的第二极连接所述第二驱动晶体管的栅极；所述第二驱动晶体管接于所述第三电源端和所述模拟驱动子模块之间，所述第二驱动晶体管的栅极作为所述第二驱动单元的控制端；

优选地，所述数字驱动子模块还包括第二补偿单元，所述第二补偿单元连接于所述第二驱动单元的控制端和第二端之间，用于对所述第二驱动单元的阈值电压进行补偿；

优选地，所述第二补偿单元包括第七晶体管，所述第七晶体管的栅极接入第四扫描信号，所述第七晶体管连接于所述第二驱动晶体管的栅极和第二极之间；

优选地，所述第二耦合单元与数据电压线连接，所述第二数据电压和所述控制电压共用所述数据电压线；

优选地，所述数字驱动子模块还包括电压控制单元，所述电压控制单元连接于所述第三电源端和所述第二驱动单元的第一端之间，用于控制所述第三电源端的电压写入所述第二驱动单元的第一端；

优选地，所述电压控制单元包括第十四晶体管和第十五晶体管；所述第十四晶体管的栅极接入所述第四扫描信号，所述第十四晶体管的第一极连接所述第三电源端，所述第十四晶体管的第二极连接所述第二驱动晶体管的第一极；所述第十五晶体管的栅极接入第一发光控制信号，所述第十五晶体管的第一极连接所述第三电源端，所述第十五晶体管的第二极连接所述第二驱动晶体管的第一极。

可选地，所述模拟驱动子模块包括第二数据写入单元、第二存储单元和电流控制单元；

所述第二数据写入单元用于在电压写入阶段将所述第一数据电压写入至所述电流控制单元的控制端；

所述第二存储单元连接所述电流控制单元的控制端，用于存储所述电流控制单元的控制端的电压；

所述电流控制单元和所述发光模块连接于所述第一电源端和所述第二电源端之间，所述电流控制单元用于在发光阶段根据自身控制端的电压产生驱动电流，以驱动所述发光模块发光；

所述模拟驱动子模块通过所述电流控制单元连接所述数字驱动子模块，以通过所述数字驱动子模块控制电流控制单元驱动所述发光模块发光的时间；

其中，在所述模拟驱动子模块的控制端作为所述驱动模块的控制端与所述开关单元连接的情况下，所述电流控制单元的控制端作为所述模拟驱动子模块的控制端连接所述开关单元；

优选地，所述电流控制单元包括驱动子单元，所述驱动子单元连接于所述第一电源端和所述发光模块的第一端之间，用于在发光阶段根据自身控制端的电压产生驱动电流，以驱动所述发光模块发光；所述驱动子单元的控制端连接所述数字驱动子模块，所述驱动子单元的控制端作为所述电流控制单元的控制端；或者，所述电流控制单元包括驱动子单元和发光控制子单元，所述驱动子单元和所述发光控制子单元连接于所述第一电源端和所述发光模块的第一端之间；所述发光控制子单元用于控制所述第一电源端至所述发光模块之间的连通或断开；所述发光控制子单元的控制端或所述驱动子单元的控制端连接所述数字驱动子模块，所述驱动子单元的控制端作为所述电流控制单元的控制端；

优选地，所述第二数据写入单元包括第八晶体管，所述驱动子单元包括第三驱动晶体管，所述第二存储单元包括第四电容，所述发光模块包括发光器件；所述第八晶体管的栅极接入第五扫描信号，所述第八晶体管的第一极接入所述第一数据电压，所述第八晶体管的第二极连接所述第三驱动晶体管；所述第三驱动晶体管和所述发光器件连接于所述第一电源端和所述第二电源端之间，所述第三驱动晶体管的栅极作为所述驱动子单元的控制端；所述第四电容的第一极接入固定电压信号，所述第四电容的第二极连接所述第三驱动晶体管的栅极；

优选地，所述发光控制子单元包括第九晶体管，所述第九晶体管连接于所述第一电源端和所述发光器件的第一极之间；

优选地，所述模拟驱动子模块还包括第三补偿单元，所述第三补偿单元连接于所述驱动子单元的控制端和第二端之间，用于对所述驱动子单元的阈值电压进行补偿；

优选地，所述第三补偿单元包括第十晶体管，所述第十晶体管连接于所述第三驱动晶体管的栅极和第二极之间，所述第十晶体管的栅极接入所述第五扫描信号。

第二方面，本发明实施例还提供了一种像素电路的驱动方法，所述像素电路包括：初始化模块、驱动模块和发光模块；所述初始化模块包括开关单元、第一耦合单元和电压写入单元；所述开关单元连接于所述驱动模块的控制端和所述第一耦合单元的第一端之间；所述电压写入单元连接所述第一耦合单元的第一端和第二端；所述驱动模块连接所述发光模块；

所述像素电路的驱动方法包括：

通过所述电压写入单元在第一初始化阶段向所述第一耦合单元的第一端和第二端写入第一电平信号，并在第二初始化阶段向所述第一耦合单元的第二端写入第二电平信号，以通过所述第一耦合单元将所述第二电平信号耦合至所述开关单元；

通过所述开关单元在第二初始化阶段导通，以将所述第二电平信号写入所述驱动模块的控制端；

通过所述驱动模块在发光阶段根据自身控制端的电压和数据电压控制所述发光模块发光。

可选地，所述电压写入单元包括第一电压写入子单元和第二电压写入子单元；所述第一电压写入子单元的第一端接入所述第一电平信号，所述第一电压写入子单元的第二端连接所述第一耦合单元的第一端，所述第二电压写入子单元连接所述第一耦合单元的第二端，所述第二电压写入子单元接入所述第一电平信号和所述第二电平信号；

通过所述电压写入单元在第一初始化阶段向所述第一耦合单元的第一端和第二端写入第一电平信号，并在第二初始化阶段向所述第一耦合单元的第二端写入第二电平信号，以通过所述第一耦合单元将所述第二电平信号耦合至所述开关单元的第二端，包括：

通过所述第一电压写入子单元在第一初始化阶段向所述第一耦合单元的第一端写入所述第一电平信号；

通过所述第二电压写入子单元在第一初始化阶段向所述第一耦合单元的第二端写入所述第一电平信号，并在第二初始化阶段向所述第一耦合单元的第二端写入第二电平信号。

第三方面，本发明实施例还提供了一种显示面板，包括第一方面所述的像素电路。

本发明实施例提供的像素电路及其驱动方法和显示面板，通过电压写入单元在第一初始化阶段向第一耦合单元的第一端和第二端写入第一电平信号，并在第二初始化阶段向第一耦合单元的第二端写入第二电平信号，以通过第一耦合单元将第二电平信号耦合至开关单元的第二端，并通过开关单元将第二电平信号写入驱动模块的控制端，实现了对驱动模块的控制端的电压初始化，有助于保证数据电压充分写入驱动模块的控制端。驱动模块的控制端的初始化电压可由第一耦合单元耦合产生，第一耦合单元有助于阻断驱动模块的控制端至第一电平信号和第二电平信号之间的漏电路径。开关单元有助于阻隔第一电平信号写入驱动模块的控制端，避免第一电平信号对驱动模块的控制端的电压产生影响。并且，在发光阶段，开关单元的第二端至电压写入单元接入的第一电平信号之间存在漏电，使得开关单元两端的电压差较小或为零，因此能够进一步避免影响驱动模块的控制端的电压。本发明实施例的技术方案，有助于消除驱动模块的控制端至初始化模块接入的信号之间的漏电路径，从而提升驱动模块的控制端电压的稳定性，以缓解漏电造成的彩点、闪屏或黑画面亮点等问题，并提升显示效果。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是相关技术中的一种像素电路的结构示意图；

图2是相关技术中的另一种像素电路的结构示意图；

图3是本发明实施例提供的一种像素电路的结构示意图；

图4是本发明实施例提供的另一种像素电路的结构示意图；

图5是本发明实施例提供的另一种像素电路的结构示意图；

图6是本发明实施例提供的另一种像素电路的结构示意图；

图7是本发明实施例提供的一种像素电路的驱动时序示意图；

图8是本发明实施例提供的另一种像素电路的结构示意图；

图9是本发明实施例提供的另一种像素电路的结构示意图；

图10是本发明实施例提供的另一种像素电路的结构示意图；

图11是本发明实施例提供的另一种像素电路的结构示意图；

图12是本发明实施例提供的另一种像素电路的结构示意图；

图13是本发明实施例提供的另一种像素电路的结构示意图；

图14是本发明实施例提供的另一种像素电路的驱动时序示意图；

图15是本发明实施例提供的一种像素电路的驱动方法的流程示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术所述，现有显示面板中的像素电路普遍存在漏电的情况，导致显示面板在正常显示时出现彩点、闪屏或黑画面亮点等问题，影响了显示效果。经发明人研究发现，出现上述问题的原因具体如下：

相关技术中的像素电路包括驱动晶体管和初始化晶体管，在对驱动晶体管进行数据写入之前，需要通过初始化晶体管向驱动晶体管的栅极写入初始化电压，以对驱动晶体管的栅极电压进行初始化，然后对驱动晶体管的阈值电压进行补偿。由于数据写入后的驱动晶体管的栅极电压和初始化电压存在较大压差，使得初始化晶体管两极的压差较大，从而造成驱动晶体管的栅极电压在发光阶段漏电严重。

图1是相关技术中的一种像素电路的结构示意图，其中仅示出了该像素电路的部分结构。示例性地，参见图1，该像素电路包括驱动晶体管M1、初始化晶体管M2、数据写入模块01、补偿模块02和存储模块03，驱动晶体管M1的第一极接入电源电压V1。在初始化阶段，通过初始化晶体管M2向驱动晶体管M1的栅极写入初始化电压Vinit，使N节点的电压为Vinit。在数据写入阶段，通过数据写入模块01、驱动晶体管M1和补偿模块02向驱动晶体管M1的栅极写入数据电压Vdata，同时对驱动晶体管M1的阈值电压Vth进行补偿。在驱动晶体管M1为P型晶体管时，为保证驱动晶体管M1导通，需要满足Vinit-Vdata＜Vth，则Vinit＜Data_min+Vth≈-1.5V，其中，Data_min为数据电压Vdata的最小值。而N节点的最高电压可达到Data_max+Vth≈4.5V，所以初始化晶体管M2两极的压差最大为6V左右。

图2是相关技术中的另一种像素电路的结构示意图，其中仅示出了该像素电路的部分结构。示例性地，参见图2，该像素电路包括驱动晶体管M1、初始化晶体管M2、补偿模块02和耦合模块04。在初始化阶段，通过初始化晶体管M2向驱动晶体管M1的栅极写入初始化电压Vinit，使N节点的电压为Vinit。在数据写入阶段，通过耦合模块04根据数据电压Vdata的变化，对驱动晶体管M1的栅极电压进行耦合，以实现数据写入，则N节点的最大电压跳变值Data_range＝Data_max-Data_min，N节点的电压在数据写入之后为Vinit+Data_range，其中，Data_max为数据电压Vdata的最大值。为了通过补偿模块02对驱动晶体管M1的阈值电压Vth进行补偿，需要控制驱动晶体管M1导通，在驱动晶体管M1为P型晶体管时，N节点的电压需满足Vinit+Data_range-V1＜Vth才能使驱动晶体管M1导通，即初始化电压需满足Vinit≤V1+Vth-(Data_max-Data_min)≈-4V。而N节点的最高电压可达到V1+Vth+Data_max-Data_min≈9.5V，所以初始化晶体管M2两极的压差最大为13.5V左右。

由此可见，上述两种方案中初始化晶体管M2两极的压差均较大，最大甚至可达到13.5V左右。在发光阶段，需要通过驱动晶体管M1根据N节点的电压控制发光器件(图1和图2中未示出)发光，而在初始化晶体管M2两极的压差较大时，N节点的电压会通过初始化晶体管M2进行漏电，从而影响发光器件的发光时间或影响驱动电流，导致显示面板在正常显示时出现彩点、闪屏或黑画面亮点等问题，使显示效果变差。

针对上述问题，本发明实施例提供了一种像素电路。图3是本发明实施例提供的一种像素电路的结构示意图。参见图3，该像素电路包括：初始化模块10、驱动模块20和发光模块30，初始化模块10包括开关单元110、第一耦合单元120和电压写入单元130。

其中，开关单元110的第一端连接驱动模块20的控制端G，开关单元110的第二端连接第一耦合单元120的第一端。电压写入单元130连接第一耦合单元120的第一端和第二端，用于在第一初始化阶段向第一耦合单元120的第一端和第二端写入第一电平信号VGH，并在第二初始化阶段向第一耦合单元120的第二端写入第二电平信号VGL，以通过第一耦合单元120将第二电平信号VGL耦合至开关单元110的第二端。开关单元110用于在第二初始化阶段导通，以将第二电平信号VGL写入驱动模块20的控制端G。

驱动模块20连接发光模块30，用于在发光阶段根据自身控制端G的电压和数据电压Data控制发光模块30发光。

具体地，第一电平信号VGH和第二电平信号VGL中的一个为相对的高电平信号，另一个为相对的低电平信号，且第二电平信号VGL是能够对驱动模块20的控制端G的电压进行初始化的电平信号。例如，驱动模块20中可以包括驱动晶体管，驱动晶体管的栅极可以作为驱动模块20的控制端，第二电平信号VGL能够对驱动晶体管的栅极电压进行初始化，在驱动晶体管是P型晶体管时，第二电平信号VGL为低电平信号，在驱动晶体管是N型晶体管时，第一电平信号VGH为高电平信号。

示例性地，该像素电路的工作阶段至少包括第一初始化阶段、第二初始化阶段、电压写入阶段和发光阶段。

在第一初始化阶段，控制电压写入单元130向第一耦合单元120的第一端和第二端写入第一电平信号VGH，对第一耦合单元120两端的电压进行初始化，使第一耦合单元120两端的电压均为VGH，第一耦合单元120两端的电压差为0V。

在第二初始化阶段，控制电压写入单元130向第一耦合单元120的第二端写入第二电平信号VGL，使第一耦合单元120的第二端的电压由VGH跳变为VGL。由于第一耦合单元120具有耦合作用，能够根据自身第二端的电压变化，对自身第一端的电压进行耦合，使第一耦合单元120两端的电压差不变，因此第一耦合单元120可以将自身第一端的电压耦合至VGL。同时，控制开关单元110导通，以通过开关单元110将第二电平信号VGL写入驱动模块20的控制端G，通过第二电平信号VGL对驱动模块20的控制端G的电压进行初始化。

在电压写入阶段，驱动模块20的数据电压Data可以写入至驱动模块20的控制端G，使得驱动模块20在发光阶段能够根据数据电压Data控制发光模块30以相应的亮度进行发光。

当对驱动模块20的控制端G的电压进行初始化的电平信号，即第二电平信号VGL是低电平信号时，第一电平信号VGH为高电平信号，数据电压Data通常高于第二电平信号VGL的电压值，使得发光阶段中的驱动模块20的控制端G的电压值相对于第二电平信号VGL的电压值较高，且接近第一电平信号VGH的电压值。本实施例中，驱动模块20的控制端G至电压写入单元130接入的第一电平信号VGH和第二电平信号VGL之间设置有第一耦合单元120，有助于通过第一耦合单元120阻断驱动模块20的控制端G至第一电平信号VGH和第二电平信号VGL之间的漏电路径。驱动模块20的控制端G至电压写入单元130接入的第一电平信号VGH之间设置有开关单元110，有助于通过开关单元110阻隔第一电平信号VGH写入驱动模块20的控制端G，避免第一电平信号VGH对驱动模块20的控制端G的电压产生影响。并且，在第二初始化阶段之后，开关单元110的第二端的电压为VGL，其电压较低，在发光阶段，第一电平信号VGH可以通过电压写入单元130向开关单元110的第二端漏电，使得开关单元110的第二端的电压升高，而驱动模块20的控制端G的电压也较高，使得开关单元110两端的电压差较小或为零，因此能够进一步避免影响驱动模块20的控制端G的电压。综上，本方案有助于消除驱动模块20的控制端G至初始化模块10接入的信号之间的漏电路径，从而提升驱动模块20的控制端电压的稳定性，并提升显示效果。

同理，当对驱动模块20的控制端G的电压进行初始化的电平信号，即第二电平信号VGL是高电平信号时，第一电平信号VGH为低电平信号(VGL和VGH仅用于区分第一电平信号和第二电平信号，而非用于表示信号电平的高低)，数据电压Data通常低于第二电平信号VGL的电压值，使得发光阶段中的驱动模块20的控制端G的电压值相对于第二电平信号VGL的电压值较低，且接近第一电平信号VGH的电压值。本实施例中，第一耦合单元120同样有助于阻断驱动模块20的控制端G至第一电平信号VGH和第二电平信号VGL之间的漏电路径，开关单元110同样有助于阻隔第一电平信号VGH写入驱动模块20的控制端G，避免第一电平信号VGH对驱动模块20的控制端G的电压产生影响。并且，在第二初始化阶段之后，开关单元110的第二端的电压为VGL，其电压较高，在发光阶段，开关单元110的第二端可以通过电压写入单元130向第一电平信号VGH漏电，使得开关单元110的第二端的电压降低，而驱动模块20的控制端G的电压也较低，使得开关单元110两端的电压差较小或为零，因此能够进一步避免影响驱动模块20的控制端G的电压。本方案同样有助于消除驱动模块20的控制端G至初始化模块10接入的信号之间的漏电路径，从而提升驱动模块20的控制端电压的稳定性，并提升显示效果。

综上，本发明实施例的技术方案，通过电压写入单元在第一初始化阶段向第一耦合单元的第一端和第二端写入第一电平信号，并在第二初始化阶段向第一耦合单元的第二端写入第二电平信号，以通过第一耦合单元将第二电平信号耦合至开关单元的第二端，并通过开关单元将第二电平信号写入驱动模块的控制端，实现了对驱动模块的控制端的电压初始化，有助于保证数据电压充分写入驱动模块的控制端。驱动模块的控制端的初始化电压可由第一耦合单元耦合产生，第一耦合单元有助于阻断驱动模块的控制端至第一电平信号和第二电平信号之间的漏电路径。开关单元有助于阻隔第一电平信号写入驱动模块的控制端，避免第一电平信号对驱动模块的控制端的电压产生影响。并且，在发光阶段，开关单元的第二端至电压写入单元接入的第一电平信号之间存在漏电，使得开关单元两端的电压差较小或为零，因此能够进一步避免影响驱动模块的控制端的电压。本发明实施例的技术方案，有助于消除驱动模块的控制端至初始化模块接入的信号之间的漏电路径，从而提升驱动模块的控制端电压的稳定性，以缓解漏电造成的彩点、闪屏或黑画面亮点等问题，并提升显示效果。

图4是本发明实施例提供的另一种像素电路的结构示意图。参见图4，在上述实施例的基础上，可选地，电压写入单元130包括第一电压写入子单元131和第二电压写入子单元132。

其中，第一电压写入子单元131的第一端接入第一电平信号VGH，第一电压写入子单元131的第二端连接第一耦合单元120的第一端，第一电压写入子单元131用于在第一初始化阶段向第一耦合单元120的第一端写入第一电平信号VGH。

第二电压写入子单元132连接第一耦合单元120的第二端，第二电压写入子单元132接入第一电平信号VGH和第二电平信号VGL，第二电压写入子单元132用于在第一初始化阶段向第一耦合单元120的第二端写入第一电平信号VGH，并在第二初始化阶段向第一耦合单元120的第二端写入第二电平信号VGL。

本实施例中，第一电压写入子单元131可以在第一初始化阶段向第一耦合单元120的第一端提供第一电平信号VGH，以对第一耦合单元120的第一端的电压进行初始化。第二电压写入子单元132可以在第一初始化阶段和第二初始化阶段向第一耦合单元120的第二端提供跳变电压，以通过第一耦合单元120耦合产生驱动模块20的控制端G的初始化电压，即第二电平信号VGL，并通过开关单元110将第一耦合单元120耦合产生的第二电平信号VGL传输至驱动模块20的控制端G，对驱动模块20的控制端G的电压进行初始化。由于第二电平信号VGL为初始化电压，因此第一电平信号VGH的电压值可以不受限制。并且，在第二初始化阶段之后，开关单元110的第二端的电压为第二电平信号VGL的电压，在发光阶段，第一电平信号VGH可以通过第一电压写入子单元131向开关单元110的第二端漏电，使得开关单元110的第二端的电压接近驱动模块20的控制端G的电压，从而使开关单元110两端的电压差较小或为零，因此能够进一步避免影响驱动模块20的控制端G的电压。

继续参见图4，在上述实施例的基础上，可选地，开关单元110包括第一晶体管T1，第一电压写入子单元131包括第二晶体管T2，第二电压写入子单元132包括第三晶体管T3和第四晶体管T4，第一耦合单元120包括第一电容C1。第一晶体管T1的栅极接入第一扫描信号S1，第一晶体管T1的第一极连接驱动模块20的控制端G，第一晶体管T1的第二极连接第一电容C1的第一极。第二晶体管T2的栅极接入第二扫描信号S2，第二晶体管T2的第一极接入第一电平信号VGH，第二晶体管T2的第二极连接第一电容C1的第一极。第三晶体管T3的栅极接入第一扫描信号S1，第三晶体管T3的第一极接入第二电平信号VGL，第三晶体管T3的第二极连接第一电容C1的第二极。第四晶体管T4的栅极接入第二扫描信号S2，第四晶体管T4的第一极接入第一电平信号VGH，第四晶体管T4的第二极连接第一电容C1的第二极。

本发明实施例提供的初始化模块可适用于多种像素电路结构，下面以其中的几种为例进行说明。图5是本发明实施例提供的另一种像素电路的结构示意图。参见图5，在一种实施例中，驱动模块可以包括第一数据写入单元210、第一存储单元211和第一驱动单元212。第一数据写入单元210用于在电压写入阶段将数据电压Data写入至第一驱动单元212的控制端G1。第一存储单元211连接第一驱动单元212的控制端G1，用于存储第一驱动单元212的控制端G1的电压。第一驱动单元212和发光模块30连接于第一电源端和第二电源端之间，用于在发光阶段根据自身控制端G1的电压控制发光模块30发光。第一电源端接入第一电源电压VDD，第二电源端接入第二电源电压VSS。其中，第一驱动单元212的控制端G1作为驱动模块的控制端与开关单元110连接。

示例性地，第一数据写入单元210的第一端接入数据电压Data，第一数据写入单元210的第二端可以连接第一驱动单元212的控制端G1。第一存储单元211的一端连接第一驱动单元212的控制端G1，另一端可以接入任意固定电压，图5示出了第一存储单元211接入的固定电压为第一电源电压VDD的情况。

本实施例的技术方案，通过设置第一驱动单元212的控制端G1作为驱动模块的控制端与开关单元110连接，能够通过初始化模块10在第一初始化阶段和第二初始化阶段完成后，将第二电平信号VGL写入第一驱动单元212的控制端G1，以对第一驱动单元212的控制端G1的电压进行初始化。这样一来，在电压写入阶段，数据电压Data能够更加充分地写入至第一驱动单元212的控制端G1，使得第一驱动单元212能够在发光阶段根据自身控制端G1的电压控制发光模块30发光。通过将初始化模块10应用于该像素电路，有助于消除第一驱动单元212的控制端G1至初始化模块10接入的信号之间的漏电路径，从而提升第一驱动单元212的控制端电压的稳定性，并提升显示效果。

另外，在数据电压Data为模拟数据电压信号时，第一驱动单元212能够在发光阶段根据自身控制端G1的电压产生驱动电流，从而驱动发光模块30以相应的亮度进行发光，实现模拟驱动。在数据电压Data为数字数据电压信号时，第一驱动单元212能够在发光阶段根据自身控制端G1的电压控制发光模块30的发光时间，实现数字驱动。因此，本发明实施例的技术方案，既适用于模拟像素电路，又适用于数字像素电路。

继续参见图5，在上述实施例的基础上，可选地，第一数据写入单元210包括第五晶体管T5，第一驱动单元212包括第一驱动晶体管DT1，第一存储单元211包括第二电容C2，发光模块30包括发光器件D1。其中，第五晶体管T5的栅极接入第三扫描信号S3，第五晶体管T5的第一极接入数据电压Data，第五晶体管T5的第二极连接第一驱动晶体管DT1。第一驱动晶体管DT1和发光器件D1连接于第一电源端和第二电源端之间，第一驱动晶体管DT1的栅极连接开关单元110。第二电容C2的第一极接入固定电压信号，第二电容C2的第二极连接第一驱动晶体管DT1的栅极。

示例性地，第五晶体管T5的第二极可以连接第一驱动晶体管DT1的栅极，第二电容C2接入的固定电压信号可以是任意固定电压信号，例如第一电源电压VDD。在第一初始化阶段和第二初始化阶段完成后，通过初始化模块10将第二电平信号VGL写入第一驱动晶体管DT1的栅极，以对第一驱动晶体管DT1的栅极电压进行初始化。在电压写入阶段，控制第五晶体管T5响应于第三扫描信号S3而导通，以通过第五晶体管T5向第一驱动晶体管DT1的栅极写入数据电压Data，并通过第二电容C2存储数据电压Data。在发光阶段，第一驱动晶体管DT1可以根据第二电容C2存储的数据电压Data控制发光器件D1发光。

图6是本发明实施例提供的另一种像素电路的结构示意图。参见图6，驱动模块还可以包括第一补偿单元213，第一补偿单元213连接于第一驱动单元212的控制端G1和第二端之间，用于对第一驱动单元212的阈值电压进行补偿。示例性地，在驱动模块包括第一补偿单元213时，可以设置第一数据写入单元210的第一端接入数据电压Data，第一数据写入单元210的第二端连接第一驱动单元212的第一端。本实施例中，在第一初始化阶段和第二初始化阶段完成后，通过初始化模块10将第二电平信号VGL写入第一驱动单元212的控制端G1，以对第一驱动单元212的控制端G1的电压进行初始化，同时通过第二电平信号VGL控制第一驱动单元212导通。在电压写入阶段，控制第一数据写入单元210和第一补偿单元213导通，以使数据电压Data依次通过第一数据写入单元210、第一驱动单元212和第一补偿单元213写入至第一驱动单元212的控制端，同时通过第一补偿单元213实现第一驱动单元212的阈值电压补偿。

继续参见图6，可选地，驱动模块还包括第一初始化单元214、第一发光控制单元215和第二发光控制单元216。其中，第一初始化单元214的第一端接入初始化信号Vref，第一初始化单元214的第二端连接发光模块30的第一端，第一初始化单元214用于将初始化信号Vref写入发光模块30的第一端，以对发光模块30的第一端的电压进行初始化。第一发光控制单元215的第一端接入第一电源电压VDD，第一发光控制单元215的第二端连接第一驱动单元212的第一端，第一发光控制单元215用于响应发光控制信号EM将第一电源电压VDD写入第一驱动单元212的第一端。第二发光控制单元216的控制端接入发光控制信号EM，第二发光控制单元216的第一端连接第一驱动单元212的第二端，第二发光控制单元216的第二端连接发光模块30的第一端，第二发光控制单元216用于连通或断开第一驱动单元212和发光模块30。

需要说明的是，图6仅示意性地示出了驱动模块包括第一发光控制单元215和第二发光控制单元216的情况，在其他实施例中，驱动模块可以仅包括第一发光控制单元215和第二发光控制单元216中的一者，或者驱动模块中也可以不设置第一发光控制单元215和第二发光控制单元216。

继续参见图6，可选地，第五晶体管T5的第二极连接第一驱动晶体管DT1的第一极。第一补偿单元213包括第六晶体管T6，第六晶体管T6的栅极接入第三扫描信号S3，第六晶体管T6连接于第一驱动晶体管DT1的栅极和第二极之间。第一初始化单元214包括第十一晶体管T11，第十一晶体管T11的栅极接入第一扫描信号S1，第十一晶体管T11的第一极接入初始化信号Vref，第十一晶体管T11的第一极连接发光器件D1的第一极。第一发光控制单元215包括第十二晶体管T12，第十二晶体管T12的栅极接入发光控制信号EM，第十二晶体管T12的第一极接入第一电源电压VDD，第十二晶体管T12的第二极连接第一驱动晶体管DT1的第一极。第二发光控制单元216包括第十三晶体管T13，第十三晶体管T13的第一极发光控制信号EM，第十三晶体管T13连接于第一驱动晶体管DT1的第二极和发光器件D1的第一极之间。发光器件D1的第二极接入第二电源电压VSS。

图7是本发明实施例提供的一种像素电路的驱动时序示意图。图7所示的驱动时序，可适用于驱动图6中的像素电路工作。下面结合图6和图7，以像素电路中的各晶体管均是P型晶体管，第一电平信号VGH是高电平信号，第二电平信号VGL是低电平信号为例，对图6中的像素电路的工作原理进行说明。

示例性地，该像素电路的工作阶段包括第一初始化阶段t01、第二初始化阶段t02、电压写入阶段t03和发光阶段t04。

在第一初始化阶段t01，第二扫描信号S2为低电平信号，第一扫描信号S1、第三扫描信号S3和发光控制信号EM为高电平信号。第二晶体管T2和第四晶体管T4导通，其余晶体管关断。第一电平信号VGH通过第二晶体管T2和第四晶体管T4写入第一电容C1的两极并保持，以通过第一电平信号VGH对第一电容C1两极的电压进行初始化，使第一电容C1两极的电压均为VGH，第一电容C1两极的电压差为0V。

在第二初始化阶段t02，第一扫描信号S1为低电平信号，第二扫描信号S2、第三扫描信号S3和发光控制信号EM为高电平信号。第一晶体管T1、第三晶体管T3和第十一晶体管T11导通，第五晶体管T5、第六晶体管T6、第十二晶体管T12和第十三晶体管T13关断。初始化信号Vref通过第十一晶体管T11写入发光器件D1的第一极，以对发光器件D1的第一极的电压进行初始化。第二电平信号VGL通过第三晶体管T3写入第一电容C1的第二极，使第一电容C1的第二极的电压由VGH跳变为VGL，由于第一电容C1具有耦合作用，使得第一电容C1两极的电压差保持不变，则第一电容C1可以根据自身第二极的电压变化对自身第一极的电压进行耦合，使得第一电容C1的第一极的电压由VGH跳变为VGL，且第一电容C1的第一极的第二电平信号VGL可通过第一晶体管T1写入第一驱动晶体管DT1的栅极，对第一驱动晶体管DT1的栅极进行初始化，使第一驱动晶体管DT1导通。

在电压写入阶段t03，第三扫描信号S3为低电平信号，第一扫描信号S1、第二扫描信号S2和发光控制信号EM为高电平信号。第五晶体管T5、第六晶体管T6和第一驱动晶体管DT1导通，其他晶体管关断。数据电压Data依次通过第五晶体管T5、第一驱动晶体管DT1和第六晶体管T6写入至第一驱动晶体管DT1的栅极，并通过第二电容C2存储第一驱动晶体管DT1的栅极写入的数据电压Data，同时实现第一驱动晶体管DT1的阈值电压补偿。

在发光阶段t04，发光控制信号EM为低电平信号，第一扫描信号S1、第二扫描信号S2和第三扫描信号S3为高电平信号。第十二晶体管T12、第十三晶体管T13和第一驱动晶体管DT1导通，其他晶体管关断。第一电源电压VDD通过第十二晶体管T12、第一驱动晶体管DT1和第十三晶体管T13写入发光器件D1的第一极，发光器件D1的第二极写入第二电源电压VSS，第一驱动晶体管DT1根据数据电压Data产生驱动电流，驱动发光器件D1以相应的亮度进行发光。

与上述方案相比，本发明实施例的技术方案，在初始化模块中设置第一电容C1，使得第一驱动晶体管DT1栅极的初始化电压由第一电容C1耦合产生，有助于使第一驱动晶体管DT1的栅极与初始化模块接入的第一电平信号VGH和第二电平信号VGL解耦，并通过第一电容C1阻断第一驱动晶体管DT1的栅极至初始化模块接入的第一电平信号VGH和第二电平信号VGL之间的漏电路径。初始化模块中的第一晶体管T1设置于第一驱动晶体管DT1的栅极和第二晶体管T2之间，以通过第一晶体管T1保护第一驱动晶体管DT1的栅极，有助于避免第二晶体管T2接入的高电平信号写入至第一驱动晶体管DT1的栅极，对第一驱动晶体管DT1造成损坏。在第二初始化阶段t02之后，第二晶体管T2的第二极的电压较低，且第二晶体管T2的第二极浮置，第一电平信号VGH会通过第二晶体管T2向其第二极漏电，使第二晶体管T2的第二极和第一晶体管T1的第二极的电压接近VGH，而第一驱动晶体管DT1的栅极电压在数据写入之后较高，使得第一晶体管T1两极均为高电压，第一晶体管T1两极的电压差接近或等于0V，有助于消除第一驱动晶体管DT1的栅极至初始化模块的漏电路径，从而缓解漏电造成的闪屏或黑画面亮点等问题，有助于提升显示效果。另外，现有像素电路中的初始化电压一般为负值，而本方案中初始化模块接入的第一电平信号VGH可以是正值，且第一驱动晶体管DT1栅极的初始化电压最终由第一电容C1耦合产生，使得第一电平信号VGH的大小不受限制，第一电平信号VGH的大小可灵活设置。

需要说明的是，上述实施例仅以像素电路中的各晶体管均是P型晶体管，第一电平信号VGH是高电平信号，第二电平信号VGL是低电平信号为例进行示意性说明。在其他实施例中，像素电路中的各晶体管还可以是N型晶体管，在第一驱动晶体管DT1为N型晶体管时，对第一驱动晶体管DT1的栅极电压进行初始化的信号为高电平信号，则可以相应地设置第一电平信号VGH是低电平信号，第二电平信号VGL是高电平信号，该方案同样能够达到上述实施例所述的有益效果，具体原理可参照上述实施例进行理解，这里不再赘述。

图8是本发明实施例提供的另一种像素电路的结构示意图。参见图8，在另一种实施例中，驱动模块可以包括数字驱动子模块220和模拟驱动子模块230，驱动模块接入的数据电压包括第一数据电压Data1和第二数据电压Data2。模拟驱动子模块230和发光模块30连接于第一电源端和第二电源端之间，用于在发光阶段根据自身控制端的电压和第一数据电压Data1产生驱动电流，以驱动发光模块30发光。数字驱动子模块220连接于第三电源端和模拟驱动子模块230之间，用于在发光阶段根据自身控制端G2的电压、第二数据电压Data2和控制电压Sweep将第三电源端的信号提供至模拟驱动子模块230，以控制模拟驱动子模块230驱动发光模块30发光的时间。其中，数字驱动子模块220的控制端G2可以作为驱动模块的控制端与开关单元110连接。

具体地，该像素电路可以是模拟脉宽调制(Pulse Width Modulation，PWM)像素电路，即模拟驱动和数字驱动相结合的像素电路。第一电源端接入第一电源电压VDD，第二电源端接入第二电源电压VSS，第三电源端接入第三电源电压VDDW，第一电源电压VDD和第三电源电压VDDW为正压，第一电源电压VDD和第三电源电压VDDW可以相同或不同，第二电源电压VSS为负压或为0V。

数字驱动子模块220可以连接数据电压线，第二数据电压Data2和控制电压Sweep可以共用该数据电压线，以通过该数据电压线分时段向数字驱动子模块220传输第二数据电压Data2和控制电压Sweep。

该像素电路的工作阶段至少包括第一初始化阶段、第二初始化阶段、电压写入阶段和发光阶段。示例性地，通过设置数字驱动子模块220的控制端G2作为驱动模块的控制端与开关单元110连接，在第一初始化阶段和第二初始化阶段完成后，能够通过初始化模块10将第二电平信号VGL写入数字驱动子模块220的控制端G2，对数字驱动子模块220的控制端G2的电压进行初始化。在电压写入阶段，第一数据电压Data1可以写入模拟驱动子模块230的控制端，数据电压线可以向数字驱动子模块220传输第二数据电压Data2。在发光阶段，模拟驱动子模块230能够在第一电源端和第二电源端之间形成通路时根据第一数据电压Data1产生驱动电流，以驱动发光模块30发光。数据电压线可以向数字驱动子模块220传输控制电压Sweep，数字驱动子模块220能够根据第二数据电压Data2和控制电压Sweep将第三电源电压VDDW提供至模拟驱动子模块230，以通过第三电源电压VDDW控制模拟驱动子模块230产生驱动电流的时间，从而实现控制发光模块30的发光时间。

当对数字驱动子模块220的控制端G2的电压进行初始化的电平信号，即第二电平信号VGL是低电平信号时，第一电平信号VGH为高电平信号，而发光阶段中的数字驱动子模块220的控制端G2的电压值相对于第二电平信号VGL的电压值较高，且接近第一电平信号VGH的电压值。本实施例的技术方案，有助于通过第一耦合单元120阻断数字驱动子模块220的控制端G2至电压写入单元130接入的第一电平信号VGH和第二电平信号VGL之间漏电路径，并通过开关单元110阻隔第一电平信号VGH写入数字驱动子模块220的控制端G2，避免第一电平信号VGH对数字驱动子模块220的控制端G2的电压产生影响。并且，在发光阶段，第一电平信号VGH可以通过电压写入单元130向开关单元110的第二端漏电，使得开关单元110两端的电压差较小或为零，因此能够进一步避免影响数字驱动子模块220的控制端G2的电压，使得本方案有助于消除数字驱动子模块220的控制端G2至初始化模块10接入的信号之间的漏电路径，从而提升数字驱动子模块220的控制端电压的稳定性，以避免影响发光模块30的发光时间。

同理，当对数字驱动子模块220的控制端G2的电压进行初始化的电平信号，即第二电平信号VGL是高电平信号时，第一电平信号VGH为低电平信号，而发光阶段中的数字驱动子模块220的控制端G2的电压值相对于第二电平信号VGL的电压值较低，且接近第一电平信号VGH的电压值。该方案同样能够达到上述实施例所述的有益效果，具体原理可参照上述实施例进行理解，这里不再赘述。

图9是本发明实施例提供的另一种像素电路的结构示意图。参见图9，本实施例中，数字驱动子模块220可以包括第二耦合单元221和第二驱动单元222。第二耦合单元221用于将第二数据电压和控制电压耦合至第二驱动单元222的控制端G3。第二驱动单元222连接于第三电源端和模拟驱动子模块230之间，用于在发光阶段根据自身控制端G3的电压将第三电源端的信号提供至模拟驱动子模块230。

其中，在数字驱动子模块的控制端作为驱动模块的控制端与开关单元110连接的情况下，第二驱动单元222的控制端G3作为数字驱动子模块的控制端连接开关单元110。这样设置的好处在于，能够通过初始化模块10在第一初始化阶段和第二初始化阶段完成后，将第二电平信号VGL写入第二驱动单元222的控制端G3，以对第二驱动单元222的控制端G3的电压进行初始化。这样一来，在电压写入阶段，第二数据电压能够更加充分地写入至第二驱动单元222的控制端G3。通过将初始化模块10应用于该像素电路，有助于消除第二驱动单元222的控制端G3至初始化模块10接入的信号之间的漏电路径，从而提升第二驱动单元222的控制端电压的稳定性，以避免影响发光模块30的发光时间。

继续参见图9，可选地，第二耦合单元221与数据电压线D0连接，第二数据电压和控制电压共用数据电压线D0，以通过数据电压线D0分时向第二耦合单元221传输第二数据电压和控制电压，这样有利于减少像素电路连接的信号线的数量。在其他实施例中，还可以设置第二耦合单元221分别连接第二数据电压的信号传输线和控制电压的信号传输线。

图10是本发明实施例提供的另一种像素电路的结构示意图。参见图10，在上述实施例的基础上，可选地，第二耦合单元221包括第三电容C3，第二驱动单元222包括第二驱动晶体管DT2。第三电容C3的第一极接入第二数据电压Data2和控制电压Sweep，第三电容C3的第二极连接第二驱动晶体管DT2的栅极。第二驱动晶体管DT2接于第三电源端和模拟驱动子模块230之间，第二驱动晶体管DT2的栅极作为第二驱动单元222的控制端G3。

具体地，第三电容C3可以与数据电压线连接，以通过数据电压线分时向第三电容C3传输第二数据电压Data2和控制电压Sweep。在电压写入阶段，数据电压线可以向第三电容C3传输第二数据电压Data2，以通过第三电容C3将第二数据电压Data2耦合至第二驱动晶体管DT2的栅极。在发光阶段，数据电压线可以向第三电容C3传输控制电压Sweep，以通过第三电容C3将控制电压Sweep耦合至第二驱动晶体管DT2。在发光阶段，第二驱动晶体管DT2的栅极电压与第二数据电压Data2和控制电压Sweep均相关，第二驱动晶体管DT2可以根据自身的栅极电压将第三电源电压VDDW提供至模拟驱动子模块230，以通过第三电源电压VDDW控制模拟驱动子模块230产生驱动电流的时间，从而实现控制发光模块30的发光时间。

继续参见图10，数字驱动子模块还可以包括第二补偿单元223和电压控制单元224。第二补偿单元223连接于第二驱动单元222的控制端G3和第二端之间，用于对第二驱动单元222的阈值电压进行补偿。电压控制单元224连接于第三电源端和第二驱动单元222的第一端之间，用于控制第三电源电压VDDW写入第二驱动单元222的第一端。本实施例中，在第一初始化阶段和第二初始化阶段完成后，通过初始化模块10将第二电平信号VGL写入第二驱动单元222的控制端G3，对第二驱动单元222的控制端G3的电压进行初始化，同时通过第二电平信号VGL控制第二驱动单元222导通，并控制电压控制单元224导通，以使第三电源端、电压控制单元224、第二驱动单元222、第二补偿单元223至第一驱动单元212的控制端G3形成通路，实现第二驱动单元222的阈值电压补偿。

需要说明的是，图10仅示意性地示出了数字驱动子模块包括电压控制单元224的情况，在其他实施例中，数字驱动子模块中也可以不设置电压控制单元224。

继续参见图10，可选地，第二补偿单元223包括第七晶体管T7，第七晶体管T7的栅极接入第四扫描信号S4，第七晶体管T7连接于第二驱动晶体管DT2的栅极和第二极之间。电压控制单元224包括第十四晶体管T14和第十五晶体管T15。第十四晶体管T14的栅极接入第四扫描信号S4，第十四晶体管T14的第一极接入第三电源电压VDDW，第十四晶体管T14的第二极连接第二驱动晶体管DT2的第一极。第十五晶体管T15的栅极接入第一发光控制信号EM1，第十五晶体管T15的第一极接入第三电源电压VDDW，第十五晶体管T15的第二极连接第二驱动晶体管DT2的第一极。

图11是本发明实施例提供的另一种像素电路的结构示意图。参见图11，本实施例中，设置模拟驱动子模块230的控制端作为驱动模块的控制端G与开关单元110连接。模拟驱动子模块230的具体结构可以包括多种。在一种实施例中，设置模拟驱动子模块230包括第二数据写入单元231、第二存储单元232和电流控制单元233。第二数据写入单元231用于在电压写入阶段将第一数据电压Data1写入至电流控制单元233的控制端G4。第二存储单元232连接电流控制单元233的控制端G4，用于存储电流控制单元233的控制端G4的电压。电流控制单元233和发光模块30连接于第一电源端和第二电源端之间，电流控制单元233用于在发光阶段根据自身控制端G4的电压产生驱动电流，以驱动发光模块30发光。模拟驱动子模块230通过电流控制单元233连接数字驱动子模块220，以通过数字驱动子模块220控制电流控制单元233驱动发光模块30发光的时间。

其中，电流控制单元233的控制端G4作为模拟驱动子模块230的控制端连接开关单元110。

示例性地，第二数据写入单元231的第一端接入第一数据电压Data1，第二数据写入单元231的第二端可以连接电流控制单元233的控制端G4。第二存储单元232的一端连接电流控制单元233的控制端G4，另一端可以接入任意固定电压，图11示出了第二存储单元232接入的固定电压为第一电源电压VDD的情况。

本实施例的技术方案，通过设置电流控制单元233的控制端G4作为模拟驱动子模块230的控制端连接开关单元110，能够通过初始化模块10在第一初始化阶段和第二初始化阶段完成后，将第二电平信号VGL写入电流控制单元233的控制端G4，以对电流控制单元233的控制端G4的电压进行初始化。这样一来，在电压写入阶段，第一数据电压Data1能够更加充分地写入至电流控制单元233的控制端G4，使得电流控制单元233能够在发光阶段根据自身控制端G4的电压控制发光模块30发光。通过将初始化模块10应用于该像素电路，有助于消除电流控制单元233的控制端G4至初始化模块10接入的信号之间的漏电路径，从而提升电流控制单元233的控制端电压的稳定性，并提升显示效果。

继续参见图11，电流控制单元233可以包括驱动子单元2331，驱动子单元2331连接于第一电源端和发光模块30的第一端之间，用于在发光阶段根据自身控制端的电压产生驱动电流，以驱动发光模块30发光。驱动子单元2331的控制端连接数字驱动子模块220，以通过数字驱动子模块220在发光阶段根据自身控制端的电压、第二数据电压Data2和控制电压Sweep将第三电源电压VDDW提供至驱动子单元2331的控制端，从而通过第三电源电压VDDW控制驱动子单元2331根据自身控制端的电压产生驱动电流的时间，实现控制发光模块30的发光时间。

驱动子单元2331的控制端可以作为电流控制单元233的控制端G4，以通过初始化模块10在第一初始化阶段和第二初始化阶段完成后，将第二电平信号VGL写入驱动子单元2331的控制端，对驱动子单元2331的控制端的电压进行初始化。这样既能够使第一数据电压Data1更加充分地写入至驱动子单元2331的控制端，还有助于消除驱动子单元2331的控制端至初始化模块10接入的信号之间的漏电路径，从而提升驱动子单元2331的控制端电压的稳定性，并提升显示效果。

继续参见图11，第二数据写入单元231包括第八晶体管T8，驱动子单元2331包括第三驱动晶体管DT3，第二存储单元232包括第四电容C4，发光模块30包括发光器件D1。第八晶体管T8的栅极接入第五扫描信号S5，第八晶体管T8的第一极接入第一数据电压Data1，第八晶体管T8的第二极连接第三驱动晶体管DT3。第三驱动晶体管DT3和发光器件D1连接于第一电源端和第二电源端之间，第三驱动晶体管DT3的栅极作为驱动子单元2331的控制端连接开关单元110。第四电容C4的第一极接入固定电压信号，第四电容C4的第二极连接第三驱动晶体管DT3的栅极。

其中，第八晶体管T8的第二极可以直接连接第三驱动晶体管DT3的栅极，第四电容C4接入的固定电压信号可以是任意固定电压信号，例如第一电源电压VDD。在第一初始化阶段和第二初始化阶段完成后，通过初始化模块10将第二电平信号VGL写入第三驱动晶体管DT3的栅极，以对第三驱动晶体管DT3的栅极电压进行初始化。在电压写入阶段，控制第八晶体管T8响应于第五扫描信号S5而导通，以通过第八晶体管T8向第三驱动晶体管DT3的栅极写入第一数据电压Data1，并通过第四电容C4存储第一数据电压Data1。在发光阶段，第三驱动晶体管DT3可以根据第四电容C4存储的第一数据电压Data1控制发光器件D1发光。数字驱动子模块220可以根据自身控制端的电压、第二数据电压Data2和控制电压Sweep将第三电源电压VDDW提供至第三驱动晶体管DT3的栅极，从而通过第三电源电压VDDW控制第三驱动晶体管DT3根据自身的栅极电压产生驱动电流的时间，实现控制发光器件D1的发光时间。

图12是本发明实施例提供的另一种像素电路的结构示意图。参见图12，电流控制单元233还可以包括驱动子单元2331和发光控制子单元(为便于描述，将其记为第一发光控制子单元2332)，驱动子单元2331和第一发光控制子单元2332连接于第一电源端和发光模块30的第一端之间。第一发光控制子单元2332用于控制第一电源端至发光模块30之间的连通或断开。其中，驱动子单元2331的控制端作为电流控制单元233的控制端G4。图12示出了第一发光控制子单元2332的控制端连接数字驱动子模块220的情况，在其他实施例中，也可以设置驱动子单元2331的控制端连接数字驱动子模块220。

通过设置第一发光控制子单元2332的控制端连接数字驱动子模块220，能够通过数字驱动子模块220在发光阶段根据自身控制端的电压、第二数据电压Data2和控制电压Sweep将第三电源电压VDDW提供至第一发光控制子单元2332的控制端，从而通过第三电源电压VDDW控制第一发光控制子单元2332的导通时间，以实现控制发光模块30的发光时间。

继续参见图12，模拟驱动子模块还可以包括第三补偿单元234，第三补偿单元234连接于驱动子单元2331的控制端和第二端之间，用于对驱动子单元2331的阈值电压进行补偿。示例性地，在模拟驱动子模块包括第三补偿单元234时，可以设置第二数据写入单元231的第一端接入第一数据电压Data1，第二数据写入单元231的第二端连接驱动子单元2331的控制端。本实施例中，在第一初始化阶段和第二初始化阶段完成后，通过初始化模块10将第二电平信号VGL写入驱动子单元2331的控制端，以对驱动子单元2331的控制端的电压进行初始化，同时通过第二电平信号VGL控制驱动子单元2331导通。在电压写入阶段，控制第二数据写入单元231和第三补偿单元234导通，以使第一数据电压Data1依次通过第二数据写入单元231、驱动子单元2331和第三补偿单元234写入至驱动子单元2331的控制端，同时通过第三补偿单元234实现驱动子单元2331的阈值电压补偿。

继续参见图12，可选地，模拟驱动子模块还包括第二发光控制子单元2333、第二初始化单元235和第三存储单元236。其中，第二发光控制子单元2333连接于驱动子单元2331的第二端和发光模块30的第一端之间，用于连通或断开驱动子单元2331和发光模块30。第二初始化单元235的第一端接入第一初始化电压Vref1，第二初始化单元235的第二端连接第一发光控制子单元2332的控制端，用于对第一发光控制子单元2332的控制端的电压进行初始化。第三存储单元236连接第一发光控制子单元2332的控制端，用于存储第一发光控制子单元2332的控制端电压。例如，第三存储单元236的第一端连接第一发光控制子单元2332的控制端，第二端接入固定电压信号，该固定电压信号可以是任意固定电压信号，例如第一电源电压VDD。

继续参见图12，可选地，第八晶体管T8的第二极连接第三驱动晶体管DT3的第一极。第一发光控制子单元2332包括第九晶体管T9，第九晶体管T9连接于第一电源端和发光器件D1的第一极之间，第九晶体管T9的栅极连接数字驱动子模块220。第三补偿单元234包括第十晶体管T10，第十晶体管T10连接于第三驱动晶体管DT3的栅极和第二极之间，第十晶体管T10的栅极接入第五扫描信号S5。第二发光控制子单元2333包括第十六晶体管T16，第十六晶体管T16的栅极接入第二发光控制信号EM2，第十六晶体管T16的第一极连接第三驱动晶体管DT3的第二极，第十六晶体管T16的第二极连接发光器件D1的第一极。第二初始化单元235包括第十七晶体管T17，第十七晶体管T17的栅极接入第六扫描信号S6，第十七晶体管T17的第一极接入第一初始化电压Vref1，第十七晶体管T17的第二极连接第九晶体管T9的栅极。第三存储单元236包括第五电容C5，第五电容C5的第一极连接第九晶体管T9的栅极，第五电容C5的第一极接入固定电压信号，该固定电压信号可以是任意固定电压信号，例如第一电源电压VDD。

图13是本发明实施例提供的另一种像素电路的结构示意图。图13示出了第二驱动晶体管DT2的栅极作为数字驱动子模块的控制端，初始化模块10连接第二驱动晶体管DT2的栅极的情况。参见图13，可选地，该像素电路还可以包括第三初始化单元237，第三初始化单元237的第一端接入第二初始化信号Vref2，第三初始化单元237的第二端连接驱动子单元2331的控制端，用于对驱动子单元2331的控制端电压进行初始化。第三初始化单元237可以包括第十八晶体管T18，第十八晶体管T18的栅极接入第二扫描信号S2，第十八晶体管T18的第一极接入第二初始化信号Vref2，第十八晶体管T18的第二极连接第三驱动晶体管DT3的栅极。

图14是本发明实施例提供的另一种像素电路的驱动时序示意图。图14所示的驱动时序，可适用于驱动图13中的像素电路工作。下面结合图13和图14，以像素电路中的各晶体管均是P型晶体管，第一电平信号VGH是高电平信号，第二电平信号VGL是低电平信号为例，对图13中的像素电路的工作原理进行说明。本实施例中，第五扫描信号S5和第一扫描信号S1可以是同一信号。

示例性地，该像素电路的工作阶段包括第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4、第五阶段t5、第六阶段t6、第七阶段t7和第八阶段t8。

第一阶段t1：第一阶段t1为第一初始化阶段。第二扫描信号S2为低电平信号，其余信号为高电平信号。第二晶体管T2、第四晶体管T4和第十八晶体管T18导通，其余晶体管关断。第一电平信号VGH通过第二晶体管T2和第四晶体管T4写入第一电容C1的两极并保持，以通过第一电平信号VGH对第一电容C1两极的电压进行初始化，使第一电容C1两极的电压均为VGH，第一电容C1两极的电压差为0V。第二初始化信号Vref2通过第十八晶体管T18写入第三驱动晶体管DT3的栅极，对第三驱动晶体管DT3的栅极电压进行初始化，使第三驱动晶体管DT3导通。

第二阶段t2：第二阶段t2为第二初始化阶段，同时为电压写入阶段。第一扫描信号S1和第五扫描信号S5为低电平信号，数据电压线D0上的信号为低电平信号，其余信号为高电平信号。第一晶体管T1、第三晶体管T3、第八晶体管T8、第十晶体管T10和第三驱动晶体管DT3导通，其余晶体管关断。第二电平信号VGL通过第三晶体管T3写入第一电容C1的第二极，使第一电容C1的第二极的电压由VGH跳变为VGL，由于第一电容C1具有耦合作用，使得第一电容C1两极的电压差保持不变，则第一电容C1可以根据自身第二极的电压变化对自身第一极的电压进行耦合，使得第一电容C1的第一极的电压由VGH跳变为VGL，且第一电容C1的第一极的第二电平信号VGL可通过第一晶体管T1写入第二驱动晶体管DT2的栅极，对第二驱动晶体管DT2的栅极电压进行初始化，使第二驱动晶体管DT2导通。第一数据电压Data1通过第八晶体管T8、第三驱动晶体管DT3、第十晶体管T10写入至第三驱动晶体管DT3的栅极，并通过第四电容C4存储第三驱动晶体管DT3的栅极写入的第一数据电压Data1，同时实现第三驱动晶体管DT3的阈值电压补偿。

第三阶段t3：第三阶段t3为第二驱动晶体管DT2的阈值电压补偿阶段和电压写入阶段。第四扫描信号S4为低电平信号，其余信号为高电平信号，数据电压线D0传输高电平的第二数据电压Data2，第三电容C3的第一极接入的第二数据电压Data2。第七晶体管T7、第二驱动晶体管DT2和第十四晶体管T14导通，其余晶体管关断。第三电源电压VDDW通过第十四晶体管T14、第二驱动晶体管DT2和第七晶体管T7写入第二驱动晶体管DT2的栅极，实现第二驱动晶体管DT2的阈值电压补偿。同时，第三电容C3的第一极写入数据电压Data2，实现本行子像素的数据写入。

第四阶段t4：其余各行子像素逐步进行第一阶段t1、第二阶段t2和第三阶段t3，完成所有像素行的数据写入。

第五阶段t5：所有像素行的数据写入完成后，数据电压线D0传输控制电压Sweep的高电平Sweep_H，第三电容C3的第一极接入的电压统一跳变为控制电压Sweep的高电平Sweep_H。本实施例中，可以设置控制电压Sweep的高电平Sweep_H大于或等于第二数据电压Data2的最大值。第二驱动晶体管DT2的栅极电压Vg＝VDDW+Vth1+Sweep_H-Data2，其中Vth1为第二驱动晶体管DT2的阈值电压。第二驱动晶体管DT为关断状态。

第六阶段t6：第六扫描信号S6为低电平信号，其余信号为高电平信号。第十七晶体管T17导通，其余晶体管关断。第一初始化信号Vref1通过第十七晶体管T17写入第九晶体管T9的栅极，使第九晶体管T9导通，并通过第五电容C5保持第九晶体管T9的栅极电压。

第七阶段t7：第七阶段t7为发光阶段。第一发光控制信号EM1和第二发光控制信号EM2为低电平信号，数据电压线D0传输的控制电压Sweep由高电平Sweep_H向低电平Sweep_L逐渐变化，其余信号为高电平信号。第十五晶体管T15、第九晶体管T9、第三驱动晶体管DT3和第十六晶体管T16导通，其余晶体管关断。第三驱动晶体管DT3根据第一数据电压Data1产生驱动电流，驱动发光器件D1发光。在控制电压Sweep降低至使得第二驱动晶体管DT2的栅极电压满足Vg-VDDW＝Vth1，即控制电压Sweep降低至第二数据电压Data2时，第二驱动晶体管DT2导通，第三电源电压VDDW通过第十五晶体管T15和第二驱动晶体管DT2写入第九晶体管T9的栅极，控制第九晶体管T9关断。因此，第一电源端与第三驱动晶体管DT3断开连接，驱动电流为零，发光器件D1停止发光，实现对发光时间的控制。

本发明实施例的技术方案，在初始化模块中设置第一电容C1，使得第二驱动晶体管DT2栅极的初始化电压由第一电容C1耦合产生，有助于使第二驱动晶体管DT2的栅极与初始化模块接入的第一电平信号VGH和第二电平信号VGL解耦，并通过第一电容C1阻断第二驱动晶体管DT2的栅极至初始化模块接入的第一电平信号VGH和第二电平信号VGL之间的漏电路径。初始化模块中的第一晶体管T1设置于第二驱动晶体管DT2的栅极和第二晶体管T2之间，以通过第一晶体管T1保护第二驱动晶体管DT2的栅极，有助于避免第二晶体管T2接入的高电平信号写入至第二驱动晶体管DT2的栅极，对第二驱动晶体管DT2造成损坏。在第二初始化阶段t02之后，第二晶体管T2的第二极的电压较低，且第二晶体管T2的第二极浮置，第一电平信号VGH会通过第二晶体管T2向其第二极漏电，使第二晶体管T2的第二极和第一晶体管T1的第二极的电压接近VGH，而第二驱动晶体管DT2的栅极电压在数据写入之后较高，使得第一晶体管T1两极均为高电压，第一晶体管T1两极的电压差接近或等于0V，有助于消除第二驱动晶体管DT2的栅极至初始化模块的漏电路径，从而提升第二驱动晶体管DT2的栅极电压的稳定性，以降低漏电问题对于发光时间的影响，从而缓解彩点、闪屏或黑画面亮点等问题，有助于提升显示效果。另外，现有像素电路中的初始化电压一般为负值，而本方案中初始化模块接入的第一电平信号VGH可以是正值，且第二驱动晶体管DT2栅极的初始化电压最终由第一电容C1耦合产生，使得第一电平信号VGH的大小不受限制，第一电平信号VGH的大小可灵活设置。

需要说明的是，上述实施例仅以像素电路中的各晶体管均是P型晶体管，第一电平信号VGH是高电平信号，第二电平信号VGL是低电平信号为例进行示意性说明。在其他实施例中，像素电路中的各晶体管还可以是N型晶体管，在第二驱动晶体管DT2为N型晶体管时，对第二驱动晶体管DT2的栅极电压进行初始化的信号为高电平信号，则可以相应地设置第一电平信号VGH是低电平信号，第二电平信号VGL是高电平信号，该方案同样能够达到上述实施例所述的有益效果，具体原理可参照上述实施例进行理解，这里不再赘述。

图13仅示出了第二驱动晶体管DT2的栅极作为数字驱动子模块的控制端，初始化模块10连接第二驱动晶体管DT2的栅极的情况。在其他实施例中，第三驱动晶体管DT3的栅极可以作为模拟驱动子模块的控制端，初始化模块10还可以连接第三驱动晶体管DT3的栅极，以通过初始化模块10对第三驱动晶体管DT3的栅极电压进行初始化。或者，该像素电路可以包括两个初始化模块10，一个初始化模块10连接第二驱动晶体管DT2的栅极，以通过该初始化模块10对第二驱动晶体管DT2的栅极电压进行初始化，另一个初始化模块10连接第三驱动晶体管DT3的栅极，以通过该初始化模块10对第三驱动晶体管DT3的栅极电压进行初始化。该两种方案同样能够达到上述实施例所述的有益效果，具体原理可参照上述实施例进行理解，这里不再赘述。

本发明实施例还提供了一种显示面板，该显示面板可以是有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板、有源矩阵有机发光二极管(Active-Matrix Organic Light-Emitting Diode，OLED)显示面板以及微米级发光二极管(Micro-LED或Mini LED)显示面板等。本发明实施例提供的显示面板，包括本发明任意实施例所提供的像素电路，因而具有像素电路相应的结构及有益效果，不再赘述。

本发明实施例还提供了一种像素电路的驱动方法，图15是本发明实施例提供的一种像素电路的驱动方法的流程示意图。本发明实施例提供的像素电路的驱动方法，适用于驱动上述任意实施例中的像素电路工作。参见图15，该像素电路的驱动方法具体包括如下步骤：

S110、通过电压写入单元在第一初始化阶段向第一耦合单元的第一端和第二端写入第一电平信号，并在第二初始化阶段向第一耦合单元的第二端写入第二电平信号，以通过第一耦合单元将第二电平信号耦合至开关单元。

S120、通过开关单元在第二初始化阶段导通，以将第二电平信号写入驱动模块的控制端。

S130、通过驱动模块在发光阶段根据自身控制端的电压和数据电压控制发光模块发光。

本发明实施例的技术方案，通过电压写入单元在第一初始化阶段向第一耦合单元的第一端和第二端写入第一电平信号，并在第二初始化阶段向第一耦合单元的第二端写入第二电平信号，以通过第一耦合单元将第二电平信号耦合至开关单元的第二端，并通过开关单元将第二电平信号写入驱动模块的控制端，实现了对驱动模块的控制端的电压初始化，有助于保证数据电压充分写入驱动模块的控制端。驱动模块的控制端的初始化电压可由第一耦合单元耦合产生，第一耦合单元有助于阻断驱动模块的控制端至第一电平信号和第二电平信号之间的漏电路径。开关单元有助于阻隔第一电平信号写入驱动模块的控制端，避免第一电平信号对驱动模块的控制端的电压产生影响。并且，在发光阶段，开关单元的第二端至电压写入单元接入的第一电平信号之间存在漏电，使得开关单元两端的电压差较小或为零，因此能够进一步避免影响驱动模块的控制端的电压。本发明实施例的技术方案，有助于消除驱动模块的控制端至初始化模块接入的信号之间的漏电路径，从而提升驱动模块的控制端电压的稳定性，以缓解漏电造成的彩点、闪屏或黑画面亮点等问题，并提升显示效果。

在上述实施例的基础上，可选地，步骤S110具体包括：

通过第一电压写入子单元在第一初始化阶段向第一耦合单元的第一端写入第一电平信号；

通过第二电压写入子单元在第一初始化阶段向第一耦合单元的第二端写入第一电平信号，并在第二初始化阶段向第一耦合单元的第二端写入第二电平信号。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，根据设计要求和其他因素，可以进行各种修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。