沟槽式功率半导体装置及其制造方法

技术领域

本发明涉及一种半导体装置及其制造方法，且尤其是涉及一种沟槽式功率半导体装置及其制造方法。

背景技术

由于半导体组件尺寸越做越小，沟槽的深宽比也因此越来越大，所以在填沟槽时容易有空隙(seam)产生，此空隙对最终组件的电性可能产生负面的影响。

例如在屏蔽栅极沟槽式金属氧化物半导体场效电晶体(Shielded Gate TrenchMOSFET，SGT MOSFET)的结构与工艺中，由于沟槽的高深宽，也就是沟槽相对深、但开口相对小，使得多晶硅的均匀在其中的形成产生困难，常会在填充完成后在其中存在多晶硅空隙(poly seam)，此现象在沟槽深处尤其明显；尤其是在炉管中长的多晶硅，是沿着沟槽壁上的氧化层所长成的，所以其开口会慢慢封起而形成空隙；再经多晶硅的回刻蚀以形成屏蔽电极后，若这些空隙又刚好位于屏蔽电极的顶面，则会使屏蔽电极的表面产生凹陷与尖角等缺陷，在后续栅极氧化层与栅极电极完成后，在这些尖角部位会有尖端放电的现象产生，造成屏蔽电极(或称源极多晶硅)与栅极电极之间的短路(gate to source short)现象，使击穿电压降低，而影响沟槽式功率半导体装置的性能。

发明内容

本发明是针对一种沟槽式功率半导体装置，可改善击穿电压降低的问题，提升沟槽式功率半导体装置的可靠度。

本发明另针对一种沟槽式功率半导体装置的制造方法，可防止源极多晶硅内形成缝隙或者避免缝隙接近源极多晶硅表面，以避免击穿电压降低。

根据本发明的实施例，沟槽式功率半导体装置包括半导体衬底、半导体外延层、源极多晶硅、氧化层、栅极层以及栅极氧化层。半导体外延层形成于所述半导体衬底上，且所述半导体外延层具有沟槽。源极多晶硅设置于所述半导体外延层的沟槽中。氧化层设置于源极多晶硅与半导体外延层之间，其中氧化层具有实质上一致的厚度。栅极层设置于所述沟槽中，并位于源极多晶硅上。栅极氧化层设置于所述栅极层与源极多晶硅之间以及设置于所述栅极层与半导体外延层之间。上述源极多晶硅是由冠状多晶硅与多晶硅填充层所组成，所述冠状多晶硅与沟槽保形而具有凹陷部，且所述多晶硅填充层设置于所述凹陷部内。

在根据本发明的实施例的沟槽式功率半导体装置中，上述的冠状多晶硅的凹陷部具有上宽下窄的轮廓。

在根据本发明的实施例的沟槽式功率半导体装置中，上述的氧化层还包括延伸部，位于冠状多晶硅上方，所述延伸部具有下厚上薄的结构，以形成开口面积大于所述凹陷部的开口。

在根据本发明的实施例的沟槽式功率半导体装置中，上述的源极多晶硅的多晶硅填充层还可填充于上述开口中。

在根据本发明的实施例的沟槽式功率半导体装置中，上述的开口的深度与上述的沟槽的深度的比例为1:100～5:100。

在根据本发明的实施例的沟槽式功率半导体装置中，上述的开口的底面可为自冠状多晶硅的顶部朝沟槽的侧壁倾斜的斜面。

根据本发明的实施例，沟槽式功率半导体装置的制造方法包括以下步骤：在半导体衬底上形成半导体外延层，在半导体衬底中形成第一沟槽。然后，在半导体外延层的表面与第一沟槽的内面形成氧化层，而形成第二沟槽。在半导体外延层上形成第一多晶硅层，覆盖氧化层，其中第一多晶硅层的厚度小于第二沟槽的宽度的一半。接着，回刻蚀第一多晶硅层，以于第二沟槽中形成冠状多晶硅，并暴露出位于半导体外延层的表面的氧化层以及第二沟槽的顶部的氧化层。在半导体外延层上形成第二多晶硅层，填入冠状多晶硅的凹陷部，以形成源极多晶硅。然后，去除部分源极多晶硅，以暴露出位于半导体外延层的表面的氧化层以及第一沟槽内的部分氧化层，再将露出的氧化层移除，以暴露出第一沟槽的部分侧壁。然后，在源极多晶硅的表面及暴露出的第一沟槽的侧壁上形成栅极氧化层，再在第一沟槽内的栅极氧化层上形成栅极层。

在根据本发明的实施例的制造方法中，在上述的第二沟槽中形成冠状多晶硅之后，还可包括进行氧化物湿刻蚀，以薄化露出的氧化层，并形成开口面积大于上述的冠状多晶硅的凹陷部的开口。

在根据本发明的实施例的制造方法中，上述的开口的深度与第一沟槽的深度的比为1:10～5:10。

在根据本发明的实施例的制造方法中，在半导体外延层上形成第二多晶硅层的步骤包括使第二多晶硅层填入上述的开口。

在根据本发明的实施例的制造方法中，上述的开口的底面为自冠状多晶硅的顶部朝上述第一沟槽的侧壁倾斜的斜面。

在根据本发明的实施例的制造方法中，去除部分上述的源极多晶硅的步骤包括回刻蚀第二多晶硅层与部分冠状多晶硅。

在根据本发明的实施例的制造方法中，上述的开口的侧壁与半导体外延层的表面之间的夹角大于45°且小于90°。

基于上述，本发明的沟槽式功率半导体装置中的源极多晶硅是由冠状多晶硅与多晶硅填充层所组成，并通过冠状多晶硅的轮廓，使后续填入的多晶硅填充层中无缝隙产生或者至少在其顶部无缝隙，因此源极多晶硅与栅极层之间的界面不会产生尖角，可解决源极多晶硅与栅极层之间的短路现象，改善沟槽式功率半导体装置的击穿电压，并使沟槽式功率半导体装置的可靠度提升。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的第一实施例的一种沟槽式功率半导体装置的剖面示意图。

图2是依照本发明的第二实施例的一种沟槽式功率半导体装置的剖面示意图。

图3A至图3F是依照本发明的第三实施例的一种沟槽式功率半导体装置的制造流程的剖面示意图。

图4A至图4E是依照本发明的第四实施例的一种沟槽式功率半导体装置的制造流程的剖面示意图。

附图标记说明

10、20：沟槽式功率半导体装置

100、300：半导体衬底

102、302：半导体外延层

102s、302s：表面

104、SP：源极多晶硅

106、304：氧化层

108、314：栅极层

110、312：栅极氧化层

110a、312a：第一栅极氧化部分

110b、312b：第二栅极氧化部分

112：沟槽

114、306’：冠状多晶硅

116：多晶硅填充层

118、310：凹陷部

200：延伸部

306：第一多晶硅层

308：第二多晶硅层

d1、d2、d3：深度

O：开口

t1、t1’、t2、t3、t4：厚度

T1：第一沟槽

T2：第二沟槽

w1、w1’、w2：宽度

θ：夹角

具体实施方式

下文列举实施例并配合所附图式来进行详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，附图仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的组件将以相同的附图标记来说明。

此外，关于文中所使用“包含”、“包括”、“具有”等等用语，均为开放性的用语，也就是指“包括但不限于”。

应当理解，尽管术语“第一”、“第二”等在本文中可以用于描述各种组件、部件、区域、层及/或部分，但是这些组件、部件、区域、及/或部分不应受这些术语的限制。这些术语仅用于将一个组件、部件、区域、层或部分与另一个组件、部件、区域、层或部分区分开。因此，下面讨论的“第一组件”、“部件”、“区域”、“层”、或“部分”可以被称为第二组件、部件、区域、层或部分而不脱离本文的教导。

另外，文中所提到的方向性用语，例如“上”、“下”等，仅是用以参考附图的方向，并非用来限制本发明。

图1是依照本发明的第一实施例的一种沟槽式功率半导体装置的剖面示意图。

请参照图1，沟槽式功率半导体装置10包括半导体衬底100、半导体外延层102、源极多晶硅104、氧化层106、栅极层108以及栅极氧化层110。半导体外延层102成长于半导体衬底100的表面上并具有一沟槽112。源极多晶硅104设置于半导体外延层102的沟槽112中，且源极多晶硅104是由冠状多晶硅114与多晶硅填充层116所组成，所述冠状多晶硅114与沟槽112保形而具有凹陷部118，且所述多晶硅填充层116设置于凹陷部118内。在本实施例中，冠状多晶硅114的凹陷部118具有上宽下窄的轮廓；也就是说，凹陷部118上端的宽度w1大于凹陷部118下端的宽度w2，例如宽度w1与宽度w2的比在1～1.5。若是宽度w1与宽度w2的比在1以上以及在1.5以下，有利于多晶硅填充层116填入。在图1中，沟槽112底部的截面虽然是直角，但本发明并不限于此；在另一实施例中，沟槽112底部的截面也可以是弧形。

在第一实施例中，源极多晶硅104的内部可能还有缝隙(未绘示)，但仅会形成于多晶硅填充层116的底部较窄的部分，而这样的缝隙并不影响栅极层108与源极多晶硅104之间的界面轮廓；也就是说，源极多晶硅104表面不会产生尖锐的凹处。在较佳的实施例中，源极多晶硅104的内部整体都不会有缝隙。

请继续参照图1，氧化层106则是设置于源极多晶硅104与半导体外延层102之间，其中氧化层106具有实质上一致的厚度；也就是说，氧化层106沿着沟槽112的侧壁与底面形成，且氧化层106在沟槽112的侧壁的厚度t1实质上与在沟槽112的底面的厚度t2一样。栅极层108设置于沟槽112中并位于源极多晶硅104上，其中栅极层108的材料例如多晶硅或金属。栅极氧化层110则包括第一栅极氧化部分110a及第二栅极氧化部分110b。第一栅极氧化部分110a设置于栅极层108与源极多晶硅104之间，第二栅极氧化部分110b设置于栅极层108与半导体外延层102之间，其中第二栅极氧化部分110b可以自沟槽112的侧壁延伸至半导体外延层102的表面102s，但本发明并不限于此；在另一实施例中，第二栅极氧化部分110b可只形成于沟槽112的侧壁。

在第一实施例中，因为半导体外延层102的材料通常是硅、源极多晶硅104是多晶硅，所以由于两者氧化速率不同，导致第一栅极氧化部分110a的厚度t3大于第二栅极氧化部分110b的厚度t4。然而，半导体外延层102的材料并不限于上述内容，也可改用半导体领域中已知的其它材料。在一实施例中，第一栅极氧化部分110a的厚度t3与第二栅极氧化部分110b的厚度t4的比约为1:2。

在一实施例中，半导体外延层102可依据本领域的现有技术掺杂掺质，以于其中形成具有不同导电特性的掺杂区(未绘示)，作为沟槽式功率半导体装置10的源极、体区等，但本发明不以此为限。举例来说，半导体衬底100可以是N+硅衬底、半导体外延层102可以是N-外延层，且栅极层108两侧的半导体外延层102表面可设置N+掺杂区(未绘示)作为源极区。

在一实施例中，氧化层106与栅极氧化层110的材料例如为氧化硅，但本发明不以此为限。

在本实施例中，由于沟槽式功率半导体装置10的源极多晶硅104是由冠状多晶硅114与多晶硅填充层116所组成，且冠状多晶硅114的轮廓有助于改善多晶硅填充层116的沟填能力，因此避免源极多晶硅104顶部有缝隙形成；也就是说，源极多晶硅104表面不会产生尖锐的凹处，因此可解决源极多晶硅104与栅极层108之间的短路现象，提升沟槽式功率半导体装置10的击穿电压，并使可靠度提升。

图2是依照本发明的第二实施例的一种沟槽式功率半导体装置的剖面示意图，其中使用与第一实施例相同的附图标记来表示相同或近似的部分与构件，且相同或近似的部分与构件的相关内容也可参照第一实施例的内容，不再赘述。

在图2中，氧化层106还包括延伸部200，位于冠状多晶硅114上方的位置，且延伸部200具有下厚上薄的结构，以形成开口面积大于凹陷部118的开口O。所述开口O的侧壁与半导体外延层102的表面102s之间的夹角θ例如大于45°且小于90°。源极多晶硅104的多晶硅填充层116还可填充于上述开口O中。在第二实施例中，开口O的深度d1与沟槽112的深度d2的比，譬如1:100～5:100。举例来说，沟槽112的深度d2若是5μm，则开口O的深度d1可在0.1μm～5μm之间。而且，由于刻蚀工艺的关系，开口O的底面是自冠状多晶硅114的顶部朝沟槽112的侧壁倾斜的斜面。

在本实施例中，由于氧化层106的延伸部200形成了一个开口面积更大的开口O，所以有助于多晶硅填充层116的形成并填满冠状多晶硅114中的凹陷部118，以进一步确保源极多晶硅104中没有缝隙形成。有关氧化层106的延伸部200的具体形成方式将于下文描述。

图3A至图3F是依照本发明的第三实施例的一种沟槽式功率半导体装置的制造流程的剖面示意图。

请参照图3A，提供半导体衬底300。半导体衬底300的材料例如为硅。然后利用外延工艺在半导体衬底300上形成半导体外延层302。在一实施例中，半导体衬底300是N+硅衬底、半导体外延层302是N-外延层。

请继续参照图3A，在半导体外延层302中形成第一沟槽T1，其中形成第一沟槽T1的方法例如先在半导体外延层302的表面302s形成硬掩膜层(未绘示)，再利用光刻工艺形成图案化光阻层(未绘示)，并使用前述图案化光阻层作为掩膜，刻蚀硬掩膜层，将其中的图案转移至上述硬掩膜层。然后，使用被图案化的硬掩膜层作为掩膜，刻蚀半导体外延层302，以得到第一沟槽T1。

接着，请参照图3B，在所述半导体外延层302的表面302s与第一沟槽T1的内面形成氧化层304，而形成第二沟槽T2。形成氧化层304的方法例如是热氧化法。然后，在半导体外延层302上形成第一多晶硅层306，覆盖氧化层304，其中第一多晶硅层306的厚度t1’小于第二沟槽T2的宽度w1’的一半。因此，第一多晶硅层306不会填满第二沟槽T2，而是与第二沟槽T2保形。

之后，请参照图3C，回刻蚀图3B的第一多晶硅层306，以于第二沟槽T2中形成冠状多晶硅306’，并暴露出位于半导体外延层302的表面302s的氧化层304以及第二沟槽T2顶部的氧化层304。在一实施例中，上述回刻蚀的方法是干式刻蚀，且使用的刻蚀气体例如15～130sccm的氯气(Cl

随后，请继续参照图3C，在半导体外延层302上形成第二多晶硅层308，填入冠状多晶硅306’的凹陷部310，以形成源极多晶硅SP。由于冠状多晶硅114中的凹陷部310具有上宽下窄的轮廓，因此有助于提升第二多晶硅层308的沟填能力，并避免第二多晶硅层308顶部有缝隙形成。

接着，请参照图3D，去除部分源极多晶硅SP，以暴露出位于半导体外延层302的表面302s的氧化层304以及位于第一沟槽T1内的部分氧化层304。在一实施例中，去除部分源极多晶硅SP的步骤包括回刻蚀第二多晶硅层308与部分冠状多晶硅306’，其中回刻蚀的方法可参照上一步骤，但是本发明并不限于此。此外，去除部分源极多晶硅SP的步骤也可包括化学机械平坦化(CMP)，但本发明并不以此为限。

然后，请参照图3E，使用源极多晶硅SP作为掩膜，移除露出的氧化层304，以暴露出第一沟槽T1的部分侧壁。

随后，请参照图3F，在源极多晶硅SP的表面及暴露出的第一沟槽T1的侧壁上形成栅极氧化层312。举例来说，可进行热氧化反应，如炉管氧化法，氧化第一沟槽T1露出的半导体外延层302，以于源极多晶硅SP的表面形成第一栅极氧化部分312a，并且在第一沟槽T1的侧壁上形成第二栅极氧化部分312b。因为半导体外延层302的材料通常是硅、源极多晶硅SP是多晶硅，所以两者氧化速率不同，导致第一栅极氧化部分312a比第二栅极氧化部分312b要厚。

请继续参照图3F，在第一沟槽T1内的栅极氧化层312上形成栅极层314，其中形成栅极层314的步骤例如先全面地沉积一层金属或者多晶硅，填满第一沟槽T1，再进行化学机械平坦化去除第一沟槽T1以外的金属或者多晶硅。

通过第三实施例的制造方法可避免源极多晶硅SP顶部有缝隙形成，并因此解决源极多晶硅SP与栅极层314之间的短路现象，进而提升沟槽式功率半导体装置的击穿电压及可靠度。

图4A至图4E是依照本发明的第四实施例的一种沟槽式功率半导体装置的制造流程的剖面示意图，其中使用与第三实施例相同的附图标记来表示相同或近似的部分与构件，且相同或近似的部分与构件的相关内容也可参照第三实施例的内容，不再赘述。

图4A是接续第三实施例的图3B的步骤，图4A中显示经回刻蚀后形成在第二沟槽T2中的冠状多晶硅306’，并暴露出位于半导体外延层302的表面302s的氧化层304以及第二沟槽T2顶部的氧化层304。

然后，请参照图4B，进行氧化物湿刻蚀(Oxidation wet etching)，以薄化露出的氧化层304，并形成开口面积大于冠状多晶硅306’的凹陷部310的开口O。在一实施例中，上述氧化物湿刻蚀的方法是湿式刻蚀，且使用的刻蚀剂例如BOE(NH

随后，请参照图4C，在半导体外延层302上形成第二多晶硅层308，填入冠状多晶硅306’的凹陷部310与开口O，以形成源极多晶硅SP。由于冠状多晶硅306’上方有一个开口面积更大的开口O，所以利用如化学气相沉积的方式形成第二多晶硅层308的过程中，并不会有缝隙形成在开口O内的第二多晶硅层308中，较佳是无缝隙形成在整个第二多晶硅层308中。

接着，请参照图4D，先去除部分源极多晶硅SP，以暴露出位于半导体外延层302的表面302s的氧化层304以及位于第一沟槽T1内的部分氧化层304。此外，在图4D中仍保留部分开口O中的第二多晶硅层308，然而本发明并不限于此；在另一实施例中，去除部分源极多晶硅SP的步骤可连同开口O中的第二多晶硅层308都去除，或者进一步去除冠状多晶硅306’的顶部尖角。然后，移除露出的氧化层304，以暴露出第一沟槽T1的部分侧壁。去除部分源极多晶硅SP的方法可参照第三实施例，不再赘述。

最后，请参照图4E，在源极多晶硅SP的表面及暴露出的第一沟槽T1的侧壁上形成栅极氧化层312，再在第一沟槽T1内的栅极氧化层312上形成栅极层314。栅极氧化层312(含第一栅极氧化部分312a与第二栅极氧化部分312b)以及栅极层314的形成方法可参照第三实施例，故不再赘述。

综上所述，本发明沟槽式功率半导体装置的源极多晶硅可由冠状多晶硅与多晶硅填充层所组成，并且可进一步在冠状多晶硅上方形成开口面积更大的开口，来改善后续填入的多晶硅填充层的沟填能力，使源极多晶硅中无缝隙产生或者至少在源极多晶硅的顶部无缝隙产生。因此，源极多晶硅与栅极层之间的界面为平坦且没有尖角，可防止源极多晶硅与栅极层之间的短路现象发生，因而确保沟槽式功率半导体装置的击穿电压在预定值，以提升可靠度。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。