存储器元件的制备方法

技术领域

本申请案主张2022年5月25日申请的美国正式申请案第美国第17/824,011及17/824,507号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

本公开关于一种存储器元件的制备方法，特别是有关于一种具有突出字元线的存储器元件的制备方法。

背景技术

随着电子工业的快速发展，集成电路(IC)的发展已经实现高性能与小型化。在集成电路材料与设计技术的进步产生数代的集成电路，而每一代都比上一代的电路更小、更复杂。

动态随机存取存储器(DRAM)元件是一种随机存取存储器，它将每一位元数据存储在集成电路内的一个单独的电容器中。通常情况下，DRAM被安排在一个方形阵列中，每个单元有一个电容器和晶体管。4F

上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一个方面提供一种存储器元件。该存储器元件包括一基底、一介电质层、一第一金属化层、一第一通道层、一第二金属化层以及一第二通道层。该介电质层设置于该基底上。该第一金属化层设置于该介电质层内，并沿一第一方向延伸。该第一通道层被该第一金属化层所包围。该第二金属化层设置于该介电质层内并沿该第一方向延伸。该第二通道层被该第二金属化层所包围。该第一金属化层包括朝向该第二金属化层突出的一第一突出部。

本公开的另一个方面提供另一种存储器元件。该存储器元件包括一底部基底、一第一底部单元、一顶部基底、一第一顶部单元以及一共用位元线。该第一底部单元包括设置于该底部基底内的一第一底部电容器。该第一底部单元还包括设置于该底部基底上并沿一第一方向延伸的一第一底部字元线。该第一底部单元更包括被该第一底部字元线所包围的一第一底部通道层。该第一顶部单元包括设置于该顶部基底内的一第一顶部电容器。该第一顶部单元还包括设置于该顶部基底上并沿该第一方向延伸的一第一顶部字元线。该第一顶部单元更包括被该第一顶部字元线所包围的一第一顶部通道层。该共用位元线设置于该第一底部单元与该第一顶部单元之间，并沿实质上垂直于该第一方向的一第二方向延伸。

本公开的另一个方面提供一种存储器元件的制备方法。该制备方法包括提供一基底。该制备方法还包括在该基底上形成一导电层。该制备方法更包括对该导电层进行定图形，以形成沿一第一方向延伸的一第一金属化层及一第二金属化层。该第一金属化层具有向该第二金属化层突出的一第一突出部。此外，该制备方法还包括在该第一金属化层内形成一第一通道层，在该第二金属化层内形成一第二通道层。

在一些实施例中，该第一顶部字元线形成于该第一顶部电容器与该共用位元线之间。

在一些实施例中，该第一顶部字元线形成于该第一顶部电容器与该第一底字元线之间。

在一些实施例中，形成该第一顶部字元线包括形成朝向该第二顶部字元线突出的一突出部。

在一些实施例中，该制备方法更包括形成一第二底部单元，其包括：在该底部基底上形成一第二底部字元线并沿该第一方向延伸；以及形成被该第二底部字元线所包围的一第二底部通道层；其中该第一底部字元线包括朝向该第二底部字元线突出的一突出部。

在一些实施例中，该第二底部字元线包括朝向该第一底部字元线突出的一突出部。

在一些实施例中，该第一底部字元线的该突出部与该第二底部字元线的该突出部沿该第二方向交错排列。

在一些实施例中，该第一底部通道层与该第二底部通道层沿该第二方向交错排列。

在一些实施例中，该第一顶部字元线有一突出部。

在一些实施例中，该第一底部字元线的该突出部沿一第三方向与该第一顶部字元线的该突出部重叠，该第三方向实质上垂直于该第一方向与该第二方向。

在一些实施例中，该第一顶部通道层沿该第二方向与该第一顶部字元线的该突出部重叠。

在一些实施例中，该制备方法更包括：形成一第二顶部单元，其包括：在该顶部基底上形成一第二顶部字元线并沿该第一方向延伸；以及形成被该第二顶部字元线所包围的一第二顶部通道层；其中该第二顶部字元线包括朝向该第一顶部字元线突出的一突出部。

在一些实施例中，该第一顶部字元线有一第一侧壁及与该第一侧壁相对的一第二侧壁，该第二侧壁面对该第二顶部字元线，该第一侧壁与该第一顶部通道层之间的一第一距离与该第二侧壁与该第一顶部通道层之间的一第二距离不同。

在一些实施例中，该第二顶部字元线有一第三侧壁及一第四侧壁，该第三侧壁面对该第一顶部字元线，该第三侧壁与该第二顶部通道层之间的一第三距离不同于该第四侧壁与该第二顶部通道层之间的一第四距离。

本公开的实施例提供一种存储器元件。该存储器元件可包括具有突出部的字元线。突出部可以使字元线定图形的叠置误差相对较大，以形成一个开口(其中形成一通道层)，这可以防止字元线与通道层之间的电泄漏。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或过程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。

图1A是俯视图，例示本公开一些实施例的存储器元件。

图1B是例示本公开一些实施例的图1A的存储器元件沿A-A'线的剖视图。

图2A是俯视图，例示本公开一些实施例的存储器元件。

图2B例示本公开一些实施例的图2A的存储器元件沿B-B'线的剖视图。

图3是流程图，例示本公开一些实施例的存储器元件的制备方法。

图4A例示本公开一些实施例的存储器元件的制备方法的一个或多个阶段。

图4B是例示本公开一些实施例的图4A沿A-A'线的剖视图。

图5A例示本公开一些实施例的存储器元件的制备方法的一个或多个阶段。

图5B是例示本公开一些实施例的图5A沿A-A'线的剖视图。

图6A例示本公开一些实施例的存储器元件的制备方法的一个或多个阶段。

图6B是例示本公开一些实施例的图6A沿A-A'线的剖视图。

图7A例示本公开一些实施例的存储器元件的制备方法的一个或多个阶段。

图7B是例示本公开一些实施例的图7A沿A-A'线的剖视图。

图8A例示本公开一些实施例的存储器元件的制备方法的一个或多个阶段。

图8B是例示本公开一些实施例的图8A沿A-A'线的剖视图。

图9A例示本公开一些实施例的存储器元件的制备方法的一个或多个阶段。

图9B是例示本公开一些实施例的图9A沿A-A'线的剖视图。

其中，附图标记说明如下：

100：存储器元件

102：基底

104-1：栅极介电质

104-2：栅极介电质

106-1：通道层

106-2：通道层

108-1：电容器

108-2：电容器

110：介电质层

112：介电质层

114：介电质层

116：导电层

116-1：金属化层

116-1p：突出部

116-2：金属化层

116-2p：突出部

116-r1：开口

116r2-1：开口

116r2-2：开口

116s1：侧壁

116s2：侧壁

116s3：侧壁

116s4：侧壁

118：接触插塞

118-1：接触插塞

118-2：接触插塞

120-1：金属化层

120-2：金属化层

140-1：单元

140-2：单元

150：介电质层

200：存储器元件

202：基底

204-1：栅极介电质

204-2：栅极介电质

206-1：通道层

206-2：通道层

208-1：电容器

208-2：电容器

212：介电质层

216-1：金属化层

216-1p：突出部

216-2：金属化层

216-2p：突出部

216s1：侧壁

216s2：侧壁

216s3：侧壁

216s4：侧壁

218-1：接触插塞

218-2：接触插塞

240-1：单元

240-2：单元

300：制备方法

302：操作

304：操作

306：操作

308：操作

310：操作

312：操作

314：操作

A-A'：线

B-B'：线

D1：距离

D2：距离

D3：距离

D4：距离

D5：距离

D6：距离

D7：距离

D8：距离

D9：距离

D10：距离

D11：距离

D12：距离

X：轴

Y：轴

Z：轴

具体实施方式

现在用具体的语言来描述附图中说明的本公开的实施例，或实例。应理解的是，在此不打算限制本公开的范围。对所描述的实施例的任何改变或修改，以及对本文所描述的原理的任何进一步应用，都应被认为是与本公开内容有关的技术领域的普通技术人员通常会做的。参考数字可以在整个实施例中重复，但这并不一定表示一实施例的特征适用于另一实施例，即使它们共用相同的参考数字。

应理解的是，尽管用语第一、第二、第三等可用于描述各种元素、元件、区域、层或部分，但这些元素、元件、区域、层或部分不受这些用语的限制。相反，这些用语只是用来区分一元素、元件、区域、层或部分与另一元素、元件、区域、层或部分。因此，下面讨论的第一元素、元件、区域、层或部分可以称为第二元素、元件、区域、层或部分而不偏离本发明概念的教导。

本文使用的用语仅用于描述特定的实施例，并不打算局限于本发明的概念。正如本文所使用的，单数形式的“一”、“一个”及“该”也包括复数形式，除非上下文明确指出。应进一步理解，用语“包含”及“包括”，当在本说明书中使用时，指出了所述特征、整数、步骤、操作、元素或元件的存在，但不排除存在或增加一个或多个其他特征、整数、步骤、操作、元素、元件或其组。

图1A是俯视图，例示本公开一些实施例的存储器元件100。

在一些实施例中，存储器元件100可以包括单元(cell)区域，在该区域中形成存储器元件，例如图1A及图1B所示的结构。存储器元件可以包括，例如，动态随机存取存储器(DRAM)元件、一次性程序设计(OTP)存储器元件、静态随机存取存储器(SRAM)元件、或其他适合的存储器元件。在一些实施例中，DRAM可以包括，例如，晶体管，电容器，以及其他组件(component)。

在读取操作期间，字元线可以被启动，以打开晶体管。致能的晶体管允许电容器上的电压借由位元线而被感应放大器读取。在写入操作期间，当字元线被启动时，要写入的数据可以在位元线上提供。

在一些实施例中，存储器元件100可以包括周边区域(未显示)，用来形成逻辑元件(例如，系统芯片(SoC)、中央处理单元(CPU)、图形处理单元(GPU)、应用处理器(AP)、微控制器等)、射频(RF)元件、感应器元件、微机电系统(MEMS)元件、信号处理元件(例如，数字信号处理(DSP)元件)、前端元件(例如，模拟前端(AFE)元件)或其他元件。

如图1A所示，存储器元件100可以包括基底102，多个金属化层116-1和116-2，多个金属化层120-1和120-2，多个栅极介电质104-1和104-2，多个通道层106-1和106-2，以及介电质层112。

基底102可以是半导体基底，例如块状(bulk)半导体、绝缘体上的半导体(SOI)基底，或类似的基底。基底102可以包括元素(elementary)半导体，包括单晶形式、多晶形式或非晶(amorphous)形式的硅或锗，复合半导体材料，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟中的至少一种，合金半导体材料包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP中的至少一种，任何其他适合的材料，或其组合。在一些实施例中，合金半导体基底可以包括具有梯度Ge特征的SiGe合金，其中Si和Ge的组成随着特征的位置从一个比例变为另一个比例。在另一个实施例中，SiGe合金形成于硅基底上。在一些实施例中，硅锗合金可以借由与硅锗合金接触的另一种材料进行机械拉伸。在一些实施例中，基底102可以具有多层结构，或者基底102可以包括多层化合物半导体结构。

基底102可以在其中具有多个掺杂区域(未显示)。在一些实施例中，p型及/或n型掺杂物可被掺杂在基底102中。在一些实施例中，p型掺杂物包括硼(B)，其他第三族元素，或其任何组合。在一些实施例中，n型掺杂物包括砷(As)、磷(P)、其他V族元素，或其任何组合。

金属化层116-1和116-2中的每一个可以沿Y轴延伸。金属化层116-1和116-2中的每一个可以是平行的。在一些实施例中，金属化层116-1和116-2中的每一个可以被物理上分开。金属化层116-1和116-2可以包括导电材料，如钨(W)、铜(Cu)、铝(Al)、钽(Ta)、钼(Mo)、氮化钽(TaN)、钛、氮化钛(TiN)等，及/或其组合。在一些实施例中，金属化层116-1和116-2可以被称为字元线。

金属化层116-1可以包括侧壁116s1及与其相对的侧壁116s2。金属化层116-1的侧壁116s2可以面对金属化层116-2。在一些实施例中，金属化层116-1可以有突出部116-1p。在一些实施例中，金属化层116-1的突出部116-1p可以面对金属化层116-2。在一些实施例中，金属化层116-1的侧壁116s2可以朝向金属化层116-2突出，因此界定突出部116-1p。

金属化层116-2可以包括侧壁116s3及与侧壁116s3相对的侧壁116s4。金属化层116-2的侧壁116s3可以面对金属化层116-1。在一些实施例中，金属化层116-2可以有突出部116-2p。在一些实施例中，金属化层116-2的突出部116-2p可以面对金属化层116-1。在一些实施例中，金属化层116-2的侧壁116s3可以朝向金属化层116-1突出，因此界定突出部116-2p。

在一些实施例中，金属化层116-1的突出部116-1p与金属化层116-2的突出部116-2p可以错开。在一些实施例中，金属化层116-1的突出部116-1p沿X轴与金属化层116-2的突出部116-2p交错排列。在一些实施例中，金属化层116-1的突出部116-1p可以不沿X轴与金属化层116-2的突出部116-2p重叠。在其他实施例中，金属化层116-1的突出部116-1p可以沿X轴与金属化层116-2的突出部116-2p部分重叠。在一些实施例中，突出部116-1p及/或116-2p从俯视图看可以具有半圆或半椭圆的轮廓。然而，本公开的内容不旨在具有限制性。

金属化层120-1和120-2可以设置于金属化层116-1和116-2上。每个金属化层120-1和120-2可以沿X轴延伸。金属化层120-1和120-2中的每一个可以是平行的。每个金属化层120-1和120-2可以物理上分开。在一些实施例中，金属化层120-1和120-2可以位于比金属化层116-1和116-2高的水平位置。金属化层120-1和120-2可以包括导电材料，如钨、铜、铝、钽、氮化钽、钛、氮化钛等，及/或其组合。在一些实施例中，金属化层120-1和120-2可以被称为位元线。

在一些实施例中，栅极介电质104-1和104-2可以设置于字元线(例如116-1和116-2)的侧壁上(图中未标示)。在一些实施例中，栅极介电质104-1可以被嵌入金属化层116-1中。在一些实施例中，栅极介电质104-2可以被嵌入金属化层116-2中。在一些实施例中，栅极介电质104-1可以被金属化层116-1所包围。在一些实施例中，栅极介电质104-2可以被金属化层116-2所包围。在一些实施例中，栅极介电质104-1和104-2中的每一个可以沿Z轴与金属化层120-1或120-2重叠。

在一些实施例中，栅极介电质104-1和104-2可以包括氧化硅(SiO

在一些实施例中，通道层106-1和106-2中的每一个都可以设置于栅极介电质104-1或104-2的侧壁上(图中未标示)。在一些实施例中，通道层106-1和106-2中的每一个可以被嵌入栅极介电质104-1或104-2中。在一些实施例中，通道层106-1和106-2中的每一个可以被栅极介电质104-1或104-2所包围。在一些实施例中，通道层106-1和106-2中的每一个可以与栅极介电质104-1或104-2接触。在一些实施例中，通道层106-1和106-2中的每一个可以沿Z轴与金属化层120-1或120-2重叠。在一些实施例中，从俯视图看，通道层106-1和106-2中的每一个可以完全被栅极介电质104-1或104-2所包围。

在一些实施例中，通道层106-1和106-2中的每一个可以设置于金属化层116-1或116-2的侧壁上(图中未标示)。在一些实施例中，通道层106-1和106-2中的每一个可以被嵌入金属化层116-1或116-2中。在一些实施例中，通道层106-1和106-2中的每一个可以被金属化层116-1或116-2所包围。

在一些实施例中，通道层106-1和106-2可以错开。在一些实施例中，通道层106-1可以沿X轴与通道层106-2交错排列。在一些实施例中，通道层106-1可以沿X轴与金属化层116-1的突出部116-1p重叠。在一些实施例中，通道层106-2可以沿X轴与金属化层116-2的突出部116-2p重叠。

金属化层116-1的侧壁116s1沿X轴与通道层106-1之间可以有一个距离D1。金属化层116-1的侧壁116s2沿X轴与通道层106-1之间可以有一个距离D2。在一些实施例中，距离D1可以与距离D2不同。在一些实施例中，距离D2可以大于距离D1。

金属化层116-2的侧壁116s3沿X轴与通道层106-2之间可以有一个距离D3。金属化层116-2沿X轴与通道层106-2的侧壁116s4之间可以有一个距离D4。在一些实施例中，距离D3可以与距离D4不同。在一些实施例中，距离D3可以大于距离D4。

在一些实施例中，金属化层116-1的侧壁116s1可以有相对直的边缘。在一些实施例中，金属化层116-2的侧壁116s4可以具有相对直的边缘。金属化层116-1的金属化层116-1s沿X轴与金属化层116-2的侧壁116s4之间可以有一个距离D5。在一些实施例中，距离D5可以沿Y轴实质上均匀或不变。

金属化层116-1的侧壁116s2沿X轴与金属化层116-2的侧壁116s3之间可以有一个距离D6。在一些实施例中，距离D6可以沿Y轴变化。

通道层106-1和106-2的材料可以包括非晶态半导体、多晶态半导体及/或金属氧化物。半导体可以包括，但不限于，锗(Ge)，硅(Si)，锡(Sn)，锑(Sb)。金属氧化物可包括但不限于：氧化铟；氧化锡；氧化锌；双组件金属氧化物，如In-Zn基氧化物、Sn-Zn基氧化物、Al-Zn基氧化物、Zn-Mg基氧化物、Sn-Mg基氧化物、In-Mg基氧化物或In-Ga基氧化物。三组件金属氧化物，如In-Ga-Zn基氧化物(也表示为IGZO)、In-Al-Zn基氧化物、In-S基氧化物(也表示为ITO)、In-Sn-Zn基氧化物、Sn-Ga-Zn基氧化物、Al-Ga-Zn基氧化物、Sn-Al-Zn基氧化物、In-Hf-Zn基氧化物、In-La-Zn基氧化物、In-Ce-Zn基氧化物、In-Pr-Zn基氧化物、In-Nd-Zn基氧化物、In-Sm-Zn基氧化物、In-Eu-Zn基氧化物、In-Gd-Zn基氧化物、In-Tb-Zn基氧化物、In-Dy-Zn基氧化物、In-Ho-Zn基氧化物、In-Er-Zn基氧化物、In-Tm-Zn基氧化物、In-Yb-Zn基氧化物或In-Lu-Zn基氧化物；以及四组件金属氧化物，如In-Sn-Ga-Zn基氧化物、In-Hf-Ga-Zn基氧化物、In-Al-Ga-Zn基氧化物、In-Sn-Al-Zn基氧化物、In-Sn-Hf-Zn基氧化物或In-Hf-Al-Zn基氧化物，但本公开不限于此。

在一些实施例中，介电质层112可以设置于金属化层116-1或116-2的侧壁上(图中未标示)。在一些实施例中，介电质层112可以设置于金属化层116-1与116-2之间。在一些实施例中，每个栅极介电质104-1和104-2可以与介电质层112物理上分开。在一些实施例中，栅极介电质104-1和104-2中的每一个可以借由金属化层116-1或116-2与介电质层112物理上分开。

在一些实施例中，通道层106-1或106-2中的每一个可以与介电质层112物理上分开。在一些实施例中，通道层106-1或106-2可以借由栅极介电质104-1和104-2以及金属化层116-1或116-2与介电质层112物理上分开。

介电质层112可以包括氧化硅(SiO

图1B是例示本公开一些实施例的图1A的存储器元件100沿A-A'线的剖视图。

如图1B所示，存储器元件100还可以包括多个电容器108-1和108-2、介电质层110、介电质层114以及接触插塞118。

在一些实施例中，电容器108-1可以透过接触插塞118及通道层106-1与金属化层120-1电连接。在一些实施例中，电容器108-2可以透过接触插塞118及通道层106-2与金属化层120-2电连接。

在一些实施例中，电容器108-1和108-2可以被嵌入基底102中。在一些实施例中，电容器108-1和108-2中的每一个可以包括一第一电极、一电容器介电质以及一第二电极(图中未标示)。在一些实施例中，电容器108-1和108-2中的每一个从俯视图看可以具有圆形、椭圆形、椭圆或类似的轮廓。在一些实施例中，电容器介电质可以围绕第一电极。在一些实施例中，第二电极可以围绕第一电极。在一些实施例中，第二电极可以围绕电容器介电质。在一些实施例中，电容器介电质可以设置于第一电极与第二电极之间。

第一电极及/或第二电极可以包括半导体材料或导电材料。半导体材料可以包括多晶硅或其他适合的材料。导电材料可包括钨、铜、铝、钽或其他适合的材料。

电容器介电质可以包括介电质材料，如氧化硅、氧化钨、氧化锆、氧化铜、氧化铝、氧化铪或类似材料。

在一些实施例中，接触插塞118可以设置于电容器108-1与通道层106-1之间。接触插塞118可以包括半导体材料或导电材料。

介电质层110可以设置于基底102上。介电质层110可以包括氧化硅(SiO

介电质层114可以设置于金属化层116-1和116-2上。介电质层114可以包括氧化硅(SiO

在一些实施例中，栅极介电质104-1和104-2中的每一个可以穿透介电质层114。在一些实施例中，栅极介电质104-1和104-2中的每一个可以穿透介电质层110。在一些实施例中，每个栅极介电质104-1和104-2可以穿透金属化层116-1或116-2。

在一些实施例中，通道层106-1和106-2中的每一个可以穿透介电质层114。在一些实施例中，通道层106-1和106-2中的每一个可以穿透介电质层110。在一些实施例中，通道层106-1和106-2中的每一个可以穿透金属化层116-1或116-2。

在一些实施例中，字元线(例如，金属化层116-1或116-2)、栅极介电质104-1或104-2以及通道层106-1或106-2可以包括在晶体管中。在读取操作期间，字元线(例如，金属化层116-1或116-2)可以被启动，开启晶体管，它可以形成于周边区域。致能的晶体管允许电容(例如，电容器108-1或电容器108-2)上的电压被感应放大器借由位元线(例如，金属化层120-1或120-2)读取。在写入操作期间，当字元线(如金属化层116-1或116-2)被启动时，要写入的数据可以提供给位元线(如金属化层120-1或120-2)。

在本实施例中，金属化层116-1可以有突出部116-1p，而通道层106-1可以部分地被突出部116-1p所包围。突出部116-1p可以允许在金属化层116-1定图形(patterning)时有相对大的叠置误差(overlay error)，这可以防止金属化层116-1与通道层106-1之间的漏电。

在此实施例中，金属化层116-1的突出部116-1p可以面对金属化层116-2，而金属化层116-2的突出部116-2p可以面对金属化层116-1，因此减小存储器元件100的尺寸。

图2A及图2B例示本公开一些实施例的存储器元件200，其中图2A是俯视图，图2B是图2A沿B-B'线的剖视图。应该注意的是，为了简洁起见，图2A中省略了一些元素或特征。存储器元件200与图1A及图1B中所示的存储器元件100相似，两者之间的区别如下。

如图2A所示，存储器元件200可以包括基底202，多个金属化层216-1和216-2，多个栅极介电质204-1和204-2，多个通道层206-1和206-2，以及介电质层212。

金属化层216-1和216-2中的每一个可以沿Y轴延伸。金属化层216-1和216-2中的每一个可以是平行的。在一些实施例中，金属化层216-1和216-2中的每一个可以被物理上分开。金属化层216-1及金属化层216-2的材料可以与金属化层116-1的材料相同或相似。在一些实施例中，金属化层216-1和216-2可以被称为顶部字元线。在一些实施例中，金属化层116-1和116-2(如图2B所示)可被称为底部字元线。

在一些实施例中，基底202的材料可以与基底102的材料相同或相似。在一些实施例中，基底202也可以被称为顶部基底。在一些实施例中，基底102(如图2B所示)也可被称为底部基底。

金属化层216-1可以包括侧壁216s1及与其相对的侧壁216s2。金属化层216-1的侧壁216s2可以面对金属化层216-2。在一些实施例中，金属化层216-1可以有突出部216-1p。在一些实施例中，金属化层216-1的突出部216-1p可以面对金属化层216-2。在一些实施例中，金属化层216-1的侧壁216s2可以朝向金属化层216-2突出，因此界定突出部216-1p。

金属化层216-2可以包括侧壁216s3及与其相对的侧壁216s4。金属化层216-2的侧壁216s3可以面对金属化层216-1。在一些实施例中，金属化层216-2可以有突出部216-2p。在一些实施例中，金属化层216-2的突出部216-2p可以面对金属化层216-1。在一些实施例中，金属化层216-2的侧壁216s3可以朝向金属化层216-1突出，因此界定突出部216-2p。

在一些实施例中，金属化层216-1的突出部216-1p与金属化层216-2的突出部216-2p可以错开。在一些实施例中，金属化层216-1的突出部216-1p可以沿X轴与金属化层216-2的突出部216-2p交错排列。在一些实施例中，金属化层216-1的突出部216-1p可以不沿X轴与金属化层216-2的突出部216-2p重叠。在其他实施例中，金属化层216-1的突出部216-1p可以沿X轴与金属化层216-2的突出部216-2p部分重叠。在一些实施例中，突出部216-1p及/或216-2p从俯视图看可以具有半圆或半椭圆的轮廓。然而，本公开的内容不旨在具有限制性。

在一些实施例中，金属化层216-1可以设置于金属化层120-1上。在一些实施例中，金属化层216-2可以设置于金属化层120-2上。在一些实施例中，金属化层216-1和216-2中的每一个可以位于比金属化层120-1和120-2高的水平位置。

在一些实施例中，栅极介电质204-1和204-2可以设置于字元线的侧壁上(图中未标示)。在一些实施例中，栅极介电质204-1可以被嵌入金属化层216-1中。在一些实施例中，栅极介电质204-2可以被嵌入金属化层216-2中。在一些实施例中，栅极介电质204-1可以被金属化层216-1所包围。在一些实施例中，栅极介电质204-2可以被金属化层216-2所包围。在一些实施例中，栅极介电质204-1和204-2中的每一个可以沿Z轴与金属化层120-1或120-2重叠。

在一些实施例中，栅极介电质204-1和204-2的材料可以与栅极介电质104-1的材料相同或相似。在一些实施例中，栅极介电质204-1和204-2可被称为顶部栅极介电质层，而栅极介电质104-1和104-2(如图2B所示)可被称为底部栅极介电质层。

在一些实施例中，通道层206-1和206-2中的每一个可以设置于栅极介电质204-1或204-2的侧壁上(图中未标示)。在一些实施例中，通道层206-1和206-2中的每一个可以被嵌入栅极介电质204-1或204-2中。在一些实施例中，通道层206-1和206-2中的每一个可以被栅极介电质204-1或204-2所包围。在一些实施例中，通道层206-1和206-2中的每一个可以与栅极介电质204-1或204-2接触。

在一些实施例中，通道层206-1和206-2中的每一个可以设置于金属化层216-1或216-2的侧壁上(图中未标示)。在一些实施例中，通道层206-1和206-2中的每一个可以被嵌入金属化层216-1或216-2中。在一些实施例中，通道层206-1和206-2中的每一个可以被金属化层216-1或216-2所包围。

在一些实施例中，通道层206-1和206-2的材料可以与通道层106-1的材料相同或相似。在一些实施例中，通道层206-1和206-2可被称为顶部通道层，而通道层106-1和106-2(如图2B所示)可被称为底部通道层。

在一些实施例中，通道层206-1和206-2可以错开。在一些实施例中，通道层206-1可以沿X轴与通道层206-2交错排列。在一些实施例中，通道层206-1可以不沿X轴与通道层206-2重叠。在一些实施例中，通道层206-1可以沿X轴与突出部216-1p重叠。在一些实施例中，通道层206-2可以沿X轴与突出部216-2p重叠。

在一些实施例中，通道层206-1和206-2中的每一个可以沿Z轴与金属化层120-1或120-2重叠。在一些实施例中，从俯视图看，通道层206-1和206-2中的每一个可以完全被栅极介电质204-1或204-2所包围。

金属化层216-1的侧壁216s1沿X轴与通道层206-1之间可以有一个距离D7。金属化层216-1的侧壁216s2沿X轴与通道层206-1之间可以有一个距离D8。在一些实施例中，距离D7可以与距离D8不同。在一些实施例中，距离D8可以大于距离D7。

金属化层216-2的侧壁216s3沿X轴与通道层206-2之间可以有一个距离D9。金属化层216-2的侧壁216s4沿X轴与通道层206-2之间可以有一个距离D10。在一些实施例中，距离D9可以与距离D10不同。在一些实施例中，距离D9可以大于距离D10。

在一些实施例中，金属化层216-1的侧壁216s1可以有相对直的边缘。在一些实施例中，金属化层216-2的侧壁216s4可以具有相对直的边缘。金属化层216-1的金属化层216-1s与金属化层216-2的侧壁216s4之间沿X轴可以有一个距离D11。在一些实施例中，距离D11可以沿Y轴实质上均匀或不变。

金属化层216-1的侧壁216s2沿X轴与金属化层216-2的侧壁216s3之间可以有一个距离D12。在一些实施例中，距离D12可以沿Y轴变化。

在一些实施例中，介电质层212可以设置于金属化层216-1或216-2的侧壁上。在一些实施例中，介电质层212可以设置于金属化层216-1和216-2之间。在一些实施例中，栅极介电质204-1和204-2中的每一个可以与介电质层212物理上分开。在一些实施例中，栅极介电质204-1和204-2中的每一个可以借由金属化层216-1或216-2与介电质层212物理上分开。在一些实施例中，介电质层212的材料可以与介电质层112的材料相同或相似。

在一些实施例中，通道层206-1或206-2中的每一个可以与介电质层212物理上分开。在一些实施例中，通道层206-1或206-2可以借由栅极介电质204-1和204-2以及金属化层216-1或216-2与介电质层212物理上分开。

如图2B所示，存储器元件200可以包括单元140-1、140-2、240-1和240-2。每个单元240-1和240-2可以位于比单元140-1和140-2高的水平位置。在一些实施例中，每个单元140-1和140-2也可以被称为底部单元。在一些实施例中，单元240-1和240-2中的每一个也可以被称为顶部上单元。

单元140-1可以包括电容器108-1，通道层106-1，金属化层116-1，接触插塞118-1以及金属化层120-1。

单元140-2可以包括电容器108-2，通道层106-2，金属化层116-2，接触插塞118-2以及金属化层120-2。

单元240-1可以包括电容器208-1，通道层206-1，金属化层216-1，接触插塞218-1以及金属化层120-1。

单元240-2可以包括电容器208-2，通道层206-2，金属化层216-2，接触插塞218-2以及金属化层120-2。

在一些实施例中，金属化层216-1的突出部216-1p可以沿Z轴与金属化层116-1的突出部116-1p部分或完全重叠。在一些实施例中，金属化层216-2的突出部216-2p可以沿Z轴与金属化层116-2的突出部116-2p部分或完全重叠。

在一些实施例中，金属化层120-1和120-2可以设置于介电质层150内。在一些实施例中，金属化层120-1可以设置于单元140-1与240-1之间。在一些实施例中，金属化层120-1可以设置于通道层106-1与206-1之间。

在一些实施例中，金属化层120-1可以设置于通道层106-1与206-1之间。在一些实施例中，金属化层120-1可以设置于金属化层116-1与216-1之间。在一些实施例中，金属化层120-1可以设置于电容器108-1与208-1之间。在一些实施例中，金属化层120-1可以设置于通道层106-1与电容器208-1之间。在一些实施例中，金属化层120-1可用作单元140-1和240-1的共用位元线。在一些实施例中，金属化层120-2可以用作为单元140-2和240-2的共用位元线。

在这个实施例中，金属化层120-1可以用作共用位元线。因此，存储器元件200的尺寸可以减少。此外，存储器元件200的电容可以增加。

图3是流程图，例示本公开一些实施例的存储器元件的制备方法300。

制备方法300从操作302开始，其中可以提供一基底。在一些实施例中，一第一电容器及一第二电容器可形成于该基底内。在一些实施例中，可在该基底内并在该第一电容器及该第二电容器上形成一接触插塞。在一些实施例中，可在该基底上形成一第一介电质层。在一些实施例中，可在该第一介电质层上形成一导电层。在一些实施例中，可在该导电层上形成一第二介电质层。

制备方法300继续进行操作304，在该操作中可以执行一定图形制程，以去除该第一介电质层、该第二介电质层以及该导电层的一部分。因此，形成一第一字元线及一第二字元线。可以形成多个开口，以曝露该基底的一上表面。

在一些实施例中，该导电层可被定图形以形成该第一字元线的一第一突出部。在一些实施例中，该导电层可被定图形以形成一第二字元线的一第二突出部。在一些实施例中，该第一突出部可以面对该第二字元线。在一些实施例中，该第二突出部可以面对该第一字元线。

制备方法300继续进行操作306，其中可形成一第三介电质层以填充该开口。

制备方法300继续进行操作308，其中该第二介电质层、该第一字元线和该第二字元线以及该第一介电质层的一部分可以被移除。可在该第一字元线中形成一开口。可以在该第二字元线中形成一开口。

制备方法300继续进行操作310，其中一第一栅极介电质及一第一通道层可形成于该第一字元线的开口内。该第二栅极介电质及该第二通道层可形成于该第二字元线的开口内。

制备方法300继续进行操作312，其中可在该第一通道层及该第二通道层上分别形成一第一位元线及一第二位元线，因此形成一存储器元件。

制备方法300仅仅是一个例子，并不旨在将本公开内容限制在权利要求中明确提到的范围之外。可以在制备方法300的每个操作之前、期间或之后提供额外的操作，所描述的一些操作可以被替换、消除或重新排序，用于该方法的其他实施例。在一些实施例中，制备方法300可以包括图3中未描绘的进一步操作。在一些实施例中，制备方法300可以包括图3中描述的一个或多个操作。

图4A至图9A及图4B至图9B例示本公开一些实施例的存储器元件制备方法的一个或多个阶段，其中图4A至图9A是俯视图，而图4B至图9B分别是图4A至图9A沿A-A'线的剖视图。应该注意的是，为了简洁起见，一些元素在剖视图中得到说明，但在俯视图中没有。

如图4A及图4B所示，可以提供基底102。在一些实施例中，电容器108-1和108-2可以形成于基底102内。在一些实施例中，接触插塞118可以形成于基底102内及电容器108-1和108-2上。在一些实施例中，可在基底102上形成介电质层110。在一些实施例中，可在介电质层110上形成导电层116。在一些实施例中，可以在导电层116上形成介电质层114。介电质层110和介电质层114的制作技术可以包含化学气相沉积(CVD)、原子层沉积(ALD)、物理气相沉积(PVD)、低压化学气相沉积(LPCVD)或其他适合的制程。导电层116的制作技术可以包含溅镀、PVD或其他适合的制程。

如图5A及图5B所示，可以执行定图形制程以去除介电质层110、介电质层114以及导电层116的一部分。因此，形成金属化层116-1和116-2。可以形成多个开口116-r1，以曝露基底102的上表面。定图形制程可以包括微影、蚀刻或其他适合的制程。微影制程可包括光阻涂层(例如，旋涂)、软烘烤、遮罩对准、曝光、曝光后烘烤、光阻显影、冲洗以及干燥(例如，硬烘烤)。蚀刻制程可以包括，例如，干式或湿式蚀刻。

在一些实施例中，导电层116可被定图形以形成金属化层116-1的突出部116-1p。在一些实施例中，导电层116可被定图形，以形成金属化层116-2的突出部116-2p。在一些实施例中，突出部116-1p可以面对金属化层116-2。在一些实施例中，突出部116-2p可以面对金属化层116-1。

如图6A及图6B所示，可以形成介电质层112以填充开口116-r1。介电质层112的制作技术可以包含CVD、ALD、PVD、LPCVD或其他适合的制程。

如图7A及图7B所示，介电质层114、金属化层116-1和116-2以及介电质层110的一部分可以被移除。可以形成金属化层116-1的开口116r2-1。可以形成金属化层116-2的开口116r2-2。在一些实施例中，开口116r2-1和116r2-2可以错开。在一些实施例中，开口116r2-1可以不沿X轴与开口116r2-2重叠。在其他实施例中，开口116r2-1可以沿X轴与开口116r2-2部分地重叠。

如图8A及图8B所示，在开口116r2-1内可以形成栅极介电质104-1及通道层106-1。栅极介电质104-2及通道层106-2可形成于开口116r2-2内。栅极介电质104-1和104-2以及通道层106-1和106-2的制作技术可以包含CVD、ALD、PVD、LPCVD或其他适合的制程。

如图9A及图9B所示，金属化层120-1和120-2可形成于介电质层112上，因此形成存储器元件100。金属化层120-1和120-2的制作技术可以包含溅镀、PVD或其他适合的制程。

在本实施例中，字元线(例如116-1及/或116-2)有一突出部(例如116-1p和116-2P)。当字元线经定图形以形成其内通道层(例如106-1及/或106-2)的开口(例如116r2-1及/或116r2-2)时，突出部可以允许相对较大的叠置误差。因此，字元线和通道层之间的漏电可以被防止。

本公开的一个方面提供一种存储器元件。该存储器元件包括一基底、一介电质层、一第一金属化层、一第一通道层、一第二金属化层以及一第二通道层。该介电质层设置于该基底上。该第一金属化层设置于该介电质层内，并沿一第一方向延伸。该第一通道层被该第一金属化层所包围。该第二金属化层设置于该介电质层内并沿该第一方向延伸。该第二通道层被该第二金属化层所包围。该第一金属化层包括朝向该第二金属化层突出的一第一突出部。

本公开的另一个方面提供另一种存储器元件。该存储器元件包括一底部基底、一第一底部单元、一顶部基底、一第一顶部单元以及一共用位元线。该第一底部单元包括设置于该底部基底内的一第一底部电容器。该第一底部单元还包括设置于该底部基底上并沿一第一方向延伸的一第一底部字元线。该第一底部单元更包括被该第一底部字元线所包围的一第一底部通道层。该第一顶部单元包括设置于该顶部基底内的一第一顶部电容器。该第一顶部单元还包括设置于该顶部基底上并沿该第一方向延伸的一第一顶部字元线。该第一顶部单元更包括被该第一顶部字元线所包围的一第一顶部通道层。该共用位元线设置于该第一底部单元与该第一顶部单元之间，并沿实质上垂直于该第一方向的一第二方向延伸。

本公开的另一个方面提供一种存储器元件的制备方法。该制备方法包括提供一基底。该制备方法还包括在该基底上形成一导电层。该制备方法更包括对该导电层进行定图形，以形成沿一第一方向延伸的一第一金属化层及一第二金属化层。该第一金属化层具有向该第二金属化层突出的一第一突出部。此外，该制备方法还包括在该第一金属化层内形成一第一通道层，在该第二金属化层内形成一第二通道层。

本公开的实施例提供一种存储器元件。该存储器元件可包括具有突出部的字元线。突出部可以使字元线定图形的叠置误差相对较大，以形成一个开口(其中形成一通道层)，这可以防止字元线与通道层之间的电泄漏。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所界定的本公开的精神与范围。例如，可用不同的方法实施上述的许多过程，并且以其他过程或其组合替代上述的许多过程。

再者，本申请案的范围并不受限于说明书中所述的过程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的过程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等过程、机械、制造、物质组成物、手段、方法、或步骤是包括于本申请案的权利要求内。