一种图像传感器像素结构及图像传感器

技术领域

本发明涉及CMOS图像传感器领域，特别是涉及一种图像传感器像素结构和包含该图像传感器像素结构的图像传感器。

背景技术

目前，随着智能化时代的日新月异，摄像头对于消费者来说已经是耳熟能详的名词，而拍照性能的高低与CMOS图像传感器(CIS)芯片具有直接的关系。而随着CMOS图像传感器的像素水平提升，其单一像素尺寸越来越小，使得单一像素表面上可用于放置传输晶体管的栅极的区域非常有限。传输晶体管的栅极尺寸的减小会给器件带来短沟道效应(SCE，Short Channel Effect)和窄沟道效应(NCE，Narrow Channel Effects)的技术问题，进一步导致电荷泄漏和其他更多问题。

发明内容

有鉴于此，本发明提供一种图像传感器像素结构和包含该图像传感器像素结构的图像传感器。

本发明提供了一种图像传感器像素结构，包括多个阵列排布的像素单元，每个像素单元包括：

半导体衬底，具有相对的第一面和第二面；

光电转换区，自第一面延伸至半导体衬底中，以形成光电转换元件；

浮动扩散区，自第一面延伸至半导体衬底中；

传输晶体管，耦接于光电转换区与浮动扩散区之间，传输晶体管包括传输栅，其中，传输栅的延伸路径经过第一面的中心点，且传输栅的延伸方向与第一面的第一对角方向形成一角度Q，0°≤Q＜5°。

可选的，传输栅为平面栅。

可选的，传输栅为槽栅，自第一面延伸至半导体衬底中。

可选的，相邻的像素单元之间设置有沟槽隔离区，槽栅延伸至沟槽隔离区，其中，位于沟槽隔离区的槽栅的深度大于位于像素单元内的槽栅的深度。

可选的，传输栅的延伸方向为第一面的第一对角方向。

可选的，第一对角方向上的各像素单元的传输栅连为一体。

可选的，像素单元还包括复位晶体管和读出电路，且相邻的两个像素单元共用一个复位晶体管以及读出电路。

可选的，复位晶体管位于共用同一复位晶体管的两个像素单元中任意一个的侧边；读出电路包括放大晶体管及行选择晶体管，放大晶体管与行选择晶体管位于共用同一读出电路的两个像素单元之间。

可选的，复位晶体管位于共用同一复位晶体管的两个像素单元相互远离的一侧；读出电路包括放大晶体管及行选择晶体管，放大晶体管与行选择晶体管位于共用同一读出电路的两个像素单元之间；像素单元还包括增益控制晶体管，相邻的两个像素单元共用一个增益控制晶体管，且增益控制晶体管位于共用同一增益控制晶体管的两个像素单元中任意一个的侧边。

本发明还提供了一种图像传感器，包括上述图像传感器像素结构。

与现有技术相比，本发明至少具有如下突出的优点之一：

本发明将像素阵列旋转一定角度，使得传输晶体管的栅极设置于像素区的对角线方向，在横向长度上增加了传输栅的面积，解决传输栅尺寸过小给器件带来短沟道效应和窄沟道效应的问题；并进一步将传输晶体管的栅极设计为鞍形的槽栅，在纵向深度上也增加了传输栅的面积；同时，像素单元的第一对角方向上相邻的各个像素单元的传输栅之间相互连接，以将门宽增加到最大；将相互连接的传输栅设置于二共享像素结构中，可以进一步节省放置传输栅的面积，从而可以增加二共享像素结构中其他元器件的放置面积。

附图说明

图1是本发明提供的一种图像传感器像素结构的局部结构示意图；

图2是图1所示的图像传感器像素结构沿C-C’方向的剖面结构示意图；

图3是图1所示的图像传感器像素结构的一种俯视结构示意图；

图4是图1所示的图像传感器像素结构的另一种俯视结构示意图；

图5是图1所示的图像传感器像素结构沿B-B’方向的剖面结构示意图；

图6是本发明提供的另一种图像传感器像素结构的局部结构示意图；

图7是本发明提供的一种图像传感器像素结构的电路结构示意图；

图8是图7所示的图像传感器像素结构的局部结构示意图；

图9是本发明提供的另一种图像传感器像素结构的电路结构示意图；

图10是图9所示的图像传感器像素结构的局部结构示意图；

图11是本发明提供的一种图像传感器像素结构的时序图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。其中，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

本发明提供了一种图像传感器像素结构，包括多个阵列排布的像素单元，每个像素单元的结构参考图1-3，图1是本发明提供的一种图像传感器像素结构的局部结构示意图，图2是图1所示的图像传感器像素结构沿C-C’方向的剖面结构示意图，图3是图1所示的图像传感器像素结构的一种俯视结构示意图。如图所示，每个像素单元包括：半导体衬底101，具有相对的第一面X和第二面Y；光电转换区102，自第一面X延伸至半导体衬底101中，以形成光电转换元件110；浮动扩散区103，自第一面X延伸至半导体衬底101中；传输晶体管104，耦接于光电转换区102与浮动扩散区103之间，传输晶体管103包括传输栅120，传输栅120的延伸路径经过第一面X的中心点，传输栅120的延伸方向与第一面X的第一对角方向A1形成一角度Q，且0°≤Q＜5°。

需要说明的，图2中的光电转换区102即图1和图3中光电转换区AA，图2中的浮动扩散区103即图3中FD，图2中的传输栅120即图3中传输栅TX gate，为方便描述，之后皆用简称来说明，并不再赘述。

可选的，像素的感光面为半导体衬底的第二面，即在本发明实施例中，图像传感器像素结构为背照式图像传感器。

可选的，在本发明实施例中，传输栅TX gate为槽栅，自第一面延伸至半导体衬底中。从工艺角度出发，将传输栅TX gate设置为槽栅结构更易于控制其长宽比，进而可以简化工艺流程，保证工艺的精度。再者，位于光电转换区和浮动扩散区之间的槽栅可以隔绝了二者之间的电流泄漏通道，从而提升物理隔离效果。当然，可选的，传输栅TX gate也可以为现有技术中常见的平面栅结构。

可以理解的，如图3所示，在本发明实施例中，第一面X包括第一对角方向A1和第二对角方向A2，其中，第二对角方向A2为一个像素单元中光电转换区和浮动扩散区依次排列的方向，而第一对角方向A1垂直于第二对角方向A2。

传输栅TX gate的延伸方向与第一面X的第一对角方向A1形成一角度Q，且0°≤Q＜5°，使得传输栅的横向长度得到增加，提升了传输栅TX gate的面积；进一步可选的，如图4所示，图4是图1所示的图像传感器像素结构的另一种俯视结构示意图，当Q＝0，即传输栅TXgate的延伸方向与第一面X的第一对角方向A1相同时，传输栅TX gate的横向长度在像素单元中达到最大值，进一步提升了传输栅TX gate的面积。

在现有技术中，像素单元的传输栅常沿一倾斜角度设置于光电转换区的角部，当图像传感器中单一像素单元的尺寸进一步减小，位于光电转换区的角部的传输栅会由于短沟道效应和窄沟道效应导致电荷泄漏等问题，影响图像传感器的性能。而在本发明实施例中，通过使传输栅的延伸方向经过每个像素单元的半导体衬底表面的中心点，并尽可能使传输栅从半导体衬底表面的对角线方向延伸，从横向长度上增加了传输栅的面积，进而解决短沟道效应和窄沟道效应导致的电荷泄漏等问题。

结合参考图1-5，图5是图1所示的图像传感器像素结构沿B-B’方向的剖面结构示意图。在本发明实施例中，相邻的像素单元之间还设置有沟槽隔离区(图2中105、图1和3-5中的STI)，槽栅TX gate延伸至沟槽隔离区STI，其中，位于沟槽隔离区STI的槽栅的深度大于位于像素单元内的槽栅的深度，使得传输栅形成如图5所示的鞍形结构。

可以理解的，将传输晶体管的栅极设置为槽栅，可以在不影响图像传感器性能的前提下，尽可能增加传输栅纵向深度，即进一步增加传输栅的面积；而控制像素单元内和沟槽隔离区STI的刻蚀速率不同，使得位于沟槽隔离区105的槽栅的深度大于位于像素单元内的槽栅的深度，不影响像素单元内其他元器件的功能，并使得位于沟槽隔离区105的槽栅的面积增大，也增加了单一像素中传输栅的整体面积。

在一些实施例中，如图6所示，位于第一对角方向A1上的各像素单元中的传输栅TXgate连为一体，即位于第一对角方向A1上的各个像素单元组成了像素行，共用同一行选控制信号，如此设置可使传输栅TX gate的门宽比进一步增大，同时也简化了工艺流程，进而节约成本。

在另一些实施例中，可将位于第一对角方向上的各像素单元中的传输栅连为一体的技术方案应用到二共享像素结构中，进而增加二共享像素结构中的传输栅的面积。参考图7所示，图7是本发明提供的一种图像传感器像素结构的电路结构示意图，在本实施例中，像素单元还包括复位晶体管RST和读出电路，其中，传输栅接入传输控制信号tx，复位晶体管RST的栅极接入复位信号rst，且相邻的两个像素单元共用一个复位晶体管RST以及读出电路，使得二共享像素结构的各像素行上的像素单元的传输栅相互连接，并每一像素行的像素单元均接收同一传输控制信号tx，可以进一步节省放置传输栅的面积，从而可以增加二共享像素结构中其他元器件的放置面积，使得电路设计布局有更多的可能性。

具体的，器件结构布局如图8所示，图8是图7所示的图像传感器像素结构的局部结构示意图。像素单元(0，0)和像素单元(0，1)共用一个复位晶体管RST，而复位晶体管RST位于共用同一复位晶体管的两个像素单元中任意一个的侧边，即复位晶体管RST可以位于像素单元(0，0)的侧边，也可以位于像素单元(0，1)的侧边；读出电路包括放大晶体管SF及行选择晶体管RS，放大晶体管SF与行选择晶体管RS位于共用同一读出电路的两个像素单元之间，如图8中像素单元(0，0)和像素单元(0，1)之间。更具体的，复位晶体管RST的漏极接入电源端，放大晶体管SF的漏极接入电源端，复位晶体管RST的源极、放大晶体管SF的栅极以及传输晶体管TX的源极共接于浮动扩散区FD，放大晶体管SF的源极与行选择晶体管RS的漏极连接，行选择晶体管RS的栅极接入行选择信号rs，行选择晶体管RS的源极作为像素电路的输出端，以输出像素信号。

可选的，在一些实施例中，像素单元还包括连接于复位晶体管RST与浮动扩散区之间的增益控制晶体管DCG，增益控制晶体管DCG的栅极接入增益控制信号dcg，相邻的两个像素单元共用一个增益控制晶体管DCG。如图9、10所示，图9是本发明提供的另一种图像传感器像素结构的电路结构示意图，图10是图9所示的图像传感器像素结构的局部结构示意图。其中，复位晶体管RST位于共用同一复位晶体管的两个像素单元相互远离的一侧；放大晶体管SF与行选择晶体管RS位于共用同一读出电路的两个像素单元之间；增益控制晶体管DCG位于共用同一增益控制晶体管的两个像素单元中任意一个的侧边。除了由于增益控制晶体管连接于复位晶体管与浮动扩散区之间产生的电路连接关系外，更具体的电路连接关系与上述实施例相同，在此不做赘述。

进一步的，本发明实施例的图像传感器像素结构的电路时序图如图11所示，结合参考图9-11，以连接Pix<0>上的像素列为例，像素单元(0，0)和像素单元(0，1)共用同一复位晶体管RST0、增益控制晶体管DCG0、放大晶体管SF0和行选择晶体管RS0，且复位晶体管RST0接收复位信号rst<0>，增益控制晶体管DCG0接收增益控制dcg<0>，行选择晶体管RS0接收行选择信号rs<0>，像素单元(0，0)的传输栅接收传输控制信号txa<0>，像素单元(0，1)的传输栅接收传输控制信号txb<0>；同理，像素单元(0，2)和像素单元(0，3)共用同一复位晶体管RST1、增益控制晶体管DCG1、放大晶体管SF1和行选择晶体管RS1，且复位晶体管RST1接收复位信号rst<1>，增益控制晶体管DCG1接收增益控制dcg<1>，行选择晶体管RS1接收行选择信号rs<1>，像素单元(0，2)的传输栅接收传输控制信号txa<1>，像素单元(0，3)的传输栅接收传输控制信号txb<1>。在图10中，Row0 PixA代表着像素单元(0，0)所在像素行的读出，Row0 PixB代表着像素单元(0，1)所在像素行的读出，Row1 PixA代表着像素单元(0，2)所在像素行的读出，Row1 PixA代表着像素单元(0，3)所在像素行的读出。

在一些实施例中，图像传感器像素结构的工艺制造方法，具体包括以下步骤：

S1：提供半导体衬底，所述半导体衬底具有相对的第一面和第二面。

可选的，半导体衬底为硅衬底。

S2：在半导体衬底上形成沟槽隔离区。

在半导体衬底上形成沟槽隔离区的步骤主要包括浅槽刻蚀、氧化物填充和氧化物平坦化。具体的，在硅衬底上通过光刻将沟槽隔离区图形曝光在光刻胶上，并通过刻蚀工艺在硅衬底上形成浅槽，在浅槽中沉积氧化硅，以形成沟槽隔离区，在本实施例中，可通过化学气相沉积工艺在浅槽中淀积氧化硅，最后通过化学机械抛光或氮化物去除等工艺使得其平坦化。

S3：在半导体衬底的第一面上形成传输晶体管的传输栅，其中，传输栅的延伸路径经过第一面的中心点，且传输栅的延伸方向与第一面的第一对角方向形成一角度Q，0°≤Q＜5°。

可选的，传输晶体管的传输栅可以为平面栅或者槽栅。平面栅为集成电路制造的常规工艺，在此不做叙述。而形成槽栅的步骤具体包括：由于传输栅图形位置在各沟槽隔离区的交叉处。而因为是线性图案，此处可以直接光刻成形，也可以使用沉积-刻蚀-沉积的工艺降低光刻成本提高栅极形成精度。对于光刻成形，具体为在硅衬底上通过光刻将传输栅图形曝光在光刻胶上，并通过刻蚀工艺在硅衬底上形成浅槽，并在浅槽中沉积多晶硅以形成槽栅，在本实施例中，可通过化学气相沉积工艺在浅槽中淀积多晶硅。其中，对硅衬底进行干法刻蚀，调整工艺气体(CF4等)与刻蚀条件使得硅和氧化硅的选择比在1～10之间，上述选择比可根据器件设计选择，在此不做限定。

可选的，在沟槽隔离区中也形成传输栅，并最终形成鞍形槽栅结构。在本实施例中，通过在槽栅蚀刻工艺和格式化槽栅结构过程中，沟槽隔离区中的蚀刻率大于像素单元内的蚀刻率，可形成鞍形槽栅结构，增加了在沟槽隔离区中槽栅的面积。

S4：在传输栅的一侧形成光电转换区，另一侧形成浮动扩散区，以形成像素单元。

使用图形化的光刻胶为掩膜进行离子注入工艺，包括P型离子注入和N型离子注入，以形成光电转换区和浮动扩散区，其中，位于光电转换区和浮动扩散区之间的槽栅可以隔绝了二者之间的电流泄漏通道，从而提升物理隔离效果。

在本发明中，通过将像素阵列旋转一定角度，使得传输晶体管的栅极设置于像素区的对角线方向，在横向长度上增加了传输栅的面积，解决传输栅尺寸过小给器件带来短沟道效应和窄沟道效应的问题；并进一步将传输晶体管的栅极设计为鞍形的槽栅，在纵向深度上也增加了传输栅的面积；同时，像素单元的第一对角方向上相邻的各个像素单元的传输栅之间相互连接，以将门宽增加到最大；将相互连接的传输栅设置于二共享像素结构中，可以进一步节省放置传输栅的面积，从而可以增加二共享像素结构中其他元器件的放置面积。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。