一种级联触发系统的触发同步精度提升方法

技术领域

本发明属于信号触发技术领域，具体涉及一种级联触发系统的触发同步精度提升方法。

背景技术

在高速摄影、高速数据采集、医疗设备、能源和大型激光驱动装置等需要精密时序控制的系统中，同步触发信号的性能优劣直接影响这些系统的运行效率和运行精度。这些系统通常要求同步触发信号具备延时抖动低、调节分辨率高和调节范围广等特点。以信号侦察测向系统为例，其原理是先测量信号源到达多个接收天线的时间差(换而言之就是多通道之间的信号相位差)，然后基于这些时间差分析得到目标方位角度，由此系统通道间的同步误差将直接影响到测量目标方位的误差。

在当前的信号触发技术中，通常使用计数器法实现触发脉冲信号的产生，但是其性能受限于计数器频率、外部参考时钟和基准触发信号对齐等因素，即使采用100MHz的高端计数器，其分辨率最高只能达到10ns，而且输出的触发脉冲信号与输入基准信号之间会存在一个时长为δ(0＜δ＜10ns)的随机时间抖动。

目前在市场上，具有复杂时序定时触发能力和精确时钟同步能力的信号采集控制设备主要是总线式的仪器系统，它们的主流总线架构是PXIE(PeripheralComponentInterconnection extensionsforInstrumentationExpress，面向仪器系统的外围组件互连扩展的优化版)、AXIE(AdvancedeXtensibleInterfaceExpress，一种总线协议的优化版)和VPX(由VME国际贸易协会组织VITA于2007年在其VME总线基础上提出的新一代高速串行总线标准)等。

前述PXIE、AXIE和VPX这三类仪器总线架构均是基于PCIE(PeripheralComponentInterconnectExpress，其是一种高速串行计算机扩展总线标准，它原来的名称为“3GIO”，是由英特尔在2001年提出的，旨在替代旧的PCI，PCI-X和AGP总线标准)总线为基础扩展仪器功能而构建，均可安装多个功能模块。这些总线均具有标准或可定制的同步定时硬件功能，可以实现精确的同步定时和复杂的时序触发。

但是，基于PCIE总线的仪器系统都需要专门的系统机箱和系统控制器，导致在解决多通道时会出现成本指数增加、接线复杂和扩展通道有限等等问题。以PXIe总线举例，以实现一个超大规模的和具有128通道的阵列信号收发系统为例，一个信号收发板卡，2收2发，占用一个槽位，目前市面上常见是机箱最大支持15张信号收发卡(18槽机箱，去除控制器模块、时钟模块和PXIe桥接模块占用的槽位)，一个机箱共计支持最大30通道，这意味128通道需要5个机箱插满各种板卡模块，同时也带来了各种问题，包括：(1)每增加一个机箱就需要增加一套时钟模块及桥接模块；(2)时钟分配需要增加很多机箱间的等长稳幅稳相线缆和功分器(至少需要五个功分器+30根线缆)；(3)功分后信号功率衰减，从而导致驱动电流不够；(4)庞大的体积和重量，4个机箱堆叠在一起至少高度就大于70cm,重量就大于80kg。

综上，目前基于脉冲触发的系统存在触发同步精度不高的问题，如此针对所有市面上基于级联式便携结构的脉冲触发系统，需要提供一种能提升触发同步精度的新技术方案。

发明内容

本发明的目的是提供一种级联触发系统的触发同步精度提升方法，用以解决现有基于级联式便携结构的脉冲触发系统所存在触发同步精度不高的问题，以便实现对级联触发系统的高精度同步触发的目的。

为了实现上述目的，本发明采用以下技术方案：

第一方面，提供了一种级联触发系统的触发同步精度提升方法，所述级联触发系统包括有时钟信号已同步对齐的主节点设备和X个从节点设备，其中，X表示正整数，所述主节点设备的下/上行级联触发接口电路连接第一个从节点设备的上/下行级联触发接口电路，并在X大于1时，所述第一个从节点设备的下/上行级联触发接口电路连接第二个从节点设备的上/下行级联触发接口电路，依次类推，直到第X-1个信号采集控制设备的下/上行级联触发接口电路连接第X个信号采集控制设备的上/下行级联触发接口电路，任意从节点设备的上/下行级联触发接口电路用于接收来自级联上/下行方向的触发信号，所述任意从节点设备的下/上行级联触发接口电路用于将该触发信号转发到级联下/上行方向上；

所述触发同步精度提升方法，包括：

由所述主节点设备在第一个时钟周期的上升沿/下降沿到达时产生一个测试触发脉冲信号，并通过所述主节点设备的下/上行级联触发接口电路将所述测试触发脉冲信号传送至位于级联下/上行方向上的指定从节点设备，其中，所述指定从节点设备为在所述X个从节点设备中的各个从节点设备；

由所述指定从节点设备在第S个时钟周期的上升沿/下降沿到达前收到所述测试触发脉冲信号后，在所述第S个时钟周期的上升沿/下降沿到达时产生另一个测试触发脉冲信号，并通过所述指定从节点设备的上/下行级联触发接口电路将所述另一个测试触发脉冲信号传送至所述主节点设备，其中，S表示大于等于2的正整数；

由所述主节点设备在测量得到从所述第一个时钟周期的起始时刻至收到所述另一个测试触发脉冲信号时的延迟时差后，根据所述延迟时差确定从所述主节点设备到所述指定从节点设备的触发信号级联传输时延；

由所述主节点设备在确定与所述X个从节点设备一一对应的X个触发信号级联传输时延后，根据所述X个触发信号级联传输时延，将所述主节点设备在软触发/立刻触发模式下的触发生效等待时长分配为Tmax，以及将在所述X个从节点设备中的第x个从节点设备在所述软触发/立刻触发模式下的触发生效等待时长分配为Tmax-Tx,以便所述主节点设备和所述X个从节点设备分别在收到正式触发信号时，再经过对应的触发生效等待时长后才启动执行与所述正式触发信号对应的触发动作，其中，x表示小于等于X的正整数，Tmax表示在所述X个触发信号级联传输时延中的最大值，Tx表示与所述第x个从节点设备对应的触发信号级联传输时延。

基于上述发明内容，提供了一种级联触发系统的触发同步精度提升方法方案，即所述级联触发系统包括有时钟信号已同步对齐且依次级联的主节点设备和多个从节点设备，所述方法是由所述主节点设备通过发送测试触发脉冲信号并回传另一个测试触发脉冲信号的方式对各个从节点设备进行一次主从触发信号级联传输时延的测量，然后基于测量结果为所述主节点设备及所述从节点设备分配对应的触发生效等待时长，如此可确保所述主节点设备和所述多个从节点设备虽然是通过级联方式上行/下行传送正式触发信号，但是可以在软触发/立刻触发模式下基于时延测量结果约定同时执行触发动作，进而可以解决现有基于级联式便携结构的脉冲触发系统所存在触发同步精度不高的问题，实现对级联触发系统的高精度同步触发的目的，便于实际应用和推广。

在一个可能的设计中，当所述主节点设备和所述X个从节点设备分别为数据采样设备时，在确定与所述X个从节点设备一一对应的X个触发信号级联传输时延后，所述方法包括：

由所述主节点设备根据所述X个触发信号级联传输时延，将所述主节点设备在预采样模式下的数据预采样时长分配为Tmax，以及将在所述X个从节点设备中的第x个从节点设备在所述预采样模式下的数据预采样时长分配为Tmax-Tx,以便所述主节点设备和所述X个从节点设备分别在收到数据采样触发信号时，立刻执行与所述数据采样触发信号对应的数据采样动作，然后将对应的且剔除了在对应的数据预采样时长内采样所得数据的数据采样结果上传。

在一个可能的设计中，当所述主节点设备连接有外部触发信号分发设备且所述主节点设备和所述X个从节点设备分别为数据采样设备时，在根据所述X个触发信号级联传输时延，将所述主节点设备在软触发/立刻触发模式下的触发生效等待时长分配为Tmax，以及将在所述X个从节点设备中的第x个从节点设备在所述软触发/立刻触发模式下的触发生效等待时长分配为Tmax-Tx之后，所述方法还包括：

所述主节点设备和所述X个从节点设备分别预采样多个时钟周期的数据；

由所述主节点设备在收到来自所述外部触发信号分发设备的数据采样触发信号后，通过内置的时间数字转换器测量得到所述数据采样触发信号的上升沿/下降沿到本地时钟信号的下一个上升沿/下降沿的第一时长，并将所述第一时长下发给在所述X个从节点设备中的各个从节点设备；

由所述主节点设备在接收到数据采样触发信号后的下一个时钟周期的上升沿/下降沿到达时产生一个同步触发脉冲信号，并将所述同步触发脉冲信号传送至所述各个从节点设备；

由所述主节点设备在产生所述同步触发脉冲信号时，再经过对应的触发生效等待时长后才启动执行与所述同步触发脉冲信号对应的触发动作：上传从对应的数据预采样结果中截取出的且在所述第一时长和第二时长内采样所得的数据，以及同时从预采样模式切换进入正式采用模式，并实时上传采样所得数据，其中，所述第二时长是指从所述下一个上升沿/下降沿至所述下一个时钟周期的上升沿/下降沿的时长；

由所述各个从节点设备在收到所述同步触发脉冲信号时，再经过对应的触发生效等待时长后才启动执行与所述同步触发脉冲信号对应的触发动作：上传从对应的数据预采样结果中截取出的且在所述第一时长、所述第二时长和对应的触发生效等待时长内采样所得的数据，以及同时从预采样模式切换进入正式采用模式，并实时上传采样所得数据。

在一个可能的设计中，根据所述延迟时差确定从所述主节点设备到所述指定从节点设备的触发信号级联传输时延，包括：

根据所述延迟时差的所属时钟周期范围，确定与所述所属时钟周期范围对应的已知参数X；

根据所述已知参数X和所述延迟时差，按照如下公式计算得到从所述主节点设备到所述指定从节点设备的触发信号级联传输时延Δt：

Δt＝T

式中，T

在一个可能的设计中，当所述主节点设备和所述X个从节点设备分别为数据采样设备时，在根据所述X个触发信号级联传输时延，将所述主节点设备在软触发/立刻触发模式下的触发生效等待时长分配为Tmax，以及将在所述X个从节点设备中的第x个从节点设备在所述软触发/立刻触发模式下的触发生效等待时长分配为Tmax-Tx之后，所述方法还包括：

在连续采样模式下，所述级联触发系统会在等待开始采样前，通过发送所述测试触发脉冲信号并回传所述另一个测试触发脉冲信号的方式对所述各个从节点设备进行一次校准所述触发信号级联传输时延的动作；

或者，在连续触发有限点采样模式下，所述级联触发系统会在有限点采样过程中，在非采样时期通过发送所述测试触发脉冲信号并回传所述另一个测试触发脉冲信号的方式对所述各个从节点设备进行一次校准所述触发信号级联传输时延的动作。

在一个可能的设计中，所述上/下行级联触发接口电路连接有同设备FPGA模块的且提供DIO通道的第一接口IP单元，以便具有N个用于与所述同设备FPGA模块进行触发信号交互的上/下行TRIG通道，进而使连接的且位于级联上/下行方向上的上/下行外部设备通过任意一个上/下行TRIG通道与所述同设备FPGA模块交互第一触发信号，其中，所述同设备FPGA模块是指位于所述上/下行级联触发接口的所属设备中的FPGA模块。

在一个可能的设计中，N个上行TRIG通道与N个下行TRIG通道一一对应并相连，以便任意一个上/下行TRIG通道在收到来自上/下行外部设备或所述同设备FPGA模块的触发信号后，还通过对应的下/上行TRIG通道将该触发信号传送给位于级联下/上行方向上的另一外部设备。

在一个可能的设计中，所述上/下行级联触发接口电路的所属设备还包括有上/下行数据传输接口电路；

所述上/下行数据传输接口电路连接有所述同设备FPGA模块的且也提供DIO通道的第二接口IP单元，以便具有K个用于与所述同设备FPGA模块进行数字信号交互的上/下行DIO通道，进而通过K个所述上/下行DIO通道实现所述上/下行外部设备与所述同设备FPGA模块的数据通信互联。

在一个可能的设计中，所述上/下行级联触发接口电路的所属设备还包括有星型触发接口电路，其中，所述星型触发接口电路连接有同设备FPGA模块的且提供DIO通道的第三接口IP单元，以便具有M个用于与所述同设备FPGA模块进行触发信号交互的TRIG通道，进而使连接的外部设备通过任意一个TRIG通道与所述同设备FPGA模块交互第二触发信号，其中，所述同设备FPGA模块是指位于所述触发连接器的所属设备中的FPGA模块，M表示正整数。

在一个可能的设计中，所述上/下行级联触发接口电路的所属设备还包括有时钟信号接口电路，其中，所述时钟信号接口电路，用于分别连接外部时钟信号分发设备和所述所属设备的且连接所述第三接口IP单元的时钟信号生成模块，以及还用于在收到来自所述外部时钟信号分发设备的外部时钟信号后，将所述外部时钟信号传送给所述时钟信号生成模块，以便所述时钟信号生成模块基于锁相环和/或直接数字合成机制产生所述所属设备的所需时钟信号，并将所述所需时钟信号传送给所述同设备FPGA模块。

上述方案的有益效果：

(1)本发明创造性提供了一种级联触发系统的触发同步精度提升方法方案，即所述级联触发系统包括有时钟信号已同步对齐且依次级联的主节点设备和多个从节点设备，所述方法是由所述主节点设备通过发送测试触发脉冲信号并回传另一个测试触发脉冲信号的方式对各个从节点设备进行一次主从触发信号级联传输时延的测量，然后基于测量结果为所述主节点设备及所述从节点设备分配对应的触发生效等待时长，如此可确保所述主节点设备和所述多个从节点设备虽然是通过级联方式上行/下行传送正式触发信号，但是可以在软触发/立刻触发模式下基于时延测量结果约定同时执行触发动作，进而可以解决现有基于级联式便携结构的脉冲触发系统所存在触发同步精度不高的问题，实现对级联触发系统的高精度同步触发的目的，便于实际应用和推广。

(2)可电路上，沿用[信号采集和控制集成电路]，即没有增加额外的外围电路和芯片,同时在完成TDC测量时，采用FPGA逻辑资源实现，减小了电路，使该系列产品都可以完成TDC测量；在保证高精度的同时，减小了成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的级联触发系统的结构示意图。

图2为本申请实施例提供的触发同步精度提升方法的流程示意图。

图3为本申请实施例提供的前后两测试触发脉冲信号的第一种发送及接收示例图。

图4为本申请实施例提供的前后两测试触发脉冲信号的第二种发送及接收示例图。

图5为本申请实施例提供的前后两测试触发脉冲信号的第三种发送及接收示例图。

图6为本申请实施例提供的前后两测试触发脉冲信号的第四种发送及接收示例图。

图7为本申请实施例提供的前后两测试触发脉冲信号的第五种发送及接收示例图。

图8为本申请实施例提供的数据采样触发信号及同步触发脉冲信号的发送及接收示例图。

图9为本申请实施例提供的上/下行级联触发接口电路的所属设备的具体结构示意图。

图10为本申请实施例提供的上下级联触发接口的电路示例图。

具体实施方式

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本发明作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。

应当理解，尽管本文可能使用术语第一和第二等等来描述各种对象，但是这些对象不应当受到这些术语的限制。这些术语仅用于区分一个对象和另一个对象。例如可以将第一对象称作第二对象,并且类似地可以将第二对象称作第一对象，同时不脱离本发明的示例实施例的范围。

应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A、单独存在B或者同时存在A和B等三种情况；又例如，A、B和/或C，可以表示存在A、B和C中的任意一种或他们的任意组合；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，A/和B，可以表示：单独存在A或者同时存在A和B等两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。

实施例一：

如图1所示，本实施例提供的所述级联触发系统，包括但不限于有时钟信号已同步对齐的主节点设备和X个从节点设备，其中，X表示正整数，所述主节点设备的下/上行级联触发接口电路连接第一个从节点设备的上/下行级联触发接口电路，并在X大于1时，所述第一个从节点设备的下/上行级联触发接口电路连接第二个从节点设备的上/下行级联触发接口电路，依次类推，直到第X-1个信号采集控制设备的下/上行级联触发接口电路连接第X个信号采集控制设备的上/下行级联触发接口电路，任意从节点设备的上/下行级联触发接口电路用于接收来自级联上/下行方向的触发信号，所述任意从节点设备的下/上行级联触发接口电路用于将该触发信号转发到级联下/上行方向上。如图1所示，X举例等于2。所述主节点设备和所述X个从节点设备可以基于现有的参考时钟同步技术(参考时钟信号是一种常用的频率同步信号，通常由温度补偿晶体振荡器OCXO或其他高稳定度的振荡器产生，用于提供高精度的频率基准；10MHz信号的特点是具有很低的相位噪声和频率偏差，可以作为各种数字通信系统中的本地振荡器或频率合成器的输入信号；在支持参考时钟同步的设备上，参考时钟同步是灵活和强大的同步方法；参考时钟同步可同步设备上，所有设备都通过一个锁相环将板载时钟同步为一个共有的参考信号，然后每个设备从同步时钟处获得衍生时钟，只要衍生自参考时钟的时钟和参考时钟相对相位一致，那么该设备同样可以通过衍生时钟获得同步收发的效果)实现时钟信号同步对齐。

如图2所示，所述触发同步精度提升方法，包括但不限于有如下步骤S1～S4。

S1.由所述主节点设备在第一个时钟周期的上升沿/下降沿到达时产生一个测试触发脉冲信号，并通过所述主节点设备的下/上行级联触发接口电路将所述测试触发脉冲信号传送至位于级联下/上行方向上的指定从节点设备，其中，所述指定从节点设备为在所述X个从节点设备中的各个从节点设备。

在所述步骤S1中，如图3～7所示，具体是在所述第一个时钟周期的下降沿到达时产生所述测试触发脉冲信号。

S2.由所述指定从节点设备在第S个时钟周期的上升沿/下降沿到达前收到所述测试触发脉冲信号后，在所述第S个时钟周期的上升沿/下降沿到达时产生另一个测试触发脉冲信号，并通过所述指定从节点设备的上/下行级联触发接口电路将所述另一个测试触发脉冲信号传送至所述主节点设备，其中，S表示大于等于2的正整数。

在所述步骤S2中，如图3所示，由于从所述主节点设备到所述指定从节点设备的触发信号级联传输时延在0.5个时钟周期内，因此会在第2(即S＝2)个时钟周期的下降沿到达前收到所述测试触发脉冲信号，并在所述第2个时钟周期的下降沿到达时产生和发送所述另一个测试触发脉冲信号；如图4所示，由于从所述主节点设备到所述指定从节点设备的触发信号级联传输时延在0.5个时钟周期以上且在1个时钟周期内，因此会在第2(即S＝2)个时钟周期的下降沿到达前收到所述测试触发脉冲信号，并在所述第2个时钟周期的下降沿到达时产生和发送所述另一个测试触发脉冲信号；如图5所示，由于从所述主节点设备到所述指定从节点设备的触发信号级联传输时延在1个时钟周期以上且在1.5个时钟周期内，因此会在第3(即S＝3)个时钟周期的下降沿到达前收到所述测试触发脉冲信号，并在所述第3个时钟周期的下降沿到达时产生和发送所述另一个测试触发脉冲信号；如图6所示，由于从所述主节点设备到所述指定从节点设备的触发信号级联传输时延在1.5个时钟周期以上且在2个时钟周期内，因此会在第3(即S＝3)个时钟周期的下降沿到达前收到所述测试触发脉冲信号，并在所述第3个时钟周期的下降沿到达时产生和发送所述另一个测试触发脉冲信号；如图7所示，由于从所述主节点设备到所述指定从节点设备的触发信号级联传输时延在2个时钟周期以上且在3个时钟周期内，因此会在第4(即S＝4)个时钟周期的下降沿到达前收到所述测试触发脉冲信号，并在所述第4个时钟周期的下降沿到达时产生和发送所述另一个测试触发脉冲信号。

S3.由所述主节点设备在测量得到从所述第一个时钟周期的起始时刻至收到所述另一个测试触发脉冲信号时的延迟时差后，根据所述延迟时差确定从所述主节点设备到所述指定从节点设备的触发信号级联传输时延。

在所述步骤S3中，如图3所示，由于从所述主节点设备到所述指定从节点设备的触发信号级联传输时延与从所述指定从节点设备到所述主节点设备的触发信号级联传输时延是相等的，因此所述延迟时差

在所述步骤S3中，具体的，根据所述延迟时差确定从所述主节点设备到所述指定从节点设备的触发信号级联传输时延，包括但不限于有如下步骤S31～S32。

S31.根据所述延迟时差的所属时钟周期范围，确定与所述所属时钟周期范围对应的已知参数X。

在所述步骤S31中，基于前述图3～7所示的前后两测试触发脉冲信号的几种发送及接收示例，可以得到如下表1所示的Δt与T

表1.Δt与T

由此基于上述表1，可以依次类推各种情况，进而可以根据所述延迟时差的所属时钟周期范围，确定与所述所属时钟周期范围对应的已知参数X。

S32.根据所述已知参数X和所述延迟时差，按照如下公式计算得到从所述主节点设备到所述指定从节点设备的触发信号级联传输时延Δt：

Δt＝T

式中，T

S4.由所述主节点设备在确定与所述X个从节点设备一一对应的X个触发信号级联传输时延后，根据所述X个触发信号级联传输时延，将所述主节点设备在软触发(即指上位机软件触发模式，其属于系统内部触发模式)/立刻触发(即包括系统硬件定时触发模式和接收外部信号触发模式，其中，前者属于系统内部触发模式，后者属于系统外部触发模式)模式下的触发生效等待时长分配为Tmax，以及将在所述X个从节点设备中的第x个从节点设备在所述软触发/立刻触发模式下的触发生效等待时长分配为Tmax-Tx,以便所述主节点设备和所述X个从节点设备分别在收到正式触发信号时，再经过对应的触发生效等待时长后才启动执行与所述正式触发信号对应的触发动作，其中，x表示小于等于X的正整数，Tmax表示在所述X个触发信号级联传输时延中的最大值，Tx表示与所述第x个从节点设备对应的触发信号级联传输时延。

在所述步骤S4中，由于是将所述主节点设备的触发生效等待时长分配为Tmax，以及将所述第x个从节点设备的触发生效等待时长分配为Tmax-Tx，如此可确保所述主节点设备和所述X个从节点设备虽然是通过级联方式上行/下行传送正式触发信号，但是可以在软触发/立刻触发模式下基于时延测量结果约定同时执行触发动作(例如同步触发采集信号或者同步触发发射信号，等等)，进而可以解决现有基于级联式便携结构的脉冲触发系统所存在触发同步精度不高的问题，实现对级联触发系统的高精度同步触发的目的，便于实际应用和推广。

优选的，当所述主节点设备连接有外部触发信号分发设备且所述主节点设备和所述X个从节点设备分别为数据采样设备时，在根据所述X个触发信号级联传输时延，将所述主节点设备在软触发/立刻触发模式下的触发生效等待时长分配为Tmax，以及将在所述X个从节点设备中的第x个从节点设备在所述软触发/立刻触发模式下的触发生效等待时长分配为Tmax-Tx之后，所述方法还包括但不限于有如下步骤S51～S55。

S51.所述主节点设备和所述X个从节点设备分别预采样多个时钟周期的数据。

在所述步骤S51中，可以具体举例为预采样至少三个时钟周期的数据。

S52.由所述主节点设备在收到来自所述外部触发信号分发设备的数据采样触发信号后，通过内置的时间数字转换器测量得到所述数据采样触发信号的上升沿/下降沿到本地时钟信号的下一个上升沿/下降沿的第一时长，并将所述第一时长下发给在所述X个从节点设备中的各个从节点设备。

在所述步骤S52中，如图8所示，所述第一时长即为Δt1，其也可具体通过内置的时间数字转换器测量得到。

S53.由所述主节点设备在接收到数据采样触发信号后的下一个时钟周期的上升沿/下降沿到达时产生一个同步触发脉冲信号，并将所述同步触发脉冲信号传送至所述各个从节点设备。

S54.由所述主节点设备在产生所述同步触发脉冲信号时，再经过对应的触发生效等待时长后才启动执行与所述同步触发脉冲信号对应的触发动作：上传从对应的数据预采样结果中截取出的且在所述第一时长和第二时长内采样所得的数据，以及同时从预采样模式切换进入正式采用模式，并实时上传采样所得数据，其中，所述第二时长是指从所述下一个上升沿/下降沿至所述下一个时钟周期的上升沿/下降沿的时长。

在所述步骤S54中，如图5所示，所述第二时长即为Δt2，其也可具体通过内置的时间数字转换器测量得到。此外，也可将所述第二时长下发给在所述X个从节点设备中的各个从节点设备。

S55.由所述各个从节点设备在收到所述同步触发脉冲信号时，再经过对应的触发生效等待时长后才启动执行与所述同步触发脉冲信号对应的触发动作：上传从对应的数据预采样结果中截取出的且在所述第一时长、所述第二时长和对应的触发生效等待时长内采样所得的数据，以及同时从预采样模式切换进入正式采用模式，并实时上传采样所得数据。

由此通过前述步骤S51～S55，可以在应用于数据采样时，使所述主节点设备和所述X个从节点设备虽然是延迟触发数据采样动作，但是可以通过预采样方式确保上传数据包含有自收到来自外部的数据采样触发信号起就采样得到的数据，进而确保数据采样结果不具有延迟效应。

考虑如图1所示的多个节点设备通过级联触发总线进行级联，级联触发总线在常规情况下会使用半柔或者半钢材质的线缆，在提升了灵活性，可维修性的优点下，也会带来因经常性形变造成信号延迟误差的抖动，为了减小这种抖动，优选的，当所述主节点设备和所述X个从节点设备分别为数据采样设备时，在根据所述X个触发信号级联传输时延，将所述主节点设备在软触发/立刻触发模式下的触发生效等待时长分配为Tmax，以及将在所述X个从节点设备中的第x个从节点设备在所述软触发/立刻触发模式下的触发生效等待时长分配为Tmax-Tx之后，所述方法还包括：在连续采样模式下，所述级联触发系统会在等待开始采样前，通过发送所述测试触发脉冲信号并回传所述另一个测试触发脉冲信号的方式对所述各个从节点设备进行一次校准所述触发信号级联传输时延的动作；或者，在连续触发有限点采样模式下，所述级联触发系统会在有限点采样过程中，在非采样时期通过发送所述测试触发脉冲信号并回传所述另一个测试触发脉冲信号的方式对所述各个从节点设备进行一次校准所述触发信号级联传输时延的动作。

优选的，所述上/下行级联触发接口电路连接有同设备FPGA(FieldProgrammableGate Array，现场可编程逻辑门阵列)模块的且提供DIO(DataIn/Out，数据输入/输出)通道的第一接口IP单元(即图9中的DIO1)，以便具有N个用于与所述同设备FPGA模块进行触发信号交互的上/下行TRIG通道，进而使连接的且位于级联上/下行方向上的上/下行外部设备通过任意一个上/下行TRIG通道与所述同设备FPGA模块交互第一触发信号，其中，所述同设备FPGA模块是指位于所述上/下行级联触发接口的所属设备中的FPGA模块。如图9所示，所述所属设备举例为信号采集控制设备，所述同设备FPGA模块即为在该信号采集控制设备中的FPGA模块。如图10所示，所述上行级联触发接口电路具有6个上行TRIG通道，分别命名为TRIG0、TRIG1、TRIG2、TRIG3、TRIG4和TRIG5，所述下行级联触发接口电路具有6个下行TRIG通道。所述上/下行外部设备可以是所述外部触发信号分发设备，也可以是具有所述上/下行级联触发接口电路的其它设备。由此通过前述上/下行级联触发接口电路的配置，一方面可以使所述所属设备和也具有所述上/下行级联触发接口电路的其它设备与外部触发信号分发设备能够形成菊花链拓扑结构，进而可实现触发信号级联上行/下行传递的目的，另一方面还可以使所述所属设备和也具有所述上/下行级联触发接口电路的其它设备与外部触发信号分发设备能够形成星型拓扑结构，进而可使得所述外部触发信号分发设备能够通过等长度线缆分别连接所述所属设备及所述其它设备的上行级联触发接口电路，实现同时传送同步精度更高的星形触发信号的目的。此外，所述第一触发信号可以具体来自所述同设备FPGA模块，以便所述所属设备能够作为一个触发信号分发设备。

前述的FPGA模块用于具体负责所述所属设备的信号采集、控制以及进行数据通信的处理事宜；例如在信号采集控制设备中，可通过与信号采集控制功能模块(其电路结构因具体任务而异，非本实施例的创新点)的连接，实现如下的信号采集和控制的具体功能：基于来自外部设备的触发信号和时钟信号为所述信号采集控制功能模块提供工作所需的触发信号和时钟信号，以便通过时钟和触发机制，可以让多个级联或星形连接的信号采集控制设备能够同步工作，如实现相参信号的同步接收或者发射；以及基于外部事件触发内部处理时序逻辑或特定的时序逻辑处理流程，以便控制所述信号采集控制功能模块按照设定的时序逻辑工作，实现信号采集和控制目的；以及还为所述信号采集控制功能模块提供其与级联的信号采集控制设备之间的数字信号互传功能；等等。所述FPGA模块具体是由FPGA芯片及其外围电路常规构建而得，并可具体采用PCIE总线协议(主流FPGA厂商均提供有PCIE总线协议的软核和硬核)的IP核(即接口IP单元)连接具体的接口电路，此处的PCIE总线协议优选采用PCIEGen3x1标准总线协议或PCIEGen3x4标准总线协议。由于FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑阵列，具有高速数据吞吐能力以及高速逻辑和时序控制能力，因此所述FPGA模块可适合用来作为高速串行总线、实时信号处理、时序逻辑和触发定时等功能的实现。同时由于当前高性能的FPGA芯片上通常具有大量DIO通道，这些DIO通道均可独立完成数字信号的收发，并能达到数百MHz的通道接收和更新频率，所以这些通道可以用于接收和发送数字通信信号和触发信号。此外，如图9所示，所述FPGA模块还连接有板载FLASH模块(即图9中的FLASH)，以便用于存放FPGA固件程序，并在设备上电时载入FPGA固件程序后按照既定模式工作。

进一步优选的，N个上行TRIG通道与N个下行TRIG通道一一对应并相连，以便任意一个上/下行TRIG通道在收到来自上/下行外部设备或所述同设备FPGA模块的触发信号后，还通过对应的下/上行TRIG通道将该触发信号传送给位于级联下/上行方向上的另一外部设备。同样如图10所示，由于所述6个下行TRIG通道与所述6个上行TRIG通道是一一对应并相连的，因此也可分别命名为TRIG0、TRIG1、TRIG2、TRIG3、TRIG4和TRIG5，如此上行TRIG通道TRIGx(x表示整数且取值区间为[0,5])与下行TRIG通道TRIGx可以直接互传为诸如上升沿触发信号和下降沿触发信号等的触发信号，进而无需所述同设备FPGA模块中转触发信号，避免触发信号在级联传送过程中出现延迟抖动问题(即经FPGA模块传递会有最高5ns的传递延迟，且这个延迟时间是抖动的，而直接一一相连的话则延迟很小，延迟时间确定性高)。

优选的，所述上/下行级联触发接口电路的所属设备还包括有上/下行数据传输接口电路；所述上/下行数据传输接口电路连接有所述同设备FPGA模块的且也提供DIO通道的第二接口IP单元(即图9中的DIO2)，以便具有K个用于与所述同设备FPGA模块进行数字信号交互的上/下行DIO通道，进而通过K个所述上/下行DIO通道实现所述上/下行外部设备与所述同设备FPGA模块的数据通信互联。举例的，如图10所示，所述上行数据传输接口电路具有8个上行DIO通道，分别命名为DIO01、DIO11、DIO21、DIO31、DIO41、DIO51、DIO61和DIO71，所述下行数据传输接口电路具有8个下行DIO通道，分别命名为DIO02、DIO12、DIO22、DIO32、DIO42、DIO52、DIO62和DIO72。通过前述上/下行数据传输接口电路的配置，可以使所述所属设备和也具有所述上/下行数据传输接口电路的其它设备与外部数据处理设备能够形成菊花链拓扑结构，进而可实现数字信号级联上行/下行传递的目的，例如传输已分配的触发生效等待时长、第一时长、第二时长以及用于定时同步触发功能的附加信息，比如使能开关、目标设备地址和通道编号等附加信息，等等。具体的，所述上行级联触发接口电路和所述上行数据传输接口电路采用Nano-Pitch接插件(例如标准42针的插接件)，以及所述下行级联触发接口电路和所述下行数据传输接口电路也采用Nano-Pitch接插件，以便使所述级联触发接口具有紧凑且高速率的特性。

优选的，所述上/下行级联触发接口电路的所属设备还包括有星型触发接口电路，其中，所述星型触发接口电路连接有同设备FPGA模块的且提供DIO通道的第三接口IP单元(即图9中的DIO3)，以便具有M个用于与所述同设备FPGA模块进行触发信号交互的TRIG通道，进而使连接的外部设备通过任意一个TRIG通道与所述同设备FPGA模块交互第二触发信号，其中，所述同设备FPGA模块是指位于所述触发连接器的所属设备中的FPGA模块，M表示正整数。由此通过前述星型触发接口电路的配置，可以使所述所属设备和也具有所述星型触发接口电路的其它设备与外部触发信号分发设备(即作为所述外部设备)能够形成星型拓扑结构，进而可使得所述外部触发信号分发设备能够通过等长度线缆分别连接所述所属设备及所述其它设备的星型触发接口电路，实现同时传送同步精度更高的星形触发信号(此时即所述第二触发信号)的目的。此外，所述所属设备也可以作为触发信号分发设备向所述外部设备提供触发信号。

优选的，所述上/下行级联触发接口电路的所属设备还包括有时钟信号接口电路，其中，所述时钟信号接口电路，用于分别连接外部时钟信号分发设备和所述所属设备的且连接所述第三接口IP单元的时钟信号生成模块，以及还用于在收到来自所述外部时钟信号分发设备的外部时钟信号后，将所述外部时钟信号传送给所述时钟信号生成模块，以便所述时钟信号生成模块基于锁相环(PhaseLockedLoop，缩写为PLL，其是一种利用相位同步产生的电压，去调谐压控振荡器以产生目标频率的负反馈控制方式)和/或直接数字合成(DirectDigital Synthesizer，缩写为DDS，其是一种数字电子方式，它从一个单一或混合的频率源中产生任意波形和频率)机制产生所述所属设备的所需时钟信号，并将所述所需时钟信号传送给所述同设备FPGA模块。所述外部时钟信号分发设备和所述外部触发信号分发设备可以是同一设备，也可以不是。通过前述时钟信号接口电路的配置，还可以在所述所属设备和也具有所述触发连接器的其它设备与外部时钟信号分发设备形成星型拓扑结构时，使所述外部时钟信号分发设备能够通过等长度线缆分别连接所述所属设备及所述其它设备的时钟信号接口电路，实现同时传送同步精度更高的外部时钟信号的目的。此外，所述时钟信号接口电路也可以直接连接所述第三接口IP单元，以便在收到来自所述外部时钟信号分发设备的外部采样时钟信号后，将所述外部采样时钟信号传送给所述同设备FPGA模块以用于信号采集和处理的定时。具体的，所述外部时钟信号包括但不限于有参考时钟信号和/或GPS(GlobalPositioningSystem，全球定位系统)秒脉冲信号等，其中，所述参考时钟信号用于使所述时钟信号生成模块产生被所述所属设备所需的且与所述参考时钟信号锁相的普通时钟信号，所述GPS秒脉冲信号用于使所述时钟信号生成模块产生被所述所属设备所需的且与所述GPS秒脉冲信号锁相的精确时钟信号。此外，所述所属设备还可以包括有连接所述时钟信号生成模块的板载时钟晶振模块，以便在无外部时钟信号输入时，由所述板载时钟晶振模块向所述时钟信号生成模块传送晶振信号，使所述时钟信号生成模块能够基于锁相环和/或直接数字合成机制产生所述所属设备的所需普通时钟信号，并将所述所需普通时钟信号传送给所述同设备FPGA模块。

优选的，所述时间数字转换器TDC(TimetoDigitalConvert)内置在所述同设备FPGA模块中并分别连接所述第一接口IP单元和所述第二接口IP单元，以便对从所述上/下行级联触发接口电路或所述星型触发接口电路导入的所述数据采样触发信号进行所述第一时长的测量。如此可在FPGA中实现TDC，即在某种程度上可以理解成是利用FPGA对开始、停止信号进行采样并记录采到的两个信号的时间间隔；FPGA中时钟允许的最高频率是有限的，利用计数器方法实现TDC的时候，相当于开始、停止信号的采样间隔是一个时钟周期，这样在一个时钟周期内信号何时到达的信息便无法被读取出来；为了挖掘出单个时钟周期内部的时间信息，一个思路便是利用不同相位的时钟去对同一个T信号采样，这样相当于把采样周期变为以前的多分之一，而各个移相的时钟还是工作在FPGA允许的频率下；利用多相位时钟实现内插法TDC最大的桃战是鉴相精度和多时钟域数据同步。

综上，采用本实施例所提供的所述触发同步精度提升方法，具有如下技术效果：

(1)本实施例提供了一种级联触发系统的触发同步精度提升方法方案，即所述级联触发系统包括有时钟信号已同步对齐且依次级联的主节点设备和多个从节点设备，所述方法是由所述主节点设备通过发送测试触发脉冲信号并回传另一个测试触发脉冲信号的方式对各个从节点设备进行一次主从触发信号级联传输时延的测量，然后基于测量结果为所述主节点设备及所述从节点设备分配对应的触发生效等待时长，如此可确保所述主节点设备和所述多个从节点设备虽然是通过级联方式上行/下行传送正式触发信号，但是可以在软触发/立刻触发模式下基于时延测量结果约定同时执行触发动作，进而可以解决现有基于级联式便携结构的脉冲触发系统所存在触发同步精度不高的问题，实现对级联触发系统的高精度同步触发的目的，便于实际应用和推广。

实施例二

本实施例在实施例一的技术方案基础上，提供了另一种触发同步精度提升方法，即当所述主节点设备和所述X个从节点设备分别为数据采样设备时，在确定与所述X个从节点设备一一对应的X个触发信号级联传输时延后，所述方法包括：由所述主节点设备根据所述X个触发信号级联传输时延，将所述主节点设备在预采样模式下的数据预采样时长分配为Tmax，以及将在所述X个从节点设备中的第x个从节点设备在所述预采样模式下的数据预采样时长分配为Tmax-Tx,以便所述主节点设备和所述X个从节点设备分别在收到数据采样触发信号时，立刻执行与所述数据采样触发信号对应的数据采样动作，然后将对应的且剔除了在对应的数据预采样时长内采样所得数据的数据采样结果上传。如此可以确保上传的数据采样结果是同步的，也可以解决现有基于级联式便携结构的脉冲触发系统所存在触发同步精度不高的问题。

本实施例提供的前述设备的技术细节和技术效果，可以参见实施例一所述的触发同步精度提升方法，于此不再赘述。

最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。