SRAM存储单元结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种SRAM存储单元结构及其形成方法。

背景技术

随着微电子技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。相比于动态随机存取存储器(Dynamic Random Access Memory，缩写为DRAM)，静态随机读写存储器(Static Random-Access Memory，缩写为SRAM)不需要刷新电路即能保存内标存储的数据，而且，不像动态随机存取存储器那样每隔一段时间需要固定刷洗充电，否则内部数据会消失，因此，静态随机读写存储器具有更好的性能。静态随机读写存储器近年来得到了长足的发展，作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。

然而，现有技术形成的SRAM器件有待进一步提高。

发明内容

本发明解决的技术问题是提供一种SRAM存储单元结构及其形成方法，以提高形成的SRAM存储单元结构的性能。

为解决上述技术问题，本发明技术方案提供一种SRAM存储单元结构，包括：衬底；位于所述衬底内的第一有源区和第二有源区，所述第一有源区和所述第二有源区平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向相互垂直；位于部分所述衬底上的第一栅极和第二栅极，所述第一栅极和所述第二栅极横跨位于部分所述第一有源区和所述第二有源区表面，所述第一栅极和所述第二栅极平行于第二方向，且沿所述第一方向排布；位于所述第一栅极和所述第二栅极之间的所述第一有源区内具有第一源漏层；位于所述第一栅极和所述第二栅极之间的所述第二有源区内具有第二源漏层；第一互连层，所述第一互连层包括位于所述第一源漏层上的第一导电层和位于所述第二源漏层上的第二导电层。

可选的，所述第一有源区和所述第二有源区为鳍部结构；所述第一栅极和所述第二栅极横跨所述第一有源区和所述第二有源区，且位于部分所述第一有源区侧壁和顶部表面，位于部分所述第二有源区侧壁和顶部表面。

可选的，包括：位于所述第一栅极和所述第二栅极一侧的第三栅极和位于所述第一栅极和所述第二栅极另一侧的第四栅极，所述第三栅极、所述第四栅极平行于所述第二方向，所述第三栅极和所述第四栅极分别位于部分所述第二有源区表面；位于所述第一栅极与所述第三栅极相邻一侧的所述第一有源区内的第三源漏层；位于所述第一栅极与所述第三栅极相邻一侧的所述第二有源区内的第四源漏层；位于所述第二栅极与所述第四栅极相邻一侧的所述第一有源区内的第五源漏层；位于所述第二栅极与所述第四栅极相邻一侧的所述第二有源区内的第六源漏层；位于所述第三栅极在远离所述第一栅极一侧的所述第二有源区内的第七源漏层；位于所述第四栅极在远离所述第一栅极一侧的所述第二有源区内的第八源漏层。

可选的，所述第一互连层还包括位于所述第三源漏层和所述第四源漏层上的第三导电层、位于所述第五源漏层与所述第六源漏层上的第四导电层、位于所述第七源漏层上的第五导电层、位于所述第八源漏层上的第六导电层、位于所述第三栅极上的第七导电层和位于所述第四栅极上的第八导电层，所述第三导电层与所述第二栅极电连接，所述第四导电层与所述第一栅极电连接。

可选的，包括：位于所述第一互连层上的第二互连层，所述第二互连层包括第一位线、第二位线和电源电压线，所述第一位线与所述第五导电层电连接，所述第二位线与所述第六导电层电连接，所述电源电压线与所述第一导电层电连接。

可选的，所述第一位线、所述第二位线和所述电源电压线平行于所述第一方向，且沿所述第二方向排布。

可选的，包括：位于所述第一互连层上的第三互连层，所述第三互连层包括字线和接地线，所述字线与所述第七导电层、所述第八导电层电连接，所述接地线与所述第二导电层电连接。

可选的，所述字线和所述接地线平行于所述第二方向，且沿所述第一方向排布。

相应的，本发明的技术方案还提供一种SRAM存储单元结构的形成方法，包括：提供衬底；形成所述衬底内的第一有源区和第二有源区，所述第一有源区和所述第二有源区平行于第一方向，且沿第二方向排布，所述第一方向与所述第二方向相互垂直；在所述衬底上形成第一栅极和第二栅极，所述第一栅极和所述第二栅极横跨位于部分所述第一有源区和部分所述第二有源区表面，所述第一栅极和所述第二栅极平行于第二方向，且沿所述第一方向排布；在所述第一栅极和所述第二栅极之间的所述第一有源区内形成第一源漏层；在所述第一栅极和所述第二栅极之间的所述第二有源区内形成第二源漏层；在所述第一源漏层和所述第二源漏层上形成第一互连层，所述第一互连层包括位于所述第一源漏层上的第一导电层和位于所述第二源漏层上的第二导电层。

可选的，所述第一有源区和所述第二有源区为鳍部结构；所述第一栅极和所述第二栅极横跨所述第一有源区和所述第二有源区，且位于部分所述第一有源区侧壁和顶部表面，位于部分所述第二有源区侧壁和顶部表面。

可选的，在形成所述第一源漏层和所述第二源漏层之前，还包括：在所述衬底上形成第三栅极和第四栅极，所述第三栅极位于所述第一栅极和所述第二栅极的一侧，所述第四栅极位于所述第一栅极和所述第二栅极的另一侧。

可选的，在形成所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极后，且在形成所述第一互连层之前，还包括：在所述第一栅极与所述第三栅极相邻一侧的所述第一有源区内形成第三源漏层；在所述第一栅极与所述第三栅极相邻一侧的所述第二有源区内形成第四源漏层；在所述第二栅极与所述第四栅极相邻一侧的所述第一有源区内形成第五源漏层；在所述第二栅极与所述第四栅极相邻一侧的所述第二有源区内形成第六源漏层；在所述第三栅极在远离所述第一栅极一侧的所述第二有源区内形成第七源漏层；在所述第四栅极在远离所述第一栅极一侧的所述第二有源区内形成第八源漏层。

可选的，所述第一互连层还包括位于所述第三源漏层和所述第四源漏层上的第三导电层、位于所述第五源漏层与所述第六源漏层上的第四导电层、位于所述第七源漏层上的第五导电层、位于所述第八源漏层上的第六导电层、位于所述第三栅极上的第七导电层和位于所述第四栅极上的第八导电层，所述第三导电层与所述第二栅极电连接，所述第四导电层与所述第一栅极电连接。

可选的，在形成所述第一互连层后，还在所述第一互连层上形成第二互连层，所述第二互连层包括第一位线、第二位线和电源电压线，所述第一位线与所述第五导电层电连接，所述第二位线与所述第六导电层电连接，所述电源电压线与所述第一导电层电连接。

可选的，所述第一位线、所述第二位线和所述电源电压线平行于所述第一方向，且沿所述第二方向排布。

可选的，形成所述第一互连层后，还在所述第一互连层上形成第三互连层，所述第三互连层包括字线和接地线，所述字线与所述第七导电层、所述第八导电层电连接，所述接地线与所述第二导电层电连接。

可选的，所述字线和所述接地线平行于所述第二方向，且沿所述第一方向排布。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的SRAM存储单元结构中，所述第一栅极作为第一上拉晶体管和第一下拉晶体管的共用栅极，所述第二栅极作为第二上拉晶体管和第二下拉晶体管的共用栅极，所述第一有源区作为第一上拉晶体管和第二上拉晶体管共用有源区，所述第二有源区作为第一下拉晶体管、第二下拉晶体管的共用有源区，第一导电层位于所述第一源漏层上，用于接电源电压，第二导电层位于所述第二源漏层上，用于接地，提高了所述第一上拉晶体管和所述第二上拉晶体管的性能的一致性，所述第一下拉晶体管和所述第二下拉晶体管的性能的一致性，从而有利于提高器件性能的稳定性。

本发明技术方案提供的SRAM存储单元结构的形成方法中，所述第一栅极作为第一上拉晶体管和第一下拉晶体管的共用栅极，所述第二栅极作为第二上拉晶体管和第二下拉晶体管的共用栅极，所述第一有源区作为第一上拉晶体管和第二上拉晶体管共用有源区，所述第二有源区作为第一下拉晶体管、第二下拉晶体管的共用有源区，第一导电层位于所述第一源漏层上，用于接电源电压，第二导电层位于所述第二源漏层上，用于接地，提高了所述第一上拉晶体管和所述第二上拉晶体管的性能的一致性，所述第一下拉晶体管和所述第二下拉晶体管的性能的一致性，从而有利于提高器件性能的稳定性。

附图说明

图1是一种SRAM存储单元结构的电路图；

图2是一种SRAM存储单元结构的俯视结构示意图；

图3至图8是本发明实施例中的SRAM存储单元结构的形成方法各步骤的俯视结构示意图。

具体实施方式

需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。

如背景技术所述，采用现有的静态随机读写存储器技术形成的SRAM存储单元结构，性能亟需提升。现结合一种SRAM存储单元结构形成过程进行说明分析。

图1是一种SRAM存储单元结构的电路图。

请参考图1，所述SRAM存储单元包括第一选择管PG1、第二选择管PG2、第一上拉管PU1、第二上拉管PU2、第一下拉管PD1和第二下拉管PD2六个晶体管，其中：所述第一下拉管PD1的源区和第二下拉管PD2的源区均接地Vss，所述第一上拉管PU1的漏区和所述第二上拉管PU2的漏区均接电源电压Vdd；所述第一选择管PG1的栅极和所述第二选择管PG2的栅极都连接到同一跟字线；所述第一选择管PG1的漏区连接第一位线BL，所述第二选择管PG2的漏区连接第二位线BLB，所述第二位线BLB和所述第一位线BL组成一对互为反相的位线结构；所述第一上拉管PU1的源区、第一下拉管PD1的漏区、所述第一选择管PG1的源区、所述第二上拉管PU2的栅极、所述第二下拉管PD2的栅极都连接到第一节点A；所述第二上拉管PU2的源区、所述第二下拉管PD2的漏区、所述第二选择管PG2的源区、所述第一上拉管PU1的栅极、所述第一下拉管PD1的栅极都连接到第二节点B，第一节点A和第二节点B储存的信息为互为反相且互锁。

图2是一种SRAM存储单元结构的俯视结构示意图。

请参考图2，图2是一种可以实现图1电路的SRAM存储单元结构，包括：平行于第一方向X且沿第二方向Y排布的若干鳍部，所述若干鳍部包括第一鳍部101、第二鳍部102、第三鳍部103和第四鳍部104，所述第一方向X与所述第二方向Y相互垂直；横跨所述第一鳍部101和所述第二鳍部102的第一栅极105；横跨所述鳍部的若干栅极，所述若干栅极包括横跨所述第一鳍部101的第二栅极106，横跨所述第三鳍部103和所述第四鳍部104的第三栅极107，以及横跨所述第四鳍部104的第四栅极108；位于各栅极两侧的鳍部内具有源漏区(图中未示出)。

上述SRAM存储单元结构中，所述源漏区用于形成各晶体管的源(漏)极，其中：所述第一栅极105作为第一下拉晶体管PD1和第一上拉晶体管PU1的共用栅极，所述第一下拉晶体管PD1的源极通过导电层Vss接电源电压，所述第一上拉晶体管PU1的漏极通过导电层Vdd接地端；所述第二栅极106作为第一选择晶体管PG1的栅极，所述第一选择晶体管PG1的栅极通过导电层WL接位线；所述第一栅极105作为第一下拉晶体管PD1和第一上拉晶体管PU1的共用栅极，所述第一下拉晶体管PD1的源极通过导电层Vss接电源电压，所述第一上拉晶体管PU1的漏极通过导电层Vdd接地端；所述第二栅极106作为第一选择晶体管PG1的栅极，所述第一选择晶体管PG1的栅极通过导电层WL接字线，所述第一选择晶体管PG1的漏极通过导电层BL接第一位线；所述第三栅极107作为第二下拉晶体管PD2和第二上拉晶体管PU2的共用栅极，所述第二下拉晶体管PD2的源极通过导电层Vss接电源电压，所述第二上拉晶体管PU2的漏极通过导电层Vdd接地端；所述第四栅极108作为第二选择晶体管PG2的栅极，所述第二选择晶体管PG2的栅极通过导电层WL接位线；所述第三栅极107作为第二下拉晶体管PD2和第二上拉晶体管PU2的共用栅极，所述第二下拉晶体管PD2的源极通过导电层Vss接电源电压，所述第二上拉晶体管PU2的漏极通过导电层Vdd接地端；所述第四栅极108作为第二选择晶体管PG2的栅极，所述第二选择晶体管PG2的栅极通过导电层WL接字线，所述第二选择晶体管PG2的漏极通过导电层BLB接第二位线。所述第一上拉管PU1和第二上拉管PU2采用两根不同的鳍部作为有源区，并通过不同的导电层连接到同一根电源电压金属线上；所述第一下拉管PD1和第二下拉管PD2采用两根不同的鳍部作为有源区，并通过不同的导电层连接到同一根Vss接地金属线上。

通过图1的电路图可以看出，在实现第一节点A和第二节点B储存的信息为互为反相且互锁中，需要第一上拉管PU1和第二上拉管PU2的性能相同，所述第一下拉管PD1和第二下拉管PD2性能相同。然而，由于器件形成过程中刻蚀均匀性等问题，容易造成第一上拉管PU1和第二上拉管PU2性能不匹配问题，或者所述第一下拉管PD1和第二下拉管PD2性能的不匹配问题，从而影响器件性能，尤其是对低电压源的器件的影响最为严重。

为了解决上述问题，本发明提供的一种SRAM存储单元结构及其形成方法中，所述第一栅极作为第一上拉晶体管和第一下拉晶体管的共用栅极，所述第二栅极作为第二上拉晶体管和第二下拉晶体管的共用栅极，所述第一有源区作为第一上拉晶体管和第二上拉晶体管共用有源区，所述第二有源区作为第一下拉晶体管、第二下拉晶体管的共用有源区，第一导电层位于所述第一源漏层上，用于接电源电压，第二导电层位于所述第二源漏层上，用于接地，提高了所述第一上拉晶体管和所述第二上拉晶体管的性能的一致性，所述第一下拉晶体管和所述第二下拉晶体管的性能的一致性，从而有利于提高器件性能的稳定性。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图8是本发明实施例中的SRAM存储单元结构的形成方法各步骤的俯视结构示意图。

请参考图3，提供衬底200；形成所述衬底200内的第一有源区201和第二有源区202，所述第一有源区201和所述第二有源区202平行于第一方向X，且沿第二方向Y排布。

本实施例中，所述衬底200的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

本实施例中，所述第一有源区201和所述第二有源区202为鳍部结构。

本实施例中，所述第一有源区201和所述第二有源区202之间具有隔离层(图中未示出)，所述隔离层顶部表面低于所述第一有源区201和所述第二有源区202顶部表面。

具体地，所述第一有源区201、所述第二有源区202和所述隔离层的形成方法包括：刻蚀所述衬底200，形成所述第一有源区201、所述第二有源区202以及所述第一有源区201和所述第二有源区202之间的凹槽(图中未示出)；在所述凹槽内形成绝缘材料层(图中未示出)；回刻所述绝缘材料层，形成所述隔离层。

请参考图4，在所述衬底200上形成第一栅极203和第二栅极204，所述第一栅极203和所述第二栅极204横跨位于部分所述第一有源区201和部分所述第二有源区202表面，所述第一栅极203和所述第二栅极204平行于第二方向Y，且沿所述第一方向X排布，所述第一方向X与所述第二方向Y相互垂直。

具体地，所述第一栅极203和所述第二栅极204横跨所述第一有源区201和所述第二有源区202，且位于部分所述第一有源区201侧壁和顶部表面，位于部分所述第二有源区202侧壁和顶部表面。

后续，在所述第一栅极203和所述第二栅极204之间的所述第一有源区201内形成第一源漏层；在所述第一栅极203和所述第二栅极204之间的所述第二有源区202内形成第二源漏层。

本实施例中，在形成所述第一源漏层和所述第二源漏层之前，还包括：在所述衬底200上形成第三栅极205和第四栅极206，所述第三栅极205位于所述第一栅极203和所述第二栅极204的一侧，所述第四栅极206位于所述第一栅极203和所述第二栅极204的另一侧。

具体的，在所形成的SRAM存储单元结构中，所述第一栅极203作为第一上拉晶体管和第一下拉晶体管的共用栅极；所述第二栅极204作为第二上拉晶体管和第二下拉晶体管的共用栅极；所述第三栅极205作为第一选择晶体管的栅极；所述第四栅极206作为第二选择晶体管的栅极。

请参考图5，在所述第一栅极203和所述第二栅极204之间的所述第一有源区201内形成第一源漏层207；在所述第一栅极203和所述第二栅极204之间的所述第二有源区202内形成第二源漏层208。

后续，在所述第一源漏层207和所述第二源漏层208上形成第一互连层，所述第一互连层包括位于所述第一源漏层207上的第一导电层和位于所述第二源漏层208上的第二导电层。

具体的，在所形成的SRAM存储单元结构中：所述第一源漏层207作为第一上拉晶体管和第二上拉晶体管的共用源(漏)极，后续通过所述第一导电层将所述第一源漏层207接电源电压；所述第二源漏层208作为第一下拉晶体管和第二下拉晶体管的共用源(漏)极，后续通过所述第二导电层将所述第二源漏层208接地。

本实施例中，在形成所述第一栅极203、所述第二栅极204、所述第三栅极205和所述第四栅极206后，且在形成所述第一互连层之前，还包括：在所述第一栅极203与所述第三栅极205相邻一侧的所述第一有源区201内形成第三源漏层209；在所述第一栅极203与所述第三栅极205相邻一侧的所述第二有源区202内形成第四源漏层210；在所述第二栅极204与所述第四栅极206相邻一侧的所述第一有源区201内形成第五源漏层211；在所述第二栅极204与所述第四栅极206相邻一侧的所述第二有源区202内形成第六源漏层212；在所述第三栅极205在远离所述第一栅极203一侧的所述第二有源区202内形成第七源漏层213；在所述第四栅极206在远离所述第一栅极203一侧的所述第二有源区202内形成第八源漏层214。

具体的，在所形成的SRAM存储单元结构中：所述第三源漏层209作为第一上拉晶体管的另一漏(源)极；所述第四源漏层210作为第一下拉晶体管与第一选择晶体管的共用源(漏)极；所述第五源漏层211作为第二上拉晶体管的另一源(漏)极；所述第六源漏层212作为第二下拉晶体管和第二选择晶体管的共用源(漏)极；所述第七源漏层213作为第一选择晶体管的另一源(漏)极；所述第八源漏层214作为第二选择晶体管的另一源(漏)极。

请参考图6，在所述第一源漏层207和所述第二源漏层208上形成第一互连层，所述第一互连层包括位于所述第一源漏层207上的第一导电层301和位于所述第二源漏层208上的第二导电层302。

所形成的SRAM存储单元结构中，所述第一栅极203作为第一上拉晶体管和第一下拉晶体管的共用栅极，所述第二栅极204作为第二上拉晶体管和第二下拉晶体管的共用栅极，所述第一有源区201作为第一上拉晶体管和第二上拉晶体管共用有源区，所述第二有源区202作为第一下拉晶体管、第二下拉晶体管的共用有源区，第一导电层301位于所述第一源漏层207上上，用于接电源电压，第二导电层302位于所述第二源漏层208上，用于接地，提高了所述第一上拉晶体管和所述第二上拉晶体管的性能的一致性，所述第一下拉晶体管和所述第二下拉晶体管的性能的一致性，从而有利于提高器件性能的稳定性。

本实施例中，所述第一互连层还包括位于所述第三源漏层209和所述第四源漏层210上的第三导电层303、位于所述第五源漏层211与所述第六源漏层212上的第四导电层304、位于所述第七源漏层213上的第五导电层305、位于所述第八源漏层214上的第六导电层306、位于所述第三栅极205上的第七导电层307和位于所述第四栅极206上的第八导电层308，所述第三导电层303与所述第二栅极204电连接，所述第四导电层304与所述第一栅极203电连接。

具体的，所述第一互连层还包括第九导电层601和第十导电层602，所述第九导电层601使所述第四导电层304与所述第一栅极203电连接，所述第十导电层602使所述第三导电层303与所述第二栅极204电连接。

具体的，在所形成的SRAM存储单元结构中：所述第三导电层303用于使第一上拉晶体管的源(漏)极、所述第一下拉晶体管与第一选择晶体管的源(漏)极与第二上拉晶体管和第二下拉晶体管的共用栅极电连接；所述第四导电层304用于使第二上拉晶体管的源(漏)极、所述第二下拉晶体管与第二选择晶体管的源(漏)极与第一上拉晶体管和第一下拉晶体管的共用栅极电连接。

需要说明的是，为了便于描述，图6至图8省略了第一源漏层207、第二源漏层208第三源漏层209、第四源漏层210、第五源漏层211、第六源漏层212、第七源漏层213和第八源漏层214在图中的标示。

请参考图7，在形成所述第一互连层后，还在所述第一互连层上形成第二互连层，所述第二互连层包括第一位线401、第二位线402和电源电压线403，所述第一位线401与所述第五导电层305电连接，所述第二位线402与所述第六导电层306电连接，所述电源电压线403与所述第一导电层301电连接。

具体的，在所形成的SRAM存储单元结构中：所述第一位线401通过所述第五导电层305与第一选择晶体管的源(漏)极电连接；所述第二位线402通过所述第六导电层306与所述第二选择晶体管的源(漏)极电连接；所述电源电压线403通过所述第一导电层301与第一上拉晶体管和第二下拉晶体管的共用源(漏)极电连接。

本实施例中，所述第一位线401、所述第二位线402和所述电源电压线403平行于所述第一方向X，且沿所述第二方向Y排布。

请参考图8，形成所述第一互连层后，还在所述第一互连层上形成第三互连层，所述第三互连层包括字线501和接地线(图中未示出)，所述字线501与所述第七导电层307、所述第八导电层308电连接，所述接地线与所述第二导电层302电连接。

具体的，在所形成的SRAM存储单元结构中：所述字线501通过所述第七导电层307、所述第八导电层308与所述第三栅极205、所述第四栅极206电连接；所述接地线通过所述第二导电层302与第一下拉晶体管和第二下拉晶体管的共用源(漏)极电连接。

本实施例中，所述第三互连层位于所述第一互连层上。在另一实施例中，所述第一互连层位于所述第三互连层上。

本实施例中，所述字线501和所述接地线平行于所述第二方向Y，且沿所述第一方向X排布。

相应的，本发明一实施例还提供一种采用上述方法所形成的SRAM存储单元结构，请继续参考图5至图8，包括：衬底200；位于所述衬底200内的第一有源区201和第二有源区202，所述第一有源区201和所述第二有源区202平行于第一方向X，且沿第二方向Y排布，所述第一方向X与所述第二方向Y相互垂直；位于部分所述衬底200上的第一栅极203和第二栅极204，所述第一栅极203和所述第二栅极204横跨位于部分所述第一有源区201和部分所述第二有源区202表面，所述第一栅极203和所述第二栅极204平行于第二方向Y，且沿所述第一方向X排布；位于所述第一栅极203和所述第二栅极204之间的所述第一有源区201内具有第一源漏层207；位于所述第一栅极203和所述第二栅极204之间的所述第二有源区202内具有第二源漏层208；第一互连层，所述第一互连层包括位于所述第一源漏层207上的第一导电层301和位于所述第二源漏层208上的第二导电层302。

所述SRAM存储单元结构中，所述第一栅极203作为第一上拉晶体管和第一下拉晶体管的共用栅极，所述第二栅极204作为第二上拉晶体管和第二下拉晶体管的共用栅极，所述第一有源区201作为第一上拉晶体管和第二上拉晶体管共用有源区，所述第二有源区202作为第一下拉晶体管、第二下拉晶体管的共用有源区，第一导电层301位于所述第一源漏层207上上，用于接电源电压，第二导电层302位于所述第二源漏层208上，用于接地，提高了所述第一上拉晶体管和所述第二上拉晶体管的性能的一致性，所述第一下拉晶体管和所述第二下拉晶体管的性能的一致性，从而有利于提高器件性能的稳定性。

本实施例中，所述第一有源区201和所述第二有源区202为鳍部结构；所述第一栅极203和所述第二栅极204横跨所述第一有源区201和所述第二有源区202，且位于部分所述第一有源区201侧壁和顶部表面，位于部分所述第二有源区202侧壁和顶部表面。

本实施例中，所述SRAM存储单元结构包括：位于所述第一栅极203和所述第二栅极204一侧的第三栅极205和位于所述第一栅极203和所述第二栅极204另一侧的第四栅极206，所述第三栅极205、所述第四栅极206平行于所述第二方向Y，所述第三栅极205和所述第四栅极206分别位于部分所述第二有源区202表面；位于所述第一栅极203与所述第三栅极205相邻一侧的所述第一有源区201内的第三源漏层209；位于所述第一栅极203与所述第三栅极205相邻一侧的所述第二有源区202内的第四源漏层210；位于所述第二栅极204与所述第四栅极206相邻一侧的所述第一有源区201内的第五源漏层211；位于所述第二栅极204与所述第四栅极206相邻一侧的所述第二有源区202内的第六源漏层212；位于所述第三栅极205在远离所述第一栅极203一侧的所述第二有源区202内的第七源漏层213；位于所述第四栅极206在远离所述第一栅极203一侧的所述第二有源区202内的第八源漏层214。

本实施例中，所述第一互连层还包括位于所述第三源漏层209和所述第四源漏层210上的第三导电层303、位于所述第五源漏层211与所述第六源漏层212上的第四导电层304、位于所述第七源漏层213上的第五导电层305、位于所述第八源漏层214上的第六导电层306、位于所述第三栅极205上的第七导电层307和位于所述第四栅极206上的第八导电层308，所述第三导电层303与所述第二栅极204电连接。

具体的，所述第一互连层还包括第九导电层601和第十导电层602，所述第九导电层601使所述第四导电层304与所述第一栅极203电连接，所述第十导电层602使所述第三导电层303与所述第二栅极204电连接。

本实施例中，所述SRAM存储单元结构包括：位于所述第一互连层上的第二互连层，所述第二互连层包括第一位线401、第二位线402和电源电压线403，所述第一位线401与所述第五导电层305电连接，所述第二位线402与所述第六导电层306电连接，所述电源电压线403与所述第一导电层301电连接。

本实施例中，所述第一位线401、所述第二位线402和所述电源电压线403平行于所述第一方向X，且沿所述第二方向Y排布。

本实施例中，所述SRAM存储单元结构包括：位于所述第一互连层上的第三互连层，所述第三互连层包括字线501和接地线，所述字线501与所述第七导电层307、所述第八导电层308电连接，所述接地线与所述第二导电层302电连接。

本实施例中，所述字线501和所述接地线平行于所述第二方向Y，且沿所述第一方向X排布。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。