半导体结构及其制作方法

技术领域

本公开涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。

背景技术

随着半导体技术的发展，存储器，尤其是动态随机存储器(Dynamic RandomAccess Memory，简称DRAM)因其具有较高的存储密度以及较快的读写速度被广泛地应用在各种电子设备中。

动态随机存储器通常包括多个存储单元，每个存储单元包括晶体管和电容器，晶体管的栅极与动态随机存储器的字线(Word Line，简称WL)电性连接，通过字线上的电压控制晶体管的开启和关闭；晶体管的源极和漏极中的一极与位线(Bit Line，简称BL)电性连接，源极和漏极中的另一极与电容器电性连接，通过位线对数据信息进行存储或者输出。

为了减小存储器的尺寸，提高其存储密度，通常将电容器水平放置，以便于制作具有更大长细比的电容器。相应的，晶体管也水平放置，晶体管通过位线引出至位线插塞，以与外围电路进行电性连接。然而，位线与位线插塞之间的接触电阻较大。

发明内容

鉴于上述问题，本公开实施例提供一种半导体结构及其制作方法，用于降低位线与位线插塞之间的接触电阻。

根据一些实施例，本公开的第一方面提供一种半导体结构，其包括：衬底，所述衬底上设置有第一叠层结构，所述第一叠层结构包括存储单元阵列；多条间隔设置且沿第一方向延伸的字线，所述字线穿过所述第一叠层结构且与所述存储单元阵列电性连接；多条间隔设置且沿第二方向延伸的位线，所述位线设置在所述第一叠层结构的旁侧且与所述存储单元阵列电性连接；多条所述位线远离所述存储单元阵列的一端在所述第一方向形成台阶，且每条所述位线在所述台阶的表面上设置有凹槽，所述第二方向与所述第一方向互相交叉；多个间隔设置且沿所述第一方向延伸的位线插塞，每个所述位线插塞的一端对应设置在一条所述位线的所述凹槽内。

在一些可能的实施例中，多条所述位线中至少一条所述位线进行N型掺杂或者P型掺杂。

在一些可能的实施例中，多个所述位线插塞沿所述第二方向错位设置。

在一些可能的实施例中，所述存储单元阵列包括多个晶体管，所述多个晶体管沿所述第一方向间隔排布，且沿所述第二方向间隔排布，每个所述晶体管沿第三方向延伸；所述第三方向与所述第一方向、所述第二方向均垂直。

在一些可能的实施例中，所述晶体管包括：源极；漏极，所述源极和所述漏极中的一极与所述位线电性连接；沟道，所述源极、所述沟道和所述漏极沿所述第三方向依次排布；所述字线环绕所述沟道，形成所述晶体管的栅极；设置在所述栅极和所述沟道之间的介质层。

在一些可能的实施例中，每条所述字线环绕沿所述第一方向位于同一列的多个所述沟道；多条所述位线沿所述第一方向堆叠，且相邻的所述位线之间电性隔离，每条所述位线连接沿所述第二方向位于同一行的多个所述漏极。

在一些可能的实施例中，所述存储单元阵列还包括多个电容器，多个所述电容器与多个所述晶体管的所述源极和所述漏极中的另一极一一对应且电性连接。

在一些可能的实施例中，所述第一叠层结构还包括：多个支撑层，所述支撑层设置在沿所述第一方向相邻的两行所述晶体管之间；隔离层，所述隔离层填充在所述第一叠层结构的剩余空间。

在一些可能的实施例中，所述支撑层设置在相邻两行所述晶体管的源极之间，以及相邻两行所述晶体管的漏极之间。

在一些可能的实施例中，所述半导体结构还包括：填充在相邻的两条所述位线之间的第一绝缘层，覆盖所述位线和所述第一绝缘层的第一保护层，以及填充在相邻的两个所述位线插塞之间且覆盖所述第一叠层结构的第二绝缘层；所述第二绝缘层中设置多个间隔设置的字线插塞，多个所述字线插塞与多条所述字线一一对应且电性连接。

本公开实施例提供的半导体结构至少具有如下优点：

本公开实施例提供的半导体结构，通过在位线的表面上设置凹槽，并且将位线插塞的一端对应设置在一条位线的凹槽内，增加了位线与位线插塞的接触面积，减小了位线与位线插塞之间的接触电阻，从而提高半导体结构的性能。

根据一些实施例，本公开的第二方面提供一种半导体结构的制作方法，其包括：

在衬底上形成第一叠层结构，所述第一叠层结构包括存储单元阵列；

在所述衬底上形成多条间隔设置且沿第一方向延伸的字线，所述字线穿过所述第一叠层结构且与所述存储单元阵列电性连接；

在所述衬底上形成多条间隔设置且沿第二方向延伸的位线，所述位线设置在所述第一叠层结构的旁侧且与所述存储单元阵列电性连接；多条所述位线远离所述存储单元阵列的一端在所述第一方向形成台阶，且每条所述位线在所述台阶的表面上设置有凹槽，所述第一方向与所述第二方向互相交叉；

形成多个间隔设置且沿所述第一方向延伸的位线插塞，每个所述位线插塞的一端对应设置在一条所述位线的凹槽内。

在一些可能的实施例中，在所述衬底上形成多条间隔设置且沿第二方向延伸的位线，所述位线设置在所述第一叠层结构的旁侧且与所述存储单元阵列电性连接，包括：

在所述衬底上形成第二叠层结构，所述第二叠层结构位于所述第一叠层结构的旁侧；所述第二叠层结构包括依次交替设置的第一牺牲层和第一有源层；

去除远离所述第一叠层结构的部分所述第一牺牲层和部分所述第一有源层，剩余的所述第一有源层在所述第一方向形成台阶，以形成所述位线；

去除剩余的所述第一牺牲层。

在一些可能的实施例中，去除剩余的所述第一牺牲层之后，还包括：

对所述位线进行N型掺杂或者P型掺杂，以降低所述位线的电阻。

在一些可能的实施例中，所述位线的材质包括硅；

对所述位线进行N型掺杂或者P型掺杂，以降低所述位线的电阻，包括：

在三氯氧磷的气相条件下，利用热扩散工艺，向所述位线中掺杂磷原子，并在所述位线的表面形成磷硅玻璃；

去除所述磷硅玻璃，以暴露掺杂后的所述位线。

在一些可能的实施例中，所述热扩散工艺的温度为800℃-1000℃；

利用氢氟酸刻蚀去除所述磷硅玻璃。

在一些可能的实施例中，形成多个间隔设置且沿所述第一方向延伸的位线插塞，每个所述位线插塞的一端对应设置在一条所述位线的凹槽内之后，还包括：

形成填充在所述位线之间的第一绝缘层，并形成覆盖所述位线和所述第一绝缘层的第一保护层；

形成填充在所述位线插塞之间的第二绝缘层，所述第二绝缘层还覆盖所述第一叠层结构；

在所述第二绝缘层中形成多个间隔设置的字线插塞，每个所述字线插塞与一个所述字线电性连接。

本公开实施例提供的半导体结构的制作方法具有如下优点：

本公开实施例提供的半导体结构的制作方法，通过在位线的表面上形成凹槽，并且将形成的位线插塞的一端对应设置在一条位线的凹槽内，增加了位线与位线插塞的接触面积，减小了位线与位线插塞之间的接触电阻，从而提高半导体结构的性能。此外，后续通过对位线进行气相掺杂，从而对位线的整体进行掺杂，有效降低位线的导通电阻，进一步提高半导体结构的性能。

附图说明

为了更清楚地说明本公开实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例中的半导体结构的一种框架图；

图2为本公开一实施例中的半导体结构中A-A截面处的结构示意图；

图3为本公开一实施例中的半导体结构中B-B截面处的结构示意图；

图4为本公开一实施例中的半导体结构中C-C截面处的结构示意图；

图5为本公开一实施例中的半导体结构的另一种框架图；

图6为本公开一实施例中的半导体结构的制作方法的流程图；

图7为本公开一实施例中的形成第二叠层结构后A-A截面处的结构示意图；

图8为本公开一实施例中的形成第二叠层结构后B-B截面处的结构示意图；

图9为本公开一实施例中的形成第二叠层结构后C-C截面处的结构示意图；

图10为本公开一实施例中的形成台阶后A-A截面处的结构示意图；

图11为本公开一实施例中的形成台阶后C-C截面处的结构示意图；

图12为本公开一实施例中的去除第一牺牲层后A-A截面处的结构示意图；

图13为本公开一实施例中的去除第一牺牲层后C-C截面处的结构示意图；

图14为本公开一实施例中的形成凹槽后A-A截面处的结构示意图；

图15为本公开一实施例中的形成凹槽后C-C截面处的结构示意图。

具体实施方式

在相关技术中，晶体管和电容器水平放置，为将晶体管连接外围电路，通常在晶体管的一端形成台阶位线，再在台阶位线上形成与之接触的位线插塞，通过位线插塞电性连接位线和外围电路。其中，位线的延伸方向和位线插塞的延伸方向通常相垂直，位线与位线插塞的接触面积有限，导致位线与位线插塞之间的接触电阻较大，从而降低半导体结构的性能。此外，在台阶位线当中，由于各位线具有水平结构，上下位线之间填充有绝缘材料，因此，在常规工艺当中，难以对位线进行整体掺杂，从而导致位线电阻较大、信号传播速度降低，影响晶体管的整体性能，进而降低半导体结构的性能。

有鉴于此，本公开实施例提供一种半导体结构及其制作方法，位线在台阶的表面上设置凹槽，并且将位线插塞的一端对应设置在一条位线的凹槽内，在保持位线厚度整体一致的情况下，增加了位线与位线插塞的接触面积，减小了位线与位线插塞之间的接触电阻，从而提高半导体结构的性能。此外，后续通过刻蚀工艺去除位线之间填充的结构，使得位线呈悬空状态，并通过气相掺杂工艺对位线进行掺杂，能进一步降低位线自身的电阻，进一步提高半导体结构的性能。

为了使本公开实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本公开的一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本公开保护的范围。

本公开实施例第一方面提供一种半导体结构，该半导体结构可以是存储器件或非存储器件。其中，存储器件可以包括动态随机存取存储器(Dynamic Random AccessMemory，简称DRAM)、静态随机存取存储器(Static Random Access Memory，简称SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-OnlyMemory，简称EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，简称PRAM))或者磁阻随机存取存储器(Magneto-resistive Random Access Memory，简称MRAM)。非存储器件可以是逻辑器件，例如微处理器、数字信号处理器或微型控制器，或与其类似的器件。本公开实施例以动态随机存取存储器为例进行说明。

参阅图1、图2、图3和图4，该半导体结构包括：衬底10、字线4、位线1和位线插塞5。其中，衬底10可以为衬底10上的结构层提供支撑基础。该衬底10的材质可以为半导体，例如，衬底10的材质可以为单晶硅、多晶硅、无定型硅、锗、碳化硅、锗化硅、绝缘体上锗(Germanium on Insulator，简称GOI)或者绝缘体上硅(Silicon on Insulator，简称SOI)等。

衬底10上设置有第一叠层结构，第一叠层结构包括存储单元阵列，用于存储数据。位线1穿过第一叠层结构与存储单元阵列电性连接，字线4穿过第一叠层结构且与存储单元阵列电性连接，位线插塞5与位线1相接触且电性连接。其中，字线4用于控制存储单元阵列的打开或关闭；位线1用于将数据信息写入存储单元阵列，或者读取存储单元阵列的数据信息；位线插塞5用于将位线1与外围电路电性连接。

在一些可能的实施例中，存储单元阵列包括多个晶体管2，多个晶体管2沿第一方向间隔排布，且沿第二方向间隔排布，每个晶体管2沿第三方向延伸；第三方向与第一方向、第二方向均垂直。

具体的，参阅图1至图4，存储单元阵列包括多个晶体管2，每个晶体管2沿第三方向延伸。多个晶体管2呈阵列排布，其中，多个晶体管2不仅沿第一方向间隔排布，而且沿第二方向间隔排布。第三方向为平行于衬底10的方向，如图1所示Y方向，第一方向为垂直于衬底10的方向，如图3所示的Z方向，第一方向与第二方向互相交叉，且第一方向和第二方向均与第三方向垂直。

在一些可能的示例中，第一方向、第二方向和第三方向两两垂直，例如，第二方向如图3所示的X方向，第三方向如图1所示的Y方向。如此设置，可以使得多个晶体管2的排布更紧凑，排布方式更优，最大程度提高晶体管2的排布数量，从而提高存储单元阵列的存储密度。

在一些可能的实施例中，参阅图3和图4，晶体管2包括源极、漏极、沟道21、介质层22以及栅极。其中，源极和漏极中的一极与位线1电性连接，例如，源极与位线1电性连接。沟道21位于源极和漏极之间，且沟道21的两端分别与源极和漏极相接触，源极、沟道21和漏极沿第三方向依次排布。栅极位于沟道21的外周侧，且与字线4电性连接，栅极与沟道21之间设置有介质层22。

在一些可能的实现方式中，字线4环绕每个沟道21的外周侧，其沿第一方向形成一体。字线4用作晶体管2的栅极，字线4与每个沟道21之间设置有介质层22，即介质层22包覆沟道21的外周侧，字线4包覆介质层22的外周侧。其中，字线4的材质可以为金属，例如氮化钛，介质层22的材质可以为氧化硅。

上述实施例中，以垂直于第三方向的平面为截面，沟道21的截面形状可以是圆形、椭圆形、正方形、长方形、五边形或者或其他形状，本公开实施例对沟道21的截面形状不作限定。沟道21的截面形状、源极的截面形状和漏极的截面形状可以相同且适配，以使沟道21和源极、沟道21与漏极之间的接触面积较大。

从图3和图4中可知，晶体管2为垂直全环栅(Gate All Around，简称GAA)晶体管，垂直全环栅晶体管的特征尺寸较小，在占用相同衬底10面积时，能够有效提高半导体结构的集成度。同时栅极可以对沟道21进行四面控制，提高了沟道21控制能力，改善短沟道效应，降低工作电压，提高半导体结构的性能。

在一些可能的实施例中，参阅图1和图4，存储单元阵列还包括多个电容器3，多个电容器3与多个晶体管2的源极和漏极中的另一极一一对应且电性连接。多个电容器3沿第三方向延伸，且间隔设置，即电容器3水平放置在衬底10上。多个电容器3与多个晶体管2一一对应且电性连接，每个电容器3电性连接一个晶体管2。具体的，晶体管2的源级和漏极中的一极连接位线1，源级和漏极中的另一极连接电容器3。例如，晶体管2的源极与位线1电性连接，晶体管2的漏级与电容器3电性连接。

在一些可能的实施例中，参阅图1、图3和图4，第一叠层结构还包括：多个支撑层31，支撑层31设置在沿第一方向相邻的两行晶体管2之间；隔离层32，隔离层32填充在第一叠层结构的剩余空间。设置支撑层31，可以支撑晶体管2，防止晶体管2坍塌，便于晶体管2在第一方向上堆叠；设置隔离层32，可以将存储单元阵列中的结构电性隔离，避免存储单元阵列中的结构互相干扰。

具体的，支撑层31设置在相邻两行晶体管2的源极之间，以及相邻两行晶体管2的漏极之间。参阅图4，支撑层31设置在沿第一方向相邻的两行晶体管2的源极之间，以及该相邻两行的晶体管2的漏级之间，同层设置的支撑层31沿第三方向具有间隙。支撑层31设置在晶体管2的两端部，一方面可以稳定支撑晶体管2，另一方面便于形成晶体管2的沟道21、介质层22和栅极。支撑层31的材质可以为氮氧化硅或者氮化硅，其材质较硬，不易坍塌，也不易被刻蚀，以提高第一叠层结构的稳定性。

继续参阅图1、图3和图4，隔离层32填充在第一叠层结构的剩余空间，具体的，隔离层32填充在存储单元阵列之间，以使存储单元阵列中的结构电性隔离。如图3和图4所示，隔离层32填充在相邻的晶体管2之间，以避免晶体管2之间互相干扰。隔离层32还填充在相邻的电容器3之间，以避免电容器3之间互相干扰。填充在相邻的晶体管2之间的隔离层32，与填充在相邻的电容器3之间的隔离层32的材质可以相同，也可以不同。示例性的，填充在相邻的晶体管2之间的隔离层32的材质可以为氧化硅，填充在相邻的电容器3之间的隔离层32的材质可以为氮氧化硅。

在一些可能的实施例中，参阅图1至图4，本公开实施例中的字线4包括多条，多条字线4沿第一方向(图3所示Z方向)延伸，且沿第二方向(图3所示X方向)间隔设置。相邻字线4之间填充有上述隔离层32，以保证相邻字线4之间电性隔离，避免字线4的相互干扰。

字线4穿过第一叠层结构且与存储单元阵列电性连接。具体的，每条字线4环绕沿第一方向位于同一列的多个所沟道21，其作为晶体管2的栅极。如图1至图4所示，每条字线4沿第一方向延伸，且环绕其经过的每个沟道21，字线4与相对应的沟道21之间填充有介质层22。这种排布方式，可以使字线4的排布更优化，占用空间更小，有利于增加存储单元阵列中晶体管2和电容器3的排布数量，从而提高半导体结构的存储密度。

在一些可能的实施例中，参阅图1至图4，本公开实施例中的位线1包括多条，多条位线1沿第二方向(图2所示X方向)延伸，其沿第一方向(图2所示Z方向)堆叠，且相邻的位线1之间电性隔离。具体的，多条位线1沿第一方向间隔设置，以使相邻位线1之间电性隔离。进一步的，相邻位线1之间还可以填充有第一绝缘层33，即位线1和第一绝缘层33沿第一方向依次交替层叠设置，第一绝缘层33不仅可以隔离各位线1，还可以支撑各位线1，提高位线1的稳定性。

位线1设置在第一叠层结构的旁侧，且与存储单元阵列电性连接。具体的。如图1和图4所示，位线1位于第一叠层结构的左侧。每条位线1连接沿第二方向位于同一行的多个漏极。这种排布方式，可以使位线1的排布更优化，占用空间更小，有利于增加存储单元阵列中晶体管2和电容器3的排布数量，从而提高半导体结构的存储密度。

参阅图4，多条位线1远离存储单元阵列的一端在第一方向形成台阶。具体的，多条位线1的长度沿远离衬底10的方向依次减小，以使多条位线1形成台阶。多条位线1中的每相邻两条位线1，靠近衬底10的位线1有部分区域显露，该部分区域未被远离衬底10的位线1遮挡，便于在该位线1显露的该部分区域上形成位线插塞5，从而实现位线1与外围电路的电性连接。

其中，每条位线1在台阶的表面上设置有凹槽23。如图4所示，多条位线1的左端形成台阶，台阶沿第一方向向上，所形成每个台阶上设置有凹槽23。以垂直于衬底10的表面为截面，凹槽23的截面形状可以为半圆形、半椭圆形、正方形或者梯形等，凹槽23的截面形状与位线插塞5的截面形状相适配，以使凹槽23的底壁和侧壁均与位线插塞5相接触，增加凹槽23与位线插塞5的接触面积。

凹槽23的底部尺寸小于凹槽23的开口的尺寸，以便于在凹槽23内形成位线插塞5。凹槽23的槽底位于相对应的位线1中，该凹槽23没有贯穿位线1，如此设置，位线1暴露在相应的凹槽23内的面积较大。各位线1在台阶的表面上所形成的凹槽23可以相同，如此设置，多个凹槽23可以同时制作，简化半导体结构的制作过程。

继续参阅图4，本公开实施例中的位线插塞5包括多个，多个位线插塞5沿第一方向延伸，且沿第三方向间隔设置，以使各位线插塞5之间彼此隔离，从而避免位线1之间相互干扰。多个位线插塞5与多条位线1一一对应且电性连接，每个位线插塞5的一端设置在其所对应的凹槽23内。具体的，位线插塞5的一端填充在凹槽23内，如此设置，可以增加位线插塞5与位线1之间的接触面积，从而降低位线插塞5与位线1之间的接触电阻，提高半导体结构的性能。

在一些可能的实现方式中，参考图1，多个位线插塞5沿第三方向位于同一行设置，多个位线插塞5沿第二方向所占用的空间较小。参阅图4，沿靠近晶体管2的方向，多个位线插塞5的长度逐渐减小，以使各位线插塞5背离衬底10的表面齐平，从而以连接外围电路。

在另一些可能的实现方式中，多个位线插塞5沿第二方向错位设置。参阅图5，多个位线插塞5的连线与第二方向具有夹角，如此排布，相邻位线插塞5之间的距离较大，其相互干扰较小。

为了进一步提高半导体结构的性能，本公开实施例中的多条位线1中至少一条位线1进行N型掺杂或者P型掺杂，N型掺杂或者P型掺杂的位线1的电阻降低，从而降低了由位线插塞5至晶体管2之间的电阻。在一些可能的示例中，每条位线1都进行N型掺杂或者P型掺杂，以使每条位线1的电阻降低。如此设置，由于每条位线1的长度不同，降低每条位线1的电阻，可以降低每条位线1上的损失，使得各晶体管2工作时的状态较为一致，减小各晶体管2之间的差异，提高半导体结构的性能。示例性的，每条位线1掺杂有磷原子，即每条位线1进行N型掺杂。

上述实施例中，可以通过气相掺杂工艺对位线1进行掺杂。由于位线1的表面暴露，尤其是位线1沿第一方向相对的两个表面暴露，采用气相掺杂可以对位线1的这两个表面同时进行掺杂，使得位线1中的掺杂较深，可以提高位线1的掺杂效率和掺杂的均匀性。

在半导体结构包括填充在相邻的两条位线1之间的第一绝缘层33的实施例的基础上，半导体结构还包括覆盖位线1和第一绝缘层33的第一保护层34，以及填充在相邻的两个位线插塞5之间且覆盖第一叠层结构的第二绝缘层35。

具体的，参阅图4，第一保护层34覆盖位线1和第一绝缘层33，可以防止位线1背离衬底10的表面暴露，以对位线1进行隔离和保护。第一保护层34形成阶梯状，其材质可以为氮化硅或者氮氧化硅。第二绝缘层35填充在相邻的两个位线插塞5之间，以进一步保证各位线插塞5之间的绝缘性能，第二绝缘层35的材质包括氧化硅。

参阅图3，第二绝缘层35中还设置多个间隔设置的字线插塞6，多个字线插塞6与多条字线4一一对应且电性连接。其中，字线插塞6沿第一方向延伸，用于将字线4与外围电路进行连接。字线4具有沿第一方向相对设置的第一表面和第二表面，第一表面为字线4远离衬底10的表面，第二表面为字线4靠近衬底10的表面，每个字线插塞6与相对应的字线4的第一表面相接触，从而通过不同的字线插塞6将每条字线4引出。

综上，本公开实施例提供的半导体结构，通过在位线1的表面上设置凹槽23，并且将位线插塞5的一端对应设置在一条位线1的凹槽23内，增加了位线1与位线插塞5的接触面积，减小了位线1与位线插塞5之间的接触电阻，从而提高半导体结构的性能。

本公开实施例还提供一种半导体结构的制作方法，参阅图6，该制作方法包括：

步骤S10：在衬底上形成第一叠层结构，第一叠层结构包括存储单元阵列。

衬底10可以为衬底10上的结构层提供支撑基础，衬底10的材质可以为半导体，例如，单晶硅、多晶硅、无定型硅、锗、碳化硅、锗化硅、绝缘体上锗或者绝缘体上硅等。衬底10上设置有第一叠层结构，第一叠层结构包括存储单元阵列，存储单元阵列用于存储数据。

在一些可能的实施例中，参阅图1至图5，存储单元阵列包括多个晶体管2，每个晶体管2沿第三方向延伸。多个晶体管2呈阵列排布，具体的，多个晶体管2不仅沿第一方向间隔排布，而且沿第二方向间隔排布。其中，第一方向为垂直于衬底10的方向，如图3所示的Z方向，第一方向与第二方向互相交叉，且第一方向和第二方向均与第三方向垂直。

在一些可能的示例中，第一方向、第二方向和第三方向两两垂直，例如，第二方向如图3所示的X方向，第三方向如图4所示的Y方向。如此设置，可以使得多个晶体管2的排布更紧凑，排布方式更优，最大程度提高晶体管2的排布数量，从而提高存储单元阵列的存储密度。

在一些可能的实施例中，参阅图3和图4，晶体管2包括源极、漏极、沟道21以及栅极。其中，源极、沟道21和漏极沿第三方向依次排布，源极和漏极中的一极与位线1电性连接，例如，源极与位线1电性连接，栅极环绕沟道21的外周侧，且与字线4电性连接，栅极与沟道21之间还设置有介质层22。

在一些可能的实施例中，参阅图1和图5，存储单元阵列还包括多个电容器3，多个电容器3与多个晶体管2的源极和漏极中的另一极一一对应且电性连接。多个电容器3沿第三方向延伸，且间隔设置，即电容器3水平放置在衬底10上。多个电容器3与多个晶体管2一一对应且电性连接，每个电容器3电性连接一个晶体管2。具体的，晶体管2的源级和漏极中的一极连接位线1，源级和漏极中的另一极电容器3。例如，晶体管2的源极与位线1电性连接，晶体管2的漏级与电容器3电性连接。

步骤S20：在衬底上形成多条间隔设置且沿第一方向延伸的字线，字线穿过第一叠层结构且与存储单元阵列电性连接。

参阅图1至图4，本公开实施例中的字线4包括多条，多条字线4沿第一方向(图3所示)延伸，且沿第二方向(图3所示)间隔设置。相邻字线4之间填充有上述隔离层32，以保证相邻字线4之间电性隔离，避免字线4的相互干扰。

字线4穿过第一叠层结构且与存储单元阵列电性连接。具体的，每条字线4沿第一方向延伸，且环绕其经过的每个沟道21，字线4与相对应的沟道21之间填充有介质层22。这种排布方式，可以使字线4的排布更优化，占用空间更小，有利于增加存储单元阵列中晶体管2和电容器3的排布数量，从而提高半导体结构的存储密度。此外，该字线4还可以用作晶体管2的栅极，使得晶体管2为垂直全环栅(Gate All Around，简称GAA)晶体管，垂直全环栅晶体管的特征尺寸较小，在占用相同衬底10面积时，能够有效提高半导体结构的集成度。同时栅极可以对沟道21进行四面控制，提高了沟道21控制能力，改善短沟道效应，降低工作电压，提高半导体结构的性能。

在一些可能的实施例中，参阅图3和图4，形成字线4后还包括：形成多个支撑层31和隔离层32,，支撑层31设置在沿第一方向相邻的两行晶体管2之间，隔离层32填充在第一叠层结构的剩余空间。设置支撑层31，可以支撑晶体管2，防止晶体管2坍塌，便于晶体管2在第一方向上堆叠；设置隔离层32，可以将存储单元阵列中的结构电性隔离，避免存储单元阵列中的结构互相干扰。

具体的，支撑层31形成在相邻两行晶体管2的源极之间，以及相邻两行晶体管2的漏极之间。参阅图4，支撑层31设置在沿第一方向相邻的两行晶体管2的源极之间，以及该相邻两行的晶体管2的漏级之间，其沿第三方向具有间隙。支撑层31设置在晶体管2的两端部，一方面可以稳定支撑晶体管2，另一方面便于形成晶体管2的沟道21和栅极。支撑层31的材质可以为氮氧化硅或者氮化硅，其材质较硬，不易坍塌，也不易被刻蚀，以提高第一叠层结构的稳定性。

继续参阅图3和图4，隔离层32填充在第一叠层结构的剩余空间，具体的，隔离层32填充在存储单元阵列之间，以使存储单元阵列中的结构电性隔离。如图3和图4所示，隔离层32填充在相邻的晶体管2之间，以避免晶体管2之间互相干扰。隔离层32还填充在相邻的电容器3之间，以避免电容器3之间互相干扰。填充在相邻的晶体管2之间的隔离层32，与填充在相邻的电容器3之间的隔离层32的材质可以相同，也可以不同。示例性的，填充在相邻的晶体管2之间的隔离层32的材质可以为氧化硅，填充在相邻的电容器3之间的隔离层32的材质可以为氮氧化硅。

步骤S30：在衬底上形成多条间隔设置且沿第二方向延伸的位线，位线设置在第一叠层结构的旁侧且与存储单元阵列电性连接；多条位线远离存储单元阵列的一端在第一方向形成台阶，且每条位线在台阶的表面上设置有凹槽，第一方向与第二方向互相交叉。

参阅图1至图5，位线1包括多条，多条位线1沿第二方向延伸，其沿第一方向堆叠，且相邻的位线1之间电性隔离。具体的，多条位线1沿第一方向间隔设置，以使相邻位线1之间电性隔离。位线1设置在第一叠层结构的旁侧，且与存储单元阵列电性连接，每条位线1连接沿第二方向位于同一行的多个漏极。这种排布方式，可以使位线1的排布更优化，占用空间更小，有利于增加存储单元阵列中晶体管2和电容器3的排布数量，从而提高半导体结构的存储密度。

参阅图4，多条位线1远离存储单元阵列的一端在第一方向形成台阶。具体的，多条位线1的长度沿远离衬底10的方向依次减小，以使多条位线1形成台阶。多条位线1中的每相邻两条位线1，靠近衬底10的位线1有部分区域显露，该部分区域未被远离衬底10的位线1遮挡，便于在该位线1显露的该部分区域上形成位线插塞5，从而实现位线1与外围电路的电性连接。

其中，每条位线1在台阶的表面上设置有凹槽23。如图4所示，多条位线1的左端形成台阶，台阶沿第一方向向上，所形成每个台阶上设置有凹槽23。以垂直于衬底10的表面为截面，凹槽23的截面形状可以为半圆形、半椭圆形、正方形或者梯形等。凹槽23的截面形状与位线插塞5的截面形状相适配，以使凹槽23的底壁和侧壁均与位线插塞5相接触，增加凹槽23与位线插塞5的接触面积。凹槽23的底部尺寸小于凹槽23的开口的尺寸，以便于后续在凹槽23内形成位线插塞5。凹槽23的槽底位于相对应的位线1中，该凹槽23没有贯穿位线1，如此设置，位线1暴露在相应的凹槽23内的面积较大。各位线1在台阶的表面上所形成的凹槽23可以相同，如此设置，多个凹槽23可以同时制作，简化半导体结构的制作过程。

在一些可能的实现方式中，参阅图7至图15，在衬底10上形成多条间隔设置且沿第二方向延伸的位线1，位线1设置在第一叠层结构的旁侧且与存储单元阵列电性连接，包括：

步骤S31：在衬底上形成第二叠层结构，第二叠层结构位于第一叠层结构的旁侧；第二叠层结构包括依次交替设置的第一牺牲层和第一有源层。

参阅图7至图9，第二叠层结构40包括多个第一牺牲层41和多个第一有源层42，多个第一牺牲层41和多个第一有源层42沿第一方向交替堆叠设置。其中，第一方向为垂直于衬底10的方向，沿第一方向，相邻两个第一牺牲层41之间设置有第一有源层42，或者相邻两个第一有源层42之间设置有第一牺牲层41，以使得第一牺牲层41和第一有源层42依次交替设置。如此排布，通过第一牺牲层41可以将相邻两个第一有源层42隔离开来，以便于使第一有源层42沿第一方向电性隔离。第一有源层42的材质包括硅，第一牺牲层41的材质包括锗化硅。

具体的，在衬底10上依次交替重复形成一层第一有源层42和一层第一牺牲层41，直至形成第二叠层结构40。示例性的，形成第二叠层结构40时，在衬底10上形成一层第一有源层42，再在第一有源层42上形成一层第一牺牲层41，再在第一牺牲层41上形成一层第一有源层42，重复第一有源层42和第一牺牲层41的形成过程，直至形成所需层数的第一牺牲层41和第一牺牲层41。

在一些可能的实现方式中，第一牺牲层41和第一有源层42可以通过沉积工艺，沉积工艺可以包括化学气相沉积(Chemical Vapor Deposition，简称CVD)、物理气相沉积(Physical Vapor Deposition，简称PVD)或者原子层沉积(Atomic Layer Deposition，简称ALD)等。在另一些可能的实现方式中，第一牺牲层41和第一有源层42还可以通过外延生长工艺(Epitaxy，简称EPI)形成。

步骤S32：去除远离第一叠层结构的部分第一牺牲层和部分第一有源层，剩余的第一有源层在第一方向形成台阶，以形成位线。

参阅图7至图11，在一些可能的实施例中，在第二叠层结构40上形成第一掩膜层60，通过逐渐限缩第一掩膜层60的尺寸，以刻蚀第一牺牲层41和第一有源层42，使得第一有源层42形成台阶。

具体的，在一些可能的示例中，先在第一叠层结构和第二叠层结构40上形成第一掩膜层60，位于第二叠层结构40上形成第一掩膜层60具有所需图案，其暴露部分的第二叠层结构40，以第一掩膜层60为掩膜，刻蚀至最下层的第一牺牲层41和第一有源层42，以使最下层的第一有源层42形成位线1；再去除远离第一叠层结构的部分第一掩膜层60，以去除后的第一掩膜层60为掩膜，刻蚀至倒数第二层的第一牺牲层41和第一有源层42，以使倒数第二层的第一有源层42形成位线1；……；以此类推，直至最上层的第一有源层42形成位线1。其中，最下层是指第一有源层42/第一牺牲层41中最靠近衬底10的一层，最上层是指第一有源层42/第一牺牲层41中最远离衬底10的一层。

当然，在其他的示例中，在第一叠层结构和第二叠层结构40上形成第一掩膜层60，位于第二叠层结构40上形成第一掩膜层60具有所需图案，其暴露部分的第二叠层结构40，以第一掩膜层60为掩膜，也可以不刻蚀至最下层的第一牺牲层41和第一有源层42，而是刻蚀至倒数第二层的第一牺牲层41和第一有源层42，即最下层的第一牺牲层41和第一有源层42仍为整层结构，最下层的第一牺牲层41形成位线1，后续过程和上述示例类似，在此不再赘述。

具体的，在另一些可能的示例性中，还可以在第一叠层结构和第二叠层结构40上形成第一掩膜层60，位于第二叠层结构40上形成第一掩膜层60具有所需图案，其暴露部分的第二叠层结构40；以第一掩膜层60为掩膜，刻蚀最顶层的第一牺牲层41和第一有源层42；去除远离第一叠层结构的部分第一掩膜层60，以将第一掩膜层60限缩；以限缩后的第一掩膜层60为掩膜，从最顶层的第一牺牲层41和第一有源层42刻蚀至次顶层的第一牺牲层41和第一有源层42；重复第一掩膜层60的限缩，以及第一牺牲层41和第一有源层42的刻蚀过程，直至从最顶层的第一牺牲层41和第一有源层42刻蚀至最底层的第一牺牲层41和第一有源层42，此时，各第一有源层42形成位线1。在上述制作过程中，每次的刻蚀深度可以相同，每次刻蚀去除同样厚度的第一牺牲层41和第一有源层42，便于形成台阶。

需要说明的是，参阅图14和图15，去除远离第一叠层结构的部分第一牺牲层41和部分第一有源层42，剩余的第一有源层42在第一方向形成台阶，以形成位线1之后，刻蚀各位线1，以使各位线1在台阶的表面上形成凹槽23。

需要说明的是，先在第一叠层结构和第二叠层结构40上形成第一掩膜层60，包括先在第一叠层结构和第二叠层结构40上形成第二保护层50，再在第二保护层50上形成第一掩膜层60。第二保护层50材质较硬，刻蚀第二叠层结构40时，先将第一掩膜层60上的图案转移到第二保护层50，图形化后的第二保护层50在后续的刻蚀过程中可以较好的保证所转移的图案的准确性，再以图形化后的第二保护层50刻蚀第二叠层结构40，可以提高第二叠层结构40中所形成的图案与第一掩膜层60中的图案的一致性，提高半导体结构的精度。

步骤S31：去除剩余的第一牺牲层。

参阅图10至图13，形成位线1后，去除剩余的第一牺牲层41，以使各位线1暴露。具体的，位线1沿第一方向相对的两个表面，以及背离第一叠层结构的表面暴露，位线1暴露的表面较多，以便于后续对位线1进行掺杂。

在一些可能的实施例中，去除剩余的第一牺牲层41之后，还包括：对位线1进行N型掺杂或者P型掺杂，以降低位线1的电阻。

具体的，位线1的材质包括硅，对位线1进行N型掺杂或者P型掺杂，以降低位线1的电阻，包括：在三氯氧磷(POcl

步骤S40：形成多个间隔设置且沿第一方向延伸的位线插塞，每个位线插塞的一端对应设置在一条位线的凹槽内。

参阅图14、图15、图2、图3和图4，位线插塞5包括多个，多个位线插塞5沿第一方向延伸，且沿第三方向间隔设置，以使各位线插塞5之间彼此隔离，从而避免位线1之间相互干扰。多个位线插塞5与多条位线1一一对应且电性连接，每个位线插塞5的一端设置在其所对应的凹槽23内。具体的，位线插塞5的一端填充在凹槽23内，如此设置，可以在保持位线1的整体厚度一致的前提下，增加位线插塞5与位线1之间的接触面积，从而降低位线插塞5与位线1之间的接触电阻，提高半导体结构的性能。

在一些可能的实现方式中，参考图1，多个位线插塞5沿第三方向位于同一行设置，多个位线插塞5沿第二方向所占用的空间较小。参阅图4，沿靠近晶体管2的方向，多个位线插塞5的长度逐渐减小，以使各位线插塞5背离衬底10的表面齐平，从而以连接外围电路。

在另一些可能的实现方式中，多个位线插塞5沿第二方向错位设置。参阅图5，多个位线插塞5的连线与第二方向具有夹角，如此排布，相邻位线插塞5之间的距离较大，其相互干扰较小。

在一些可能的实施例中，形成多个间隔设置且沿第一方向延伸的位线插塞5，每个位线插塞5的一端对应设置在一条位线1的凹槽23内之后，还包括：

形成填充在位线1之间的第一绝缘层33，并形成覆盖位线1和第一绝缘层33的第一保护层34；形成填充在位线插塞5之间的第二绝缘层35，第二绝缘层35还覆盖第一叠层结构；在第二绝缘层35中形成多个间隔设置的字线插塞6，每个字线插塞6与一个字线4电性连接。

具体的，参阅图4，第一保护层34覆盖位线1和第一绝缘层33，可以防止位线1背离衬底10的表面暴露，以对位线1进行隔离和保护。第一保护层34形成阶梯状，其材质可以为氮化硅或者氮氧化硅。第二绝缘层35填充在相邻的两个位线插塞5之间，以进一步保证各位线插塞5之间的绝缘性能，第一绝缘层33和第二绝缘层35的材质包括氧化硅。

第二绝缘层35中还设置多个间隔设置的字线插塞6，多个字线插塞6与多条字线4一一对应且电性连接。其中，字线插塞6沿第一方向延伸，用于将字线4与外围电路进行连接。字线4具有沿第一方向相对设置的第一表面和第二表面，第一表面为字线4远离衬底10的表面，第二表面为字线4靠近衬底10的表面，每个字线插塞6与相对应的字线4的第一表面相接触，从而通过不同的字线插塞6将每条字线4引出。

综上，本公开实施例提供的半导体结构的制作方法，通过在位线1的表面上形成凹槽23，并且将形成的位线插塞5的一端对应设置在一条位线1的凹槽23内，在保持位线1的整体厚度一致的前提下，增加了位线1与位线插塞5的接触面积，减小了位线1与位线插塞5之间的接触电阻，从而提高半导体结构的性能。此外，后续通过对位线1进行气相掺杂，从而对位线1的整体进行掺杂，有效降低位线1的导通电阻，进一步提高半导体结构的性能。

本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。参考术语“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本公开的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

最后应说明的是：以上各实施例仅用以说明本公开的技术方案，而非对其限制；尽管参照前述各实施例对本公开进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本公开各实施例技术方案的范围。