用于图像传感器的像素单元电路系统

技术领域

本公开大体上涉及图像传感器，且特定来说但不排他地涉及CMOS图像传感器及其应用。

背景技术

图像传感器已变得无处不在且现广泛用于数码相机、蜂窝式电话、安全相机以及医学、汽车及其它应用中。随着将图像传感器集成到较宽广范围的电子装置中，可期望通过装置架构设计以及图像采集处理两者以尽可能多的方式(例如，分辨率、电力消耗、动态范围等)增强所述图像传感器的功能性、性能度量等等。

典型图像传感器响应于从入射于图像传感器上的外部场景反射的图像光而进行操作。图像传感器包含具有光敏元件(例如，光电二极管)的像素阵列，所述光敏元件吸收入射图像光的一部分且在吸收图像光之后即刻产生图像电荷。由像素光生的图像电荷可作为列位线上的模拟输出图像信号来测量，所述模拟输出图像信号作为入射图像光的函数而变化。换句话说，所产生的图像电荷量与图像光的强度成比例，所述图像光作为模拟图像信号从列位线读出，并转换成数字值以产生表示外部场景的数字图像(即，图像数据)。

发明内容

根据本公开的方面，提供一种图像传感器。所述图像传感器包括：半导体衬底，其包含第一侧以及与所述第一侧相对的第二侧；像素单元电路系统，其被安置成邻近于所述半导体衬底的所述第一侧，其中所述像素单元电路系统包含个别组件群组的布置，每一组件群组包含复位栅极、源极跟随器栅极及行选择栅极，其中所述个别组件群组包含第一群组以及邻近于所述第一群组的第二群组，且其中所述第一群组的所述源极跟随器栅极被安置成邻近于所述第二群组的源极跟随器栅极。

根据本公开的另一方面，提供一种成像系统。所述成像系统包括：多个像素单元，其形成于第一半导体衬底之中或之上，其中所述多个像素单元中所包含的每一像素单元包含一或多个像素，所述一或多个像素中所包含的每一像素包括：光电二极管，其安置在所述半导体衬底内所述半导体衬底的第一侧与第二侧之间；及传送门，其耦合到所述光电二极体并被安置成接近于所述第一半导体衬底的所述第一侧；以及像素单元电路系统，其安置在第二半导体衬底之中或之上，所述第二半导体衬底耦合到所述第一半导体衬底以对所述多个像素进行选择性读出，其中所述像素单元电路系统包含个别组件群组的布置，每一组件群组包含复位栅极、源极跟随器栅极及行选择栅极，其中所述个别组件群组包含第一群组以及邻近于所述第一群组的第二群组，且其中所述第一群组的所述源极跟随器栅极被安置成邻近于所述第二群组的所述源极跟随器栅极。

根据本公开的又一方面，提供一种图像传感器。所述图像传感器包括：半导体衬底，其包含第一侧以及与所述第一侧相对的第二侧；像素单元电路系统，其被安置成邻近于所述半导体衬底的所述第一侧，其中所述像素单元电路系统包含个别组件群组的布置，每一组件群组包含复位栅极、源极跟随器栅极及行选择栅极，且其中所述像素单元电路系统中所包含的所述个别组件群组的所述布置关于第一轴线镜像对称。

附图说明

参考以下各图描述本发明的非限制性及非穷尽性实施例，其中除非另有规定，否则贯穿各种视图的相似元件符号指代相似部件。并非元件的所有例子都必定被标记，以免在适当处使附图混乱。图式未必按比例绘制，重点替代地放在图解说明所描述的原理。

图1图解说明沉积在其中隅角圆化的衬底上的图案化光致抗蚀剂的图像，用于解释传统图像传感器面临的问题。

图2A图解说明根据本公开的实施例的包含多个半导体衬底及具有镜像对称布局的像素单元电路系统的实例性成像系统。

图2B图解说明根据本公开的实施例的图2A的实例性成像系统的横截面图。

图2C图解说明根据本公开的实施例的图2A的实例性成像系统中所包含的第一半导体衬底的俯视图。

图2D图解说明根据本公开的实施例的第一半导体衬底沿着图2C中所展示的线A-A’的横截面图。

图2E图解说明根据本公开的实施例的图2A的实例性成像系统中所包含的第二半导体衬底的俯视图。

图2F图解说明根据本公开的实施例的第二半导体衬底沿着图2E中所展示的线X-X’的横截面图。

图2G图解说明根据本公开的实施例的第二半导体衬底沿着图2E中所展示的线Y-Y’的横截面图。

图2H图解说明根据本公开的实施例的第二半导体衬底沿着图2E中所展示的线Z-Z’的横截面图。

图2I图解说明根据本公开的实施例的图2A的实例性成像系统中所包含的第二半导体衬底的经放大俯视图。

图2J图解说明根据本公开的实施例的在共享接地接触区域的实施例中图2A的实例性成像系统中所包含的第二半导体衬底的经放大俯视图。

图2K是根据本公开的实施例的图2A的实例性成像系统中所包含的像素单元的示意图。

图3图解说明根据本公开的实施例的图2A的实例性成像系统中所包含的第二半导体衬底的经放大俯视图，其展示了安置在第二半导体衬底之中或之上的额外电路系统。

图4A-4D图解说明根据本公开的实施例的用于形成图2A中所图解说明的成像系统的第二半导体衬底中所包含的像素单元电路系统的实例性方法。

具体实施方式

本文中描述了各自涉及具有镜像对称布局的像素单元电路系统的图像传感器或成像系统的设备、系统及方法的实施例。在以下描述中，陈述众多具体细节以提供对实施例的透彻理解。然而，所属领域的技术人员将认识到，本文中所描述的技术可在不具有特定细节中的一或多者的情况下实践或者可利用其它方法、组件、材料等来实践。在其它例子中，未详细展示或描述众所周知的结构、材料或操作以避免使某些方面模糊。

在本说明书通篇中对“一个实施例”或“实施例”的提及意指结合实施例所描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，本说明书通篇各个地方出现的短语“在一个实施例中”或“在实施例中”未必全部指代相同实施例。此外，特定特征、结构或特性可以任一适合方式组合于一或多个实施例中。

在本说明书通篇中，使用了数个技术术语。这些术语将呈现其在其所属领域中的普通含义，除非本文中另外具体定义或其使用的上下文将另外清晰地暗示。应注意，在本文件中，元件名称及符号可互换地使用(例如，Si与硅)；然而，此两者具有相同含义。

图1图解说明沉积在其中隅角圆化的衬底上的图案化光致抗蚀剂的图像100，用于解释常规图像传感器面临的问题。在利用互补金属氧化物半导体(CMOS)技术中所使用的常规光刻技术的情况下，实现九十度隅角图案仍具挑战性。由此产生的图案化光致抗蚀剂的隅角圆化可能导致处理变化，这又可能导致在相同或不同半导体晶片上制作的装置的性能变化。举例来说，CMOS技术通常使用离子植入，其中离子(例如，硼、磷或其它掺杂剂)被植入半导体晶片的区域内，以选择性地掺杂半导体晶片的区域。然而，图案化光致抗蚀剂的隅角圆化附近的植入可能不一致，或者取决于存在多少隅角圆化而以其它方式变化。另外，图案化光致抗蚀剂的隅角圆化程度在整个半导体晶片上可能不均匀，这可能进一步促成在共用半导体晶片上制作的装置及/或在不同半导体晶片上制作的装置的变化。此外，当制作具有更小特征大小的装置时，由于其中隅角圆化的图案化光致抗蚀剂，处理变化对所述装置的性能的影响可能增加。此外，随着特征大小减小，支持经减小特征大小的图案化光致抗蚀剂中的隅角圆化程度会增加，并导致特征大小限制，这可表达为取决于所使用的技术节点的设计规则要求。举例来说，当利用45nm技术节点时，制作像素间距在亚微米范围(例如，小于0.6μm)的图像传感器仍具挑战性。类似地，当利用45nm技术节点时，1μm

本文描述了对应于或以其它方式包含于具有像素单元电路系统的成像系统中的图像传感器的实施例，所述像素单元电路系统具有镜像对称布局，以减轻图案化光致抗蚀剂中的隅角圆化效应，并能够减小像素间距。有利地，本公开的实施例中所描述的像素单元电路系统的布局可适合1μm

图2A图解说明根据本公开的实施例的包含多个半导体衬底及具有镜像对称布局的像素单元电路系统的实例性成像系统200。成像系统200包含第一半导体衬底201及第二半导体衬底251，根据本公开的实施例，第一半导体衬底201及第二半导体衬底251中之每一者可对应于半导体晶片的一部分或整体。第一半导体衬底201包含多个像素单元205及外围电路系统206。在一些实施例中，多个像素单元205中所包含的每一像素单元包含一或多个像素(例如，参见图2C)，所述像素可共享共用滤色器(例如，以2×2图案布置并与第一滤色器光学对准的一群组四个邻近像素可形成多个像素单元205中所包含的第一像素单元)。第二半导体衬底251包含像素单元电路系统255及外围电路系统256。在一些实施例中，像素单元电路系统255可被分段成与多个像素单元205中所包含的相应像素单元相关联的组件群组，以促进成像系统200的操作及/或读出(例如，参见图2E-2H)。

在图2A的所图解说明实施例中，成像系统200是至少部分地由第一半导体衬底201(例如，第一裸片)及第二半导体衬底251(例如，第二裸片)形成的堆叠式互补金属氧化物半导体(CMOS)图像传感器，第一半导体衬底201及第二半导体衬底251在堆叠式芯片方案中堆叠并(例如，电及/或物理地)耦合在一起，所述堆叠式芯片方案经由接合(例如，氧化物接合、金属接合、混合接合)、硅连接(例如，硅通孔)、其它合适电路耦合技术或者其组合来实现。应了解，虽然在图2A中仅图解说明了第一半导体衬底201及第二半导体衬底251，但成像系统200的堆叠式芯片方案可包含可集成到成像系统200的堆叠式芯片方案中的额外衬底(例如，不同于第一半导体衬底201及第二半导体衬底251的一或多个额外衬底、裸片或芯片)。另外，应了解，图2A中所呈现的视图可省略成像系统200的某些元件，以避免模糊本公开的细节。换句话说，并非成像系统200的所有元件都可在本公开通篇中在图2A或其它附图中被标记、图解说明或以其它方式展示。应进一步了解，在一些实施例中，成像系统200可不必包含所展示的所有元件(例如，当成像系统200并非堆叠式芯片方案时，则可省略第二半导体衬底251，而像素单元电路系统255及外围电路系统256可安置在第一半导体衬底201之中或之上)。

参考图2A的所图解说明实施例，堆叠式芯片方案将成像系统200的组件分布在多个衬底上。具体来说，第一半导体衬底201包含多个像素单元205中所包含的光敏元件(例如，多个光电二极管，例如钉扎光电二极管等等，以形成像素)，而第二半导体衬底251包含与多个像素单元205相关联的像素单元电路系统255(例如，例如复位晶体管、源极跟随器晶体管、行选择晶体管等像素晶体管中的任一者或组合、模/数电路系统、信号处理电路系统或其它电路系统，以促进利用多个像素单元中所包含的像素对外部场景进行成像)。换句话说，第二半导体衬底251从第一半导体衬底201卸载与多个像素单元205相关联的电路系统的至少一部分，这有利地在第一半导体衬底201上提供了额外空间(例如，以减小像素间距，相对于总像素面积增加光电二极管感测面积，等等)。

在一些实施例中，多个像素单元205可通过一或多个混合接合、硅通孔、其它合适电路系统耦合技术或其组合耦合到像素单元电路系统255。在一些实施例中，通过将电路系统卸载到第二半导体衬底251(或堆叠式芯片方案中的其它后续衬底)在第一半导体衬底201上节省的空间可重新用于增加多个像素单元205中所包含的每一个别像素中所包含的个别光电二极管的大小，以允许经增加像素大小、密度、灵敏度、其组合等等。另外或另一选择是，成像系统200的功能性可被促进，因为第二半导体衬底251可具有用于额外组件或电路系统的空间，否则所述组件或电路系统可能不适合含有多个像素单元205及像素单元电路系统255两者的个别衬底，而不影响成像系统200的性能及/或功能性(例如，参见图3)。另外，应了解，当减小多个像素单元205的像素间距时，像素单元电路系统255的密度可能会同量增加，这可能会对像素单元电路系统255的设计及布局造成进一步约束(例如，在满足取决于用于制作的技术节点的设计规则要求方面)。因此，本公开的实施例中所描述的像素单元电路系统255的布局提供了用于促进经减小像素间距同时减轻与图案化光致抗蚀剂的隅角圆化相关联的处理变化的合适配置。

在所图解说明实施例中，成像系统200包括第一半导体衬底201以及耦合到第一半导体衬底201的第二半导体衬底251。第一半导体衬底201包含布置成行(例如，R1、R2、R3、…、RY)及列(例如，C1、C2、C3、…、CX)的多个像素单元205，以形成像素单元阵列。多个像素单元205中的每一者可包含任意数目的像素(例如，每像素单元一个、两个、四个、八个或更多个像素)。在大多数实施例中，多个像素单元205中所包含的每像素单元的像素数目是一致的。在一个实施例中，多个像素单元205中所包含的每一像素单元具有规则布置(例如，四个像素的2×2布置、六个像素的2×3布置、八个像素的2×4布置、十六个像素的4×4布置，或者其它)。在一些实施例中，多个像素单元205中所包含的个别像素单元(或者更具体来说，多个像素单元205)可对应于第一半导体衬底201的最小重复单位。在其它实施例中，多个像素单元205中所包含的像素单元群组可对应于第一半导体衬底201及/或多个像素单元205的最小重复单位(例如，多个像素单元205中所包含的2×2像素单元群组可对应于最小重复单位)。在一些实施例中，第二半导体衬底251的像素单元电路系统255基于第一半导体衬底201上多个像素单元205的对应布置来布置。举例来说，在一些实施例中，第一半导体衬底201的多个像素单元205中所包含的个别像素单元可在每像素或每像素单元的基础上分别耦合到第二半导体衬底251的像素单元电路系统255中所包含的个别组件群组，这可导致像素单元电路系统255的布置是规则及/或重复的(例如，以如图所图解说明的行及列)。

如图2A中所图解说明，第一半导体衬底201及第二半导体衬底251包含用于成像系统200的各种模拟支持电路系统及/或数字支持电路系统，分别对应于外围电路系统206及外围电路系统256。在一些实施例中，可包含于外围电路系统206及/或外围电路系统256中的支持电路系统可包含但不限于行及列解码器及驱动器、模拟信号处理链、数字成像处理块、存储器、定时及控制电路、输入/输出接口、垂直扫描仪、采样及保持电路系统、放大器、模/数转换器电路系统以及适于成像系统200的功能的逻辑及/或电路系统的任何其它实施例。

图2B图解说明根据本公开的实施例的图2A的实例性成像系统200的横截面图200-XV。成像系统200包含第一半导体衬底201、第二半导体衬底251及任选地第三半导体衬底291。如所图解说明，第二半导体衬底251安置在第一半导体衬底201与任选的第三半导体衬底291之间。第一半导体衬底201经由金属化层230在界面240处耦合到第二半导体衬底251，金属化层230包含安置在一或多个金属间介电层232之间的一或多个金属层231(例如，以一或多个混合接合形式)。在一些实施例中，除了混合接合以外，或者代替混合接合，可利用其它堆叠连接方案，例如穿硅通孔、混合接合与穿硅通孔的组合，或者其它合适电路系统耦合技术。应了解，在所图解说明实施例中，金属化层260类似地在界面270处将第二半导体衬底251耦合到任选的第三半导体衬底291。

如所图解说明，成像系统200进一步包含安置在第一半导体衬底201的第一侧202(例如，前侧或背侧)与同第一侧202相对的第二侧203(例如，背侧或前侧)之间的多个光电二极管204(例如，第一光电二极管204-1、第二光电二极管204-2等等，直到第N光电二极管204-N为止，其中“N”对应于多个光电二极管204中所包含的光电二极管的总数目)、多个滤色器206(例如，第一滤色器206-1、第二滤色器206-2等等，直到第M滤色器206-M为止，其中“M”对应于多个滤色器206中所包含的滤色器的总数目)以及多个微透镜208以共同形成多个像素210(例如，第一像素210-1、第二像素210-2等等，直到第N像素210-N为止，其中“N”对应于多个像素210中所包含的像素的总数目)。如先前所论述，多个像素210被分段以形成多个像素单元205中所包含的像素单元(例如，如所图解说明的第一像素单元205-1，其可表示多个像素单元205中所包含的任何其它像素单元)。应了解，在一些实施例中，多个滤色器206中所包含的滤色器的总数目(例如，“M”)可等于多个光电二极管204中所包含的光电二极管的总数目(例如，“N”)(例如，滤色器与光电二极管的一对一比率)。然而，在其它实施例中，多个滤色器206可由多个光电二极管204中所包含的邻近光电二极管共享，使得“M”小于“N”。举例来说，在一些实施例中，多个像素单元205中所包含的每一像素单元可包含多个像素210中所包含的多个像素。在一些实施例中，对于多个像素单元205中所包含的共用像素单元，多个像素210中所包含的像素(例如，第一像素单元205-1中所包含的第一像素210-1及第二像素210-2)可共享同一滤色器或者以其它方式具有共用滤色器配置(例如，第一滤色器206-1及第二滤色器206-2可具有共用光谱光电响应)。

如所图解说明，多个滤色器206光学地安置在多个微透镜208与多个光电二极管204之间，使得光298在到达多个光电二极管204之前传播通过多个微透镜208及多个滤色器206两者(即，当成像系统200是背照式图像传感器时)。多个微透镜208中所包含的每一微透镜经配置以通过多个滤色器206中所包含的下伏滤色器以及第一半导体衬底201的第二侧203将光298朝向第一半导体衬底201中多个光电二极管204中的相应一者引导或以其它方式聚焦。多个滤色器206对由多个微透镜208聚焦的光298进行滤光或以其它方式进行衰减。在一些实施例中，多个滤色器206可包含一或多个红色、绿色、蓝色、红外线、清晰、透明、青色、品红色、黄色、黑色或任何其它滤色器，以对可见光或不可见光(例如，光298)进行滤光。类似于多个滤色器206，多个微透镜208中所包含的微透镜的总数目可等于多个光电二极管204中所包含的光电二极管的总数目(例如，“N”)(例如，微透镜与光电二极管的一对一比率)及/或多个滤色器206中所包含的滤色器的总数目(例如，“M”)(例如，微透镜与滤色器的一对一比率)。然而，在其它实施例中，多个微透镜208可由多个光电二极管204中所包含的邻近光电二极管共享(例如，多个光电二极管204中所包含的邻近光电二极管群组(例如第一光电二极管204-1、第二光电二极管204-2及/或邻近于第一光电二极管204-1及第二光电二极管204-2的其它光电二极管)可与多个微透镜208中所包含的个别微透镜光学对准或以其它方式共享)。

如图2B中所图解说明，电路系统254安置在第二半导体衬底251之中或之上，並且电路系统294安置在任选的第三半导体衬底291之中或之上。在一些实施例中，电路系统254包含图2A中所图解说明的像素单元电路系统255及外围电路系统256(例如，例如复位晶体管、源极跟随器晶体管、行选择晶体管等等的像素晶体管、模/数电路系统、信号处理电路系统及促进对外部场景成像的其它电路系统)。在相同或其它实施例中，某些电路系统元件可卸载到任选的第三半导体衬底291(例如，模/数电路系统、信号处理电路系统、相位检测及促进成像的其它电路系统)。应了解，在一些实施例中，某些电路系统元件也可存在于第一半导体衬底201之中或之上，所述电路系统元件未在图2A中进行图解说明(例如，一或多个传送门、浮动扩散区域等等，如图2C-2D中所图解说明)。

图2C图解说明根据本公开的实施例的图2A的实例性成像系统200中所包含的第一半导体衬底201的俯视图201-TV。更具体来说，俯视图201-TV是穿过图2B中所图解说明的金属化层230朝向第一半导体衬底201延伸的平面图的示意性表示。应了解，可省略某些元件(例如，金属间介电层232)或以其它方式遮挡视线(例如，多个滤色器206、多个微透镜208)以避免模糊本公开的某些方面。

返回参考图2C，俯视图201-TV展示多个像素单元205中所包含的第一像素单元205-1。在一些实施例中，第一像素单元205-1表示多个像素单元205中所包含的任何其它像素单元(即，多个像素单元205中所包含的其它像素单元可对应于第一像素单元205-1的不同例子)。第一像素单元205-1包含安置在第一半导体衬底201内的多个像素210中所包含的2×2像素群组(例如，第一像素210-1、第二像素210-2、第三像素210-3及第四像素210-4)。如所图解说明，多个像素210中所包含的个别像素通过深沟槽隔离(DTI)结构215彼此分离。类似地，多个像素单元205中所包含的个别像素单元通过DTI结构215彼此分离(未经图解说明)。俯视图201-TV进一步展示多个传送门(TX)220(例如，第一像素210-1的第一传送门220-1、第二像素210-2的第二传送门220-2、第三像素210-3的第三传送门220-3及第四像素210-4的第四传送门220-4)、多个浮动扩散区域(FD)221(例如，第一像素210-1的第一浮动扩散区域221-1、第二像素210-2的第二浮动扩散区域221-2、第三像素210-3的第三浮动扩散区域221-3及第四像素210-4的第四浮动扩散区域221-4)、多个隔离区域(ISO)222(例如，第一像素210-1的第一隔离区域222-1、第二像素210-2的第二隔离区域222-2、第二像素210-3的第三隔离区域222-3及第四像素210-4的第四隔离区域222-4)及多个接地接触区域(GND)223(例如，第一像素210-1的第一接地接触区域223-1、第二像素210-2的第二接地接触区域223-2、第三像素210-3的第三接地接触区域223-3及第四像素210-4的第四接地接触区域223-4)，它们是第一像素单元205-1中所包含多个像素210的组成组件。应进一步了解，多个像素210中的每一者还包含图2C的所图解说明视图中由多个传送门220中所包含的相关联传送门覆盖的对应光电二极管(例如，参见图2D)(例如，当朝向第一半导体衬底201的第一侧观看时，第一像素210-1包含由第一传送门220-1覆盖的或以其它方式与第一传送门220-1光学对准的光电二极管)。因此，第一像素210-1、第二像素210-2、第三像素210-3及第四像素210-4各自包含光电二极管(例如，图2B中所图解说明的多个光电二极管204)、传送门(例如，图2C中所图解说明的多个传送门220)、接地接触区域(例如，图2C中所图解说明的多个接地接触区域223)、浮动扩散区域(例如，图2C中所图解说明的多个浮动扩散区域222)以及介于接地接触区域与浮动扩散区域之间的隔离区域(例如，图2C中所图解说明的多个隔离区域222)的相应例子。应了解，对于像素单元205-1中所包含的给定像素(例如，第一像素210-1、第二像素210-2、第三像素210-3或第四像素210-4中的任一者)，隔离区域222提供浮动扩散区域221与接地接触区域223的物理分离(即，隔离)(例如，第一隔离区域222-1将第一像素210-1的第一浮动扩散区域221-1与第一接地接触区域223-1物理分离)。

应了解，多个传送门220、多个浮动扩散区域221、多个隔离区域222及多个接地接触区域223的相应元件各自安置在第一半导体衬底201之内或之上，并以特定方式布置在多个像素单元205中所包含的每一像素内，以实现经减小像素间距，确保与耦合到其的相关联像素单元电路系统的兼容性(例如，如图2A、图2B及图2K中所图解说明)，且减轻由于制作期间的工艺变化而导致的性能变化。举例来说，第一浮动扩散区域221-1、第一隔离区域222-1及第一接地接触区域223-1安置成接近于第一像素210-1的第一传送门220-1。具体来说，第一浮动扩散区域221-1、第一隔离区域222-1及第一接地接触区域223-1与第一传送门220-1的共用边缘对准。另外，第一隔离区域222-1安置在第一接地接触区域223-1与第一浮动扩散区域221-1之间。应了解，关于轴线(例如，相对于第一像素210-1的轴线249及248)镜像(即，反射)的元件的类似布置也适用于多个像素210中所包含的其它像素，如图2C中所图解说明。

应进一步了解，多个传送门220各自包含平面区域224中的一者(例如，第一平面区域224-1、第二平面区域224-2、第三平面区域224-3、第四平面区域224-4等等)及垂直区域225中的一者(例如，第一垂直区域225-1、第二垂直区域225-2、第三垂直区域225-3、第四垂直区域225-4等等)以共同形成多个传送门220中的个别一者。如图2C及图2D中所图解说明，垂直区域225从平面区域224中的相应一者(例如，第一垂直区域225-1从第一平面区域224-1延伸以形成第一传送门220-1)延伸到第一半导体衬底201中，接近于多个像素210中所包含的相应像素的经耦合浮动扩散区域221(例如，第一像素210的耦合到第一传送门220-1的第一浮动扩散区域221-1)。在图2C的所图解说明实施例中，从俯视图210-TV看不到垂直区域225。然而，为了促进对所图解说明实施例进行论述，展示虚线来表示从平面区域224延伸到第一半导体衬底201中的垂直区域225的位置(例如，如图2D中所图解说明)。如所图解说明，垂直区域225各自安置成接近于像素单元的多个浮动扩散区域221中的对应一者。在一些实施例中，多个隔离区域222可各自由导电类型与邻近光电二极管及多个浮动扩散区域221中所包含的浮动扩散区域相反的掺杂区域形成。另外，每一元件具有在适于所利用的制作技术节点的制造公差内的预定横向面积。在一些实施例中，多个浮动扩散区域221、多个隔离区域222及多个接地接触区域223中的每一者的预定横向面积基本上相等(例如，在10％以内或更小)。在其它实施例中，多个浮动扩散区域221、多个隔离区域222及多个接地接触区域223中的每一者的预定横向面积有所不同。另外，多个像素210中的每一者的中心通过间距像素与多个像素210中的邻近一者分离，所述间距像素在整个多个像素210中可以是均匀的。

在图2C的所图解说明实施例中，第一像素210-1、第二像素210-2、第三像素210-3及第四像素210-4被布置成行及列，以共同形成对应于第一像素单元205-1的2×2像素阵列。举例来说，第一像素210-1及第二像素210-2位于行中所包含的第一行中，而第三像素210-3及第四像素210-4位于行中所包含的第二行中。类似地，第一像素210-1及第三像素210-3位于列中所包含的第一列中，并且第二像素210-2及第四像素210-4位于列中所包含的第二列中。可进一步了解，第一像素210-1邻近于第二像素210-2及第三像素210-3，使得在第一像素210-1与第二像素210-2或者第一像素210-1与第三像素210-3之间没有安置中间像素。如所图解说明，第一像素单元205-1关于轴线248及轴线249镜像对称。换句话说，第一像素单元205-1的元件被布置成使得关于轴线248及轴线249反射对称。应进一步注意，在所图解说明实施例中，轴线248与轴线249正交。应了解，镜像对称性有助于耦合给定像素单元的邻近像素中所包含的元件及/或邻近像素单元(例如，参见图2K，其中给定像素单元的浮动扩散区域彼此耦合，且随后耦合到像素单元电路系统的个别组件群组中的一者)。然而，在其它实施例中，轴线248及轴线249可彼此不正交，或者可存在额外或不同轴线，像素单元关于所述轴线镜像对称。

图2D图解说明根据本公开的实施例的第一半导体衬底201沿着图2C中所展示的线A-A’的横截面图201-AA’。横截面图201-AA’包含第一钉扎区域207-1、第三钉扎区域207-3、第一掺杂区域209-1、第三掺杂区域209-3、第一深掺杂区域212-1、第三深掺杂区域212-3、包含内部区域216及外部区域217的DTI结构215、第一浮动扩散区域221-1、第三浮动扩散区域221-3、第一阱234-1以及第三阱234-3，其各自安置在第一半导体衬底201的第一侧202与第二侧203之间。栅极氧化物(例如，氧化物层226)安置成接近于第一半导体衬底201的第一侧202。横截面图201-AA’进一步包含：包含第一平面区域224-1及第一垂直区域225-1的第一传送门220-1；包含第三平面区域224-3及第三垂直区域225-3的第三传送门220-3；及轴线247-AA’。应了解，元件用“1”或“3”连字符连接，以指示分别与第一像素210-1或第三像素210-3相关联。举例来说，第一钉扎区域207-1、第一掺杂区域209-1、第一深掺杂区域212-1、包含第一平面区域224-1及第一垂直区域225-1的第一传送门220-1、第一浮动扩散区域221-1以及第一阱234-1都包含于第一像素210-1中。

如所图解说明，DTI结构215将隔离深度从第一半导体衬底201的第一侧朝向第二侧203延伸到第一半导体衬底201中。DTI结构215将第一像素210-1与邻近于第一像素210-1的第三像素210-3分离。在一些实施例中，DTI结构215的隔离深度可大于1μm但小于或等于第一半导体衬底201的衬底厚度(例如，2.5μm到7μm)。在相同或其它实施例中，在第一半导体衬底201的第二侧203与DTI结构215之间可存在第一半导体衬底201的至少1μm厚的区域。如先前所论述，DTI结构215为多个像素210中所包含的邻近像素提供物理分离及电隔离。DTI结构215还可在第一像素210-1与第三像素210-3之间提供光学隔离。在一些实施例中，DTI结构215是具有均匀组成(例如，例如二氧化硅的氧化物材料、折射率低于第一半导体衬底201的介电材料或者不同绝缘材料)的单片式结构。在所图解说明实施例中，DTI结构215包含内部区域216(例如，由多晶硅、例如钨或铝的金属、折射率低于第一半导体衬底201的对应折射率的绝缘材料或例如二氧化硅的氧化物材料形成)，所述内部区域216被外部区域217(例如，例如二氧化硅的绝缘材料或例如氧化铝、氧化铪、氧化钽、氧化锆或其它材料的高k材料)环绕。应了解，在一些实施例中，DTI结构215可对应于衰减层，所述衰减层可反射、吸收、衍射或以其它方式阻止多个像素210中所包含的邻近像素之间的电及/或光学串扰。

在所图解说明实施例中，第一像素210-1及第三像素210-3各自包含多个光电二极管204中所包含的相应光电二极管(例如，参见图2B)。举例来说，第一钉扎区域207-1、第一掺杂区域209-1及第一深掺杂区域212-1结合第一半导体衬底201共同形成对应于图2B中所图解说明的第一像素210-1的第一光电二极管204-1的经钉扎光电二极管，所述经钉扎光电二极管可表示多个光电二极管204中所包含的任何或每一其它光电二极管。在一些实施例中，第一钉扎区域207-1及第三钉扎区域207-3中的每一者可耦合到接地。返回参考图2D，应了解，第一钉扎区域207-1及第一深掺杂区域212-1可以是任选元件(例如，在图2B的第一光电二极管204-1并非经钉扎光电二极管的实施例中)。如所图解说明，第一钉扎区域207-1及第三钉扎区域207-3各自安置成接近于第一半导体衬底201的第一侧202，以提供表面钝化。在所图解说明实施例中，第一钉扎区域207-1安置在第一半导体衬底201的第一侧202与第一掺杂区域209-1之间，并且第三钉扎区域207-3安置在第一半导体衬底201的第一侧202与第三掺杂区域209-3之间。在一些实施例中，第一掺杂区域209-1、第三掺杂区域209-3、第一深掺杂区域212-1及第三深掺杂区域212-3各自是第一导电类型(例如，N型或P型导电性)，而第一半导体衬底201、第一钉扎区域207-1及第三钉扎区域207-3各自是与第一导电类型相反的第二导电类型(例如，P型或N型导电性)。应了解，在一些实施例中，掺杂区域(例如，第一掺杂区域209-1及/或第三掺杂区域209-3)的第一掺杂浓度不同于深掺杂区域(例如，第一深掺杂区域212-1及/或第三深掺杂区域212-1)的第二掺杂浓度。在一些实施例中，第一钉扎区域207-1或第三钉扎区域207-3的掺杂浓度被配置为大于第一半导体衬底201的掺杂浓度。

如图2D中所图解说明，第一传送门220-1、第三传送门220-3、第一浮动扩散区域221-1及第三浮动扩散区域221-3各自安置成接近于第一半导体衬底201的第一侧202。多个传送门220中的每一者包含电耦合到垂直区域的相应平面区域(例如，第一传送门220-1包含耦合到第一垂直区域225-1的第一平面区域224-1，并且第三传送门220-3包含耦合到第三垂直区域225-3的第三平面区域224-3)。举例来说，第一垂直区域225-1从第一传送门220-1的第一平面区域224-1朝向第一半导体衬底201的第二侧203延伸到第一半导体衬底201中。安置在多个传送门220与多个光电二极管(例如，多个钉扎区域207、多个掺杂区域209及多个深掺杂区域212)之间的是提供绝缘势垒(例如，以形成多个传送晶体管)的氧化物层226。在一些实施例中，氧化物层226是二氧化硅、氧化铪、氧化铝或者具有用于形成多个传送晶体管的合适性质的任何其它绝缘材料。

应了解，第一半导体衬底201的第一侧202安置在第一平面区域224-1与第一像素210-1的下伏光电二极管(例如，第一掺杂区域209-1以及第一钉扎区域207-1与第一深掺杂区域212-1)之间。另外，第一传送门220-1的第一垂直区域225-1安置在第一像素210-1的第一钉扎区域207-1与第一浮动扩散区域221-1之间。第一传送门220-1的第一垂直区域225-1也部分地安置在第一掺杂区域209-1与第一阱234-1之间。在所图解说明实施例中，第一传送门220-1的第一垂直区域225-1也安置在第一传送门220-1的第一平面区域224-1与第一掺杂区域209-1之间。另外，第一垂直区域225-1安置在第一像素210-1的第一掺杂区域209-1与第一浮动扩散区域221-1之间。第一阱234-1及第三阱234-3安置在邻近光电二极管(例如，第一像素210-1的第一掺杂区域209-1及第一深掺杂区域212-1或者第三像素210-3的第三掺杂区域209-3及第三深掺杂区域212-3)与DTI结构215(即，安置在第一像素210-1与第一像素210-3之间的DTI结构215的一部分)之间。在一些实施例中，第一像素210-1的第一浮动扩散区域221-1安置在第一阱234-1中，并且第三浮动扩散区域221-3安置在第三阱234-3中。在一些实施例中，第一阱234-1对应于导电类型相对于第一像素210-1的第一掺杂区域209-1、第一深掺杂区域212-1及/或第一浮动扩散区域221-1的导电类型相反的掺杂阱区域。在相同或其它实施例中，第三阱234-3对应于导电类型相对于第三像素210-3的第三掺杂区域209-3、第三深掺杂区域212-3及/或第三浮动扩散区域221-3的导电类型相反的掺杂阱区域。

为了促进由于处理变化引起的经减小像素间距及性能变化，多个像素210的结构进一步经配置使得平面区域(例如，第一平面区域224-1及第三平面区域224-3)在下伏光电二极管(例如，第一像素210-1的第一钉扎区域207-1、第一掺杂区域209-1及/或第一深掺杂区域212-1)之上横向延伸，以保护下伏光电二极管在第一半导体衬底201的第一侧202上形成下伏光电二极管之后的处理步骤期间免受污染及/或损坏。因此，与下伏光电二极管相关联的传送门(例如，在第一像素210-1的情形中的第一传送门220-1)与下伏光电二极管(例如，第一像素210-1的第一钉扎区域207-1、第一掺杂区域209-1及/或第一深掺杂区域212-1中的任何一或多者)光学对准，使得当从第一侧202观看第一半导体衬底201时，传送门的平面区域(例如，第一像素210-1的第一平面区域224-1)在下伏光电二极管之上横向延伸，以覆盖下伏光电二极管的整个横向面积(例如，如图2C中所展示，下伏光电二极管没有延伸超过由多个传送门220覆盖的横向面积，并且因此在俯视图201-TV中不可见)。在一些实施例中，下伏光电二极管的横向面积小于或等于传送门的平面区域的横向面积。举例来说，在一个实施例中，第一掺杂区域209-1的横向面积小于或等于第一传送门220-1的第一平面区域224-1的横向面积。在所图解说明实施例中，第一掺杂区域209-1的横向面积基于第一掺杂区域209-1的宽度229及第一掺杂区域209-1的长度，而第一传送门的第一平面区域224-1的横向面积基于第一平面区域224-1的宽度227及第一平面区域224-1的长度。因此，在一些实施例中，第一掺杂区域209-1的宽度229小于或等于第一传送门220-1的第一平面区域224-1的宽度227。在相同或其它实施例中，第一掺杂区域209-1的长度小于或等于第一传送门220-1的第一平面区域224-1的长度。因此，当从第一侧202观看第一半导体衬底201时，第一传送门220-1的第一平面区域224-1在第一掺杂区域209-1之上延伸，以覆盖第一掺杂区域209-1的整个横向面积。应进一步了解，第一像素210-1关于轴线247-AA’与第三像素210-3镜像对称。换句话说，在一些实施例中，关于轴线247-AA’存在穿过第一半导体衬底201的反射对称性，所述轴线247-AA’与图2C中所图解说明的轴线248及轴线249都正交。图2E图解说明根据本公开的实施例的图2A的实例性成像系统中所包含的第二半导体衬底的俯视图。

图2E图解说明根据本公开实施例的图2A的实例性成像系统200中所包含的第二半导体衬底251的俯视图251-TV。具体来说，俯视图251-TV展示用于图2A中所图解说明的多个像素单元205的操作的像素单元电路系统255。返回参考图2A，可看出，多个像素单元205及像素单元电路系统255被布置成行(例如，R1、R2、R3、…、RY)及列(例如，C1、C2、C3、…、CX)。应了解，当第一半导体衬底201及第二半导体衬底251形成堆叠式结构时，行与列对准(例如，位于R1及C1中的多个像素单元中所包含的像素单元至少部分地在位于R1及C1中的像素单元电路系统255中所包含的组件群组之上对准)。因此，像素单元电路系统255的结构经配置以促进多个像素单元205进行适当操作，以在减轻由于制作期间的处理变化而导致的性能变化的同时实现经减小像素间距。

如图2E中所图解说明，像素单元电路系统255包含安置在第二半导体衬底251之中或之上(即，接近于第二半导体衬底251的第一侧)的多个复位栅极261、多个源极跟随器栅极263、多个行选择栅极265、多个接地接触区域267及源极/漏极区域269(包含共享源极/漏极区域269-AB1、269-AB2、269-CD1及269-CD2)。应了解，多个复位栅极261、多个源极跟随器栅极263、多个行选择栅极265及源极/漏极区域269分别形成像素单元电路系统255的复位晶体管、源极跟随器晶体管及行选择晶体管，用于对图2A中所图解说明的多个像素单元205进行操作。俯视图251-TV还图解说明安置在成像系统200的位线271之间的电力导轨272。

在图2E的所图解说明实施例中，像素单元电路系统255包含与图2A中所图解说明的多个像素单元205中的相应一者相关联的个别组件群组290(例如，第一组件群组290-A、第二组件群组290-B、第三组件群组290-C及第四组件群组290-D)的布置。换句话说，像素单元电路系统255的个别组件群组290中的每一者都与如图2A中所图解说明的相应行及列相关联(例如，图2E的第一组件群组290-A可与行R1及列C1相关联，且促进对图2A中所图解说明的多个像素单元205中所包含的位于行R1及列C1中的像素单元进行操作)。应进一步了解，像素单元电路系统255中所图解说明的个别组件群组290可表示像素单元电路系统255的最小重复单位(例如，第一组件群组290-A、第二组件群组290-B、第三组件群组290C及第四组件群组290-D的2×2布置的多个例子可包含于像素单元电路系统255中，以匹配图1中所图解说明的多个像素单元205中所包含的像素单元的数目)。

如图2E中所图解说明，个别组件群组290各自包含复位栅极、源极跟随器栅极、行选择栅极及接地接触区域(例如，第一组件群组290-A包含复位栅极261-A、源极跟随器栅极263-A、行选择栅极265-A及接地接触区域267-A，第二组件群组290-B包含复位栅极261-B、源极跟随器栅极263-B、行选择栅极265-B及接地接触区域267-B，第三组件群组290-C包含复位栅极261-C、源极跟随器栅极263-C、行选择栅极265-C及接地接触区域267-C，并且第四组件群组290-D包含复位栅极261-D、源极跟随器栅极263-D、行选择栅极265-D及接地接触区域267-D)。在一些实施例中，个别组件群组290与对应像素单元区域对准(例如，第一组件群组290-A可与图2C中所图解说明的第一像素单元205-1中所包含的四个像素210-1、210-2、210-3及210-4对准并相关联)以形成电耦合在一起的堆叠式结构(例如，安置在图2E中所图解说明的第二半导体衬底251中的个别组件群组290电耦合到图2A中所图解说明的多个像素单元205中所包含的相应一者)。举例来说，第二组件群组290-B可与另一像素单元中所包含的另外四个像素对准(例如，在垂直方向上)并相关联，所述另一像素单元可安置成邻近于第一像素单元205-1或者安置在与第一像素单元205-1相同的行中。在一个实施例中，源极跟随器栅极263中的每一者耦合到图2A中所图解说明的多个像素单元205中所包含的相应像素单元的浮动扩散区域(例如，参见图2K)。在相同或其它实施例中，相应像素单元中所包含的每一像素的浮动扩散区域耦合在一起(例如，图2C中所图解说明的第一像素单元205-1的第一浮动扩散区域221-1、第二浮动扩散区域221-2、第三浮动扩散区域221-3及第四浮动扩散区域221-4耦合在一起)以共同与像素单元电路系统255中所包含的源极跟随器栅极263中的相应一者耦合(例如，图2E中所图解说明或如图2K中所图解说明的源极跟随器栅极263-A)。

返回参考图2E，像素单元电路系统255或者更具体来说像素单元电路系统255中所包含的个别组件群组290的布置关于258及轴线259(例如，分别为第一轴线及第二轴线)镜像对称。换句话说，个别组件群组290(例如，可共同对应于像素单元电路系统255的最小重复单位的第一组件群组290-A、第二组件群组290-B、第三组件群组290-C及第四组件群组290-D)的元件被布置成使得存在关于轴线258及轴线259的反射对称性。应进一步注意，在所图解说明实施例中，轴线258与轴线259正交。应了解，像素单元电路系统255的镜像对称性使得像素单元电路系统255的制作能够在满足给定半导体处理节点的设计规则要求的同时，即使在经减小像素大小及/或像素间距的情况下，也能够减小由于处理变化引起的性能变化。利用个别组件群组290的此种布置，邻近群组的组件可共享植入掩模上的共用植入窗(例如，参见图4D)，这使得即使对于具有小大小及/或像素间距的像素也能够有更宽植入窗大小，由此允许经改进植入工艺控制。举例来说，第一组件群组290-A及第二组件群组290-B的源极跟随器晶体管(例如，源极跟随器栅极263-A及源极跟随器栅极263-B或者源极跟随器晶体管的其它组件，例如阈值电压调整区域、源极/漏极区域等等)可在其植入过程期间共享一或多个植入掩模的相同植入窗(例如，用于阈值电压调整植入、源极/漏极植入及/或共享结植入)。在相同或其它实施例中，第一组件群组290-A、第二组件群组290-B、第三组件群组290-C及第四组件群组290-D的源极跟随器晶体管(例如，源极跟随器栅极263-A、源极跟随器栅极263-B、源极跟随器栅极263-C及源极跟随器栅极263-D)可共享一或多个植入掩模上的相同植入窗。类似地，第一组件群组290-A及第二组件群组290-B的复位晶体管(例如，复位栅极261-A及复位栅极261-B)可在例如阈值调整植入或源极/漏极植入的植入过程期间共享植入掩模上的相同植入窗。应进一步了解，本文中并未明确描述潜在共享植入窗的所有组合。然而，所属领域的技术人员将理解，本公开的实施例的有利效果中的一者使得具有共同名称的邻近元件(例如，电压阈值调整区域、结区域、源极/漏极区域或者其它元件)能够共享植入窗，所述邻近元件彼此邻近但可由一或多个中间元件(例如，例如复位栅极、源极跟随器栅极或行选择栅极等栅极电极、例如浅沟槽隔离结构或深沟槽隔离结构等隔离结构、其它元件或其组合)分离。

另外，第二半导体衬底251的像素单元电路系统255的结构及布置至少部分地使得图2A中所图解说明的第一半导体衬底201中所包含的多个像素单元205的像素间距能够减小。应了解，在一些实施例中，轴线258及轴线259可彼此不正交，或者可存在额外或不同轴线，像素单元电路系统255或者更具体来说个别组件群组290的布置关于所述轴线镜像对称。举例来说，在一些实施例中，像素单元电路系统255中所包含的个别组件群组290的布置关于在轴线258与轴线259之间延伸的对角轴线对称。在一些实施例中，对角轴线可对应于轴线258与轴线259之间大约45°(例如，在10％以内)的一或多个轴线。另外，应注意，在所图解说明实施例中，轴线258与图像传感器(例如，如图2A中所图解说明的成像系统200)的电力导轨(例如，电力导轨258)或位线(例如，位线271)中的至少一者平行。此外，轴线259与图像传感器(例如，如图2A中所图解说明的成像系统200)的电力导轨(例如，电力导轨258)或位线(例如，位线271)中的至少一者正交。

如图2E中所图解说明，像素单元电路系统255的个别组件群组290被布置在第二半导体衬底251的相应部分之中或之上，以形成像素电路系统阵列。应了解，半导体衬底251的相应部分与对个别组件群组290进行分段的虚线对准或对应，个别组件群组290被布置成行(例如，行X及行Y)及列(例如，列X及列Y)，使得个别组件群组290中邻近的一组四者(例如，第一组件群组290-A、第二组件群组290-B、第三组件群组290-C及第四组件群组290-D)横跨行中所包含的两个邻近行及列中所包含的两个邻近列。应了解，在一些实施例中，第二半导体衬底251的行及列可对应于第一半导体衬底201上的相关联像素及/或像素单元的行及列布置(例如，参见图2A)。在一些实施例中，个别组件群组290中邻近的一组四者共同形成图像传感器的全色彩图像像素的像素晶体管。换句话说，第一组件群组290-A、第二组件群组290-B、第三组件群组290-C及第四组件群组290-D可分别耦合到图2A中所图解说明的多个像素单元205中所包含的2×2像素单元群组，所述像素单元具有适当滤色器图案以形成全色彩图像像素(例如，用于第一实例性全色彩图像像素的红色滤色器、蓝色滤色器及两个绿色滤色器，或者用于第二实例性全色彩图像像素的红色滤色器、蓝色滤色器、绿色滤色器及红外光或不可见光滤色器)。

在相同或其它实施例中，图2E中所图解说明的个别组件群组290包含第一群组(例如，第一组件群组290-A)、第二群组(例如，第二组件群组290-B)、第三群组(例如，第三组件群组290-C)及第四群组(例如，第四组件群组290-D)，所述群组邻近地经布置以形成个别组件群组290中所包含的2×2阵列。应了解，在所图解说明实施例中，第一群组邻近于第二群组，并且第三群组邻近于第四群组。另外，第一群组及第二群组两者的源极跟随器栅极及行选择栅极(例如，源极跟随器栅极263-A及行选择栅极265-A)(例如，源极跟随器栅极263-B及行选择栅极265-B)沿着第一方向(例如，对应于线X-X’)布置，而第三群组及第四群组的源极跟随器栅极及行选择栅极(例如，源极跟随器栅极263-C及行选择栅极265-C)(例如，源极跟随器栅极263-D及行选择栅极265-D)沿着与第一方向分离但平行的第二方向(例如，对应于线262)对准。在所图解说明实施例中，第一方向及第二方向与轴线258正交。类似地，第一群组及第三群组两者的源极跟随器栅极及复位栅极(例如，源极跟随器栅极263-A及复位栅极261-A)(例如，源极跟随器栅极263-C及复位栅极261-C)沿着第三方向(例如，对应于线Y-Y’)布置，而第一群组及第三群组的源极跟随器栅极及复位栅极(例如，接地接触区域267-A及行选择栅极265-A)(例如，接地接触区域267-C及行选择栅极265-C)沿着与第三方向(例如，对应于线Y-Y’)分离但平行的第四方向(例如，对应于线Z-Z’)对准。在所图解说明实施例中，第三方向及第四方向与轴线259正交。类似地，第二群组及第四群组两者的源极跟随器栅极及复位栅极(例如，源极跟随器栅极263-B及复位栅极261-B)(例如，源极跟随器栅极263-D及复位栅极261-D)沿着与第三方向(例如，对应于线Y-Y’)分离但平行的第五方向(例如，对应于线282)布置，而第二群组及第四群组的接地接触区域及行选择栅极(例如，接地接触区域267-B及行选择栅极265-B)(例如，接地接触区域267-D及行选择栅极265-D)沿着与第五方向282分离但平行的第六方向(例如，对应于线284)对准。图2F图解说明根据本公开的实施例的第二半导体衬底251沿着图2E中所展示的线X-X’的横截面图251-XX’。横截面图251-XX’图解说明像素单元电路系统255中所包含的第一组件群组290-A及第二组件群组290-B，其展示安置成接近于第二半导体衬底251的第一侧252的源极跟随器栅极263-A、源极跟随器栅极263-B、行选择栅极265-A及行选择栅极265-A。应了解，第二半导体衬底251包含与第一侧252相对的第二侧253。安置在晶体管栅极(例如，源极跟随器栅极263-A、源极跟随器栅极263-B、行选择栅极265-A及行选择栅极265-B)与第二半导体衬底251的第一侧252之间的是电介质274(例如，缓冲氧化物、栅极氧化物或者可包含或以其它方式对应于二氧化硅的其它绝缘材料)。源极跟随器栅极263-A、源极跟随器栅极263-B、行选择栅极265-A及行选择栅极265-B各自形成对应像素单元的像素单元电路系统255的源极跟随器晶体管或行选择晶体管，这由电介质274及源极/漏极区域269促进。源极/漏极区域269是第二半导体衬底251的掺杂区域(例如，经由离子植入)，其具有足以形成晶体管的源极或漏极电极(例如，重掺杂区域)的掺杂剂密度，这取决于其中形成晶体管的第二半导体衬底251或阱257的导电类型及浓度。应了解，在一些实施例中，源极/漏极区域269可耦合到轻掺杂漏极(未图解说明)，其是从源极/漏极区域269朝向电介质274延伸的掺杂区域(例如，经由离子植入)。在所图解说明实施例中，行选择晶体管及源极跟随器晶体管的阈值电压可经由阈值电压调整区域275及277来调制(例如，增加)，阈值电压调整区域275及277是分别与源极跟随器晶体管及行选择晶体管相关联的掺杂区域(例如，经由离子植入)。

应了解，阈值电压调整区域275及277可安置成接近于与源极跟随器晶体管及行选择晶体管相关联的相应沟道区域，以影响对应晶体管的阈值电压。在一些实施例中，源极跟随器栅极263-A及263-B之下的阈值电压调整区域275是共用掺杂区域(例如，阈值电压调整区域275可从第一组件群组290-A中的源极跟随器晶体管的作用区域沿着通道方向横向延伸，且至少部分地延伸到第二组件群组290-B中的源极跟随器晶体管的作用区域)。换句话说，阈值电压调整区域275可由第一组件群组290-A中的源极跟随器晶体管及第二组件群组290-B中的源极跟随器晶体管共享。类似地，阈值电压调整区域277的例子形成为接近于第一组件群组290-A中的行选择晶体管的行选择栅极265-A之下的通道区域，且形成为接近于第二组件群组290-B中的行选择晶体管的行选择栅极265-B之下的通道区域。在一些实施例中，阈值电压调整区域275及277可各自形成于接近于相应通道区域的深度处，且比与相应晶体管的源极/漏极区域269相关联的结深度中的每一者浅。在一些实施例中，阈值电压调整区域275及277中的每一者的延伸区域深度小于浅沟槽隔离结构273的延伸深度。在一些实施例中，源极/漏极区域269的结深度在10nm与40nm之间。在其它实施例中，源极/漏极区域的结深度大于40nm。在一些实施例中，阈值电压调整区域275及/或277从第二半导体衬底251的第一侧252朝向第二侧253延伸(或者以其它方式接近于第二侧253)，而不超过源极/漏极区域269的结深度。在相同或其它实施例中，阈值电压调整区域275及/或277可与相关联源极/漏极区域269的一部分重叠(例如，阈值电压调整区域275及/或277可在源极/漏极区域269中的一或多者之下延伸)。

在一些实施例中，浅沟槽隔离结构273(例如，例如二氧化硅的介电材料)可安置成接近于位线271，以分离个别组件群组290的邻近对。应了解，阈值电压调整的程度可至少部分地基于所使用的掺杂剂的导电类型(例如，P型或N型)及掺杂剂的浓度。在所图解说明实施例中，源极/漏极区域267、阈值电压调整区域275及277以及浅沟槽隔离结构273均安置在阱257中，阱257可以是第二半导体衬底251的掺杂部分(例如，P阱或N阱)。在一个实施例中，像素单元电路系统255中所包含的个别组件群组290关于轴线264镜像对称(例如，第一组件群组290-A及第二群组组件290-B被布置成使得存在关于轴线264的反射对称性)。

在一些实施例中，像素单元电路系统255中所包含的个别组件群组290的布置促进组件大小减小，使得第一组件群组290-A及第二组件群组290-B的跨度小于或大约等于1μm、小于或大约等于0.8μm，或者其它，同时维持足以满足所选择半导体处理节点的最小特征大小(例如，45nm)。另外，应注意，源极/漏极区域269可通过相应接触耦合到位线271、电力导轨272及/或栅极电极(例如，SF 263-A、SF 263-B、RS 265-A、RS 265-B，等等)。有利地，像素单元电路系统的镜像对称性使得第二半导体衬底251的共用结区域能够被不同像素及/或像素单元的组件共享，这可提高衬底空间效率及利用率。举例来说，在所图解说明实施例中，第一组件群组290-A的源极跟随器晶体管及第二组件群组290-B的源极跟随器晶体管可共享共用源极/漏极结区域。举例来说，第一组件群组290-A的源极跟随器栅极263-A及第二组件群组290-B的源极跟随器栅极263-B两者都耦合到源极/漏极区域269-AB1，以从电力导轨272接收供应电压(例如，AVDD)。类似地，并且返回参考图2E，第三组件群组290-C的源极跟随器栅极263-C及第四组件群组290-D的源极跟随器栅极263-D两者都耦合到源极/漏极区域269中所包含的共享源极/漏极区域(例如，269-CD1)，以便也从电力导轨272接收供应电压。类似地，第一组件群组290-A的复位晶体管及第二组件群组290-B的复位晶体管也可共享共用源极/漏极结区域。举例来说，并且如图2E中所图解说明，第一组件群组290-A的复位栅极261-A及第二组件群组290-B的复位栅极261-B耦合到源极/漏极区域269中所包含的共享源极/漏极区域(例如，269-AB2)，以便从电力导轨272接收供应电压。另外，第三组件群组290-C的复位栅极261-C及第四组件群组290-D的复位栅极261-D耦合到共享源极/漏极区域(例如，269-CD2)，以从电力导轨272接收供应电压。应了解，在一些实施例中，共享源极/漏极区域(例如，269-AB1、269-AB2、269-CD1、269-CD2中的任一者，或者未明确标记的多个源极/漏极区域269中所包含的任何其它共享源极/漏极区域)可更一般地被称为“共享”或“共用”结区域，以指示植入电极可被可进一步耦合到额外元件(例如，位线271及/或电力导轨272中的一或多者)的不止一个晶体管(例如，共享源极或共享漏极)共享。

应进一步注意，至少在图2E中所图解说明的个别组件群组290的多个复位栅极261、多个源极跟随器栅极263、多个行选择栅极265及多个接地接触区域267的布置产生了安置在半导体衬底251上的像素单元电路系统255的镜像对称性。举例来说，第一组件群组290-A、第二组件群组290-B、第三组件群组290-C及第四组件群组290-D邻近地经布置以形成2×2阵列(例如，包含如图2E中所图解说明的行X及Y以及列X及Y)。因此，第一组件群组290-A的源极跟随器栅极263-A被定位成邻近于第二组件群组290-B的源极跟随器栅极263-B及第三组件群组290-C的源极跟随器栅极263-C两者。第一组件群组290-A的源极跟随器栅极263-A及第二组件群组290-B的源极跟随器栅极263-B沿着第一方向(例如，对应于线X-X’)布置，而第一组件群组290-A的源极跟随器栅极263-A及第三组件群组290-C的源极跟随器栅极263-C沿着第三方向(例如，对应于线Y-Y’)布置。类似地，第四组件群组290-D的源极跟随器栅极263-D被定位成邻近于第二组件群组290-B的源极跟随器栅极263-B及第三组件群组290-C的源极跟随器栅极263-C。第四组件群组290-D的源极跟随器栅极263-D及第二组件群组290-B的源极跟随器栅极263-B沿着与第三方向(例如，对应于线Y-Y’)分离但平行的第五方向(例如，对应于线282)布置，而第四组件群组290-D的源极跟随器栅极263-D及第三组件群组290-C的源极跟随器栅极263-C布置在与第一方向(例如，对应于线X-X’)分离但平行的第二方向(例如，对应于线262)上。

另外，第一组件群组290-A的复位栅极261-A被定位成邻近于第二组件群组290-B的复位栅极261-B，而第三组件群组290-C的复位栅极261-C被定位成邻近于第四组件群组290-D的复位栅极261-D。此外，第一组件群组290-A的行选择栅极265-A被定位成邻近于第三组件群组290-C的行选择栅极265-C，而第二组件群组290-B的行选择栅极265-B被定位成邻近于第四组件群组290-D的行选择栅极265-D。

应了解，在个别组件群组290的布置的上下文中，术语“邻近”或“定位成邻近”可意指在邻近元件之间不存在中间栅极(包含于个别组件群组290中)。举例来说，在安置成邻近于源极跟随器栅极263-B的源极跟随器栅极263-A之间不存在中间栅极(例如，在多个复位栅极261、多个源极跟随器栅极263与多个行选择栅极265之间)。因此，应了解，关于轴线258及轴线259的镜像对称性形成了源极跟随器栅极(即，源极跟随器栅极263-A、263-B、263-C及263-D)的2×2阵列，所述源极跟随器栅极不具有与像素单元电路系统255中所包含的复位晶体管及行选择晶体管相关联的任何中间栅极电极。换句话说，源极跟随器栅极263-A、263-B、263-C及263-D彼此邻近。应进一步了解，在一些实施例中，可存在安置在个别组件群组290中所包含的邻近组件之间的隔离结构(例如，图2C中所图解说明的DTI 215，例如图2F中所图解说明的浅沟槽隔离结构273的浅沟槽隔离结构，或者分离邻近组件的其它隔离结构)。

返回参考图2F，行选择栅极(例如，RS 265-A、RS 265-B，等等)可耦合到行选择信号(例如，由图2A中所图解说明的外围电路系统206或256提供)，用于给定行中给定像素单元的选择性操作。源极跟随器栅极(例如，SF 263-A、SF 263-B，等等)可耦合到半导体衬底251(未经图解说明)中所包含的相应浮动扩散区域或者图2C中所图解说明的多个像素单元205的对应浮动扩散区域221。应了解，图2F中所图解说明的FD

图2G图解说明根据本公开的实施例的第二半导体衬底251沿着图2E中所展示的线Y-Y’的横截面图251-YY’。横截面图251-YY’图解说明像素单元电路系统255中所包含的第一组件群组290-A及第三组件群组290-C的一部分，像素单元电路系统255包含阈值电压调整区域275(与源极跟随器栅极263相关联)、阈值电压调整区域279(与复位栅极261相关联)及安置在形成于第二半导体衬底251中的阱257中的浅沟槽隔离结构273。如所图解说明，浅沟槽隔离结构273中的一者安置在第一组件群组290-A与第三组件群组290-C的组件之间。举例来说，浅沟槽隔离结构273-AC安置在第一组件群组290-A的源极跟随器晶体管及行选择晶体管与第三组件群组290-C的源极跟随器晶体管及行选择晶体管之间，以提供与不同行中的像素单元相关联的组件群组之间的隔离。横截面图251-YY’进一步包含形成为接近于电介质274的源极跟随器栅极263(例如，SF 263-A及SF 263-C)、复位栅极261(例如，RST261-A及RST 261-C)，使得电介质274安置在第二半导体衬底251的第一侧252与栅极电极(即，源极跟随器栅极263及/或复位栅极261)之间。如所图解说明，复位栅极261经耦合以接收复位信号RST

图2H图解说明根据本公开的实施例的第二半导体衬底251沿着图2E中所图解说明的线Z-Z’的横截面图251-ZZ’。横截面图251-ZZ’图解说明像素单元电路系统255中所包含的第一组件群组290-A及第三组件群组290-C的一部分，像素单元电路系统255包含安置成接近行选择栅极263之下的通道区域的阈值电压调整区域277(与行选择栅极263相关联)、重掺杂区域276(与接地接触区域267相关联)以及安置在形成于第二半导体衬底251中的阱257中的浅沟槽隔离结构273。重掺杂区域276可具有与第二半导体衬底251相同的导电类型(例如，P型)，且具有比第二半导体衬底251的对应掺杂浓度大的掺杂浓度。横截面图251-ZZ’进一步包含行选择栅极265(例如，RS 265-A及RS 265-C)、形成为接近于电介质274的接地接触区域267(例如，GND 267-A及GND 267-C)(例如，使得电介质274安置在第二半导体衬底251的第一侧252与接地接触区域267之间)。如所图解说明，行选择栅极265经耦合以接收行选择信号RS

应了解，由图2G及图2H提供的视图没有图解说明其它视图中所图解说明的多个源极-漏极区域269(例如，参见图2E及图2F)。然而，在一些实施例中，植入工艺可导致多个源极-漏极区域269至少部分地在相应栅极电极(例如，对应于多个复位栅极261、多个源极跟随器栅极263或多个行选择栅极265中的任一者)之下延伸。换句话说，在一些实施例中，多个源极/漏极区域269与对应阈值电压调整区域(例如，阈值电压调整区275、277或279)介接的界面可出现在极栅电极中的对应一者之下(例如，界面可安置在极栅电极中的对应一者与第二半导体衬底251的第二侧253之间)。

图2I图解说明根据本公开实施例的图2A的实例性成像系统200中所包含的第二半导体衬底251的经放大俯视图251-TV-EX1。更具体来说，经放大俯视图251-TV-EX1是图2E中所图解说明的俯视图251-TV的经放大视图，且包含许多经类似标记的元件。如图2I中所图解说明，经放大俯视图251-TV-EX1包含个别组件群组290(例如，290-A、290-B、290-C、290-D、290-E、290-F、290-G、290-H、290-I、290-J、290-K及290-L)、复位栅极261(例如，261-A、261-B、261-C、261-D、261-E、261-F、261-I、261-J及261-K)、源极跟随器栅极(例如，263-A、263-B、263-C、263-D、263-E、261-F、263-I、263-J及263-K)、行选择栅极265(例如，265-A、265-B、265-C、265-D、265-E、265-F、265-G、265-H、265-I、265-J、265-K及265-L)、接地接触区域267(例如，267-A、267-B、267-C、267-D、267-E、267-F、267-I、267-J及267-K)、位线271(例如，271-1、271-2、271-3、271-4)及电力导轨272。另外，可耦合到接地或参考电压的接地屏蔽总线被图解说明为安置在位线271中所包含的邻近位线之间(例如，接地屏蔽总线中的一者安置在位线271-1与位线271-2之间，而接地屏蔽总线中的另一者安置在位线271-3与位线271-4之间)，以减轻位线271-1与位线271-2之间以及位线271-3与位线271-4之间的信号串扰/耦合。应了解，虽然位线271及接地屏蔽总线被图解说明为沿着共用平面定位(即，由经放大俯视图251-TV-EX1提供的视图)，但个别线可沿着相同或不同金属层定位(例如，如图2B中所图解说明的一或多个金属层231所展示)，且可通过一或多个金属间介电层彼此分离(例如，如图2B中所图解说明的一或多个金属间介电层232所展示)。因此，应了解，接地接触区域267中的每一者可耦合到接地屏蔽总线中的邻近一者或者以其它方式接近接地屏蔽总线中的一者。

在所图解说明实施例中，个别组件群组290的布置可视需要根据要控制或读出的像素单元的数目来扩展(例如，如图2B中所图解说明)，这可通过对个别组件群组290中的邻近一者进行镜像来实现。举例来说，组件群组290-F对组件群组290-C进行镜像，组件群组290-E对组件群组290-A及组件群组290-F进行镜像，组件群组290-J对组件群组290-I、290-K及290-A进行镜像，等等。换句话说，个别组件群组290中所包含的邻近组件群组彼此进行镜像，这导致布置成彼此邻近的2×2组件群组(例如，GND 267-I、267-J、267-E及267-A形成邻近地布置的2×2接地接触区域群组267，RST 261-J、RST 261-K、RST 261-A及RST 261-B形成邻近地布置的2×2复位栅极群组，SF 263-A、SF 263-B、SF 263-C及SF263-D形成邻近地布置的2×2源极跟随器栅极群组263，并且RS 265-E、RS 265-A、RS265-F及RS 265-C形成邻近地布置的2×2行选择栅极群组265)，这有利地允许更容易地耦合邻近组件群组(若需要)并简化制作(例如，通过共享如图4D中所图解说明的共用植入窗)。

因此，可观察到个别组件群组290的某些模式。举例来说，个别组件群组290-A、290-B及290-E的源极跟随器栅极及行选择栅极(例如，SF 263-A、SF 263-B、SF 263-E、RS265-A、RS 265-B及RS 265-E)沿着第一共用方向(例如，对应于线X-X’)布置，而个别组件群组290-A、290-B及290-E的复位栅极及接地接触区域(例如，RST 261-A、RST 261-B、RST261-E、GND 267-A、GND 267-B及GND 267-E)沿着与第一共用方向分离但平行的第二共用方向(例如，对应于方向288)布置。另外，定位成成对的源极跟随器栅极263及行选择栅极265沿着第一共用方向交替(例如，成对的SF 263-A及SF 263-B群组安置在成对的RS 265-A及RS 265-E群组与成对的RS 265-B及RS 265-G群组之间)。类似地，定位成成对的复位栅极261及接地接触区域267沿着第二共用方向交替(例如，成对的RST群组261-A及RST群组261-B安置在成对的GND群组267-E及GND群组267-A与成对的GND群组267-B及GND群组267-G之间，所述成对的群组267-B及群组267-G未经图解说明但包含于个别组件群组290-G中)。另外，个别组件群组290-A、290-C及290-J(例如，SF 263-A、SF 263-C、SF 263-J、RST 261-A、RST 261-C及RST 261-J)的源极跟随器栅极及复位栅极沿着第三共用方向(例如，对应于线Y-Y’)布置，而个别组件群组290-A、290-C及290-J的行选择栅极及接地接触区域(例如，RS265-A、RS 265-C、RS 263-J、GND 267-A、GND267-C及GND 267-J)沿着与第三共用方向分离但平行的第四共用方向(例如，对应于方向289)布置。应进一步了解，第一共用方向及第二共用方向都与第三共用方向及第四共用方向正交。另外，定位成成对的源极跟随器栅极263及复位栅极261沿着第三共用方向交替(例如，成对的SF群组263-A及263-C安置在成对的复位栅极群组之间，例如成对的RST群组261-A及RST群组261-J与成对的RS群组261-C及安置成邻近于RST 261-C的未经图解说明的复位栅极之间)。类似地，定位成成对的行选择栅极265及接地接触区域267沿着第四共用方向交替(例如，成对的RS群组265-A及265-C安置在成对的接地接触区域群组之间，例如成对的GND群组267-A及GND群组267-J与成对的GND群组267-C与安置成邻近于GND 267-C的未经图解说明的接地接触区域之间)。

图2J图解说明根据本公开的实施例的在共享接地接触区域267的实施例中图2A的实例性成像系统200中所包含的第二半导体衬底251的经放大俯视图251-TV-EX2。更具体来说，经放大俯视图251-TV-EX2是图2J中经放大俯视图251-TV-EX1的替代实施例，且包含许多经类似标记的元件。一个不同之处在于，接地接触区域267中的邻近一者已被合并，以由个别组件群组290中的邻近一者(例如，2×2群组)共享。举例来说，个别组件群组290-I、290-J、290-E及290-A共享接地接触区域267-1(例如，其对应于图2I中所图解说明的GND267-I、267-J、267-E及267-A，所述GND从彼此延伸以形成共享接地接触区域)。类似地，个别组件群组290-K、290-L、290-B及290-G共享接地接触区域267-2，而GND267-3被至少个别组件群组290-F及290-C共享，并且GND 267-3被至少个别组件群组290-D及290-H共享。应了解，合并或共享接地接触区域可进一步提高第二半导体衬底251的空间效率/利用率。

图2K是根据本公开的实施例的图2A的实例性成像系统200中所包含的像素单元(例如，图2C中所图解说明的第一像素单元205-1)及像素单元电路系统(例如，个别组件群组290中的一者)的示意图299。特定来说，示意图299是图2C-2D中所图解说明的像素单元(例如，第一像素单元205-1)的一种可能表示。示意图299示图解说明第一半导体衬底201之中或之上所包含的元件。元件PD1、PD2、PD3及PD4对应于图2C中所图解说明的多个光电二极管204中所包含的相应光电二极管(例如，第一光电二极管204-1、第二光电二极管204-2，等等)，所述相应光电二极管分别与图2C中所图解说明的像素单元205-1中所包含的多个像素210相关联(例如，PD1对应于与第一像素210-1相关联的第一光电二极管204-1，PD2对应于与第二像素210-2相关联的第二光电二极管204-2，等等)。元件TX1、TX2、TX3及TX4对应于图2C中所图解说明的多个传送门220中所包含的相应传送门(例如，第一传送门220-1、第二传送门220-2，等等)，所述相应传送门分别与图2C中图解说明的第一像素单元205-1的多个像素210相关联(例如，TX1对应于与第一像素210-1相关联的第一传送门220-1，TX2对应于与第二像素210-2相关联的第二传送门220-2，等等)。元件FD1、FD2、FD3及FD4对应于图2C中所图解说明的多个浮动扩散区域221(例如，第一浮动扩散区域221-1、第二浮动扩散区域221-2等)中所包含的相应浮动扩散区域，所述浮动扩散区域分别与图2C中所图解说明的第一像素单元205-1中所包含的多个像素210相关联(例如，FD1对应于与第一像素210-1相关联的第一浮动扩散区域221-1，FD2对应于与第二像素210-2相关联的第而浮动扩散区域221-1，等等)。另外，耦合到多个浮动扩散区域(即，FD1、FD2、FD3及FD4)的未经标记的接地中的每一者对应于图2C中所图解说明的多个接地接触区域223。

在图2K所图解说明的实施例中，第一半导体衬底201耦合到第二半导体衬底251(例如，如图2A中所展示)。第二半导体衬底251包含与第一半导体衬底201的多个像素单元相关联的像素单元电路系统。在所图解说明实施例中，像素单元电路系统包含：复位晶体管RST，其包含复位栅极(例如，图2E中所图解说明的复位栅极265中的一者)；源极跟随器晶体管SF，其包含源极跟随器栅极(例如，图2E中所图解说明的源极跟随器栅极263中的一者)；及行选择晶体管RS，其包含行选择栅极(例如，图2E中所图解说明的行选择栅极265中的一者)，这些组件群组可对应于图2E-2H中所图解说明的组件群组290中的一者。如由示意图299所图解说明，像素单元的多个浮动扩散区域(即，FD1、FD2、FD3及FD4)中的每一者耦合在一起，并随后经由像素级混合接合(PLHB)耦合到第二半导体衬底251的组件(例如，图2E中所图解说明的源极跟随器栅极263中的一者及复位晶体管261中的一者)。在一些实施例中，PLHB至少部分地通过在第二半导体衬底251内形成对应浮动扩散区域来实现，所述浮动扩散区域可耦合到第二半导体衬底251的复位晶体管及源极跟随器晶体管。因此，在所图解说明实施例中，第二半导体衬底251的像素单元电路系统在每像素单元的基础上耦合到第一半导体衬底201的多个像素单元。

应了解，在操作期间，响应于施加到多个传送门(即，TX1、TX2、TX3及TX4)的信号，由多个光电二极管(即，PD1、PD2、PD3及PD4)响应于入射光而光生的图像电荷可选择性地传送到其相应浮动扩散区域(即，FD1、FD2、FD3、FD4)，所述多个光电二极管可随后接通由第二半导体衬底251的AVDD供应的源极跟随器晶体管SF，且能够经由行选择晶体管RS读出到位线。应了解，浮动扩散区域(即，FD1、FD2、FD3、FD4)及多个光电二极管(即，PD1、PD2、PD3及PD4)可经由复位晶体管RST复位到预定电势(例如，RSVDD)。应了解，虽然示意图299类似于4-T像素驱动器电路，但根据本公开的实施例，也可使用其它配置(例如，3-T、5-T或其它像素驱动器配置)。应进一步了解，可使用多个传送门来选择性地将给定像素单元中的像素中所包含的光电二极管电耦合到与个别组件群组中的一者中所包含的源极跟随器晶体管SF相关联的源极跟随器栅极。

图3图解说明根据本公开的实施例的图2A的实例性成像系统200中所包含的第二半导体衬底251的经放大俯视图360-TV，其展示安置在第二半导体衬底251之中或之上的额外电路系统395。为了避免模糊本公开的某些方面，图2E中所图解说明的接地接触区域267已从视图省略。返回参考图3，像素单元电路系统255包含个别组件群组290，为了清楚起见，对其进行了不同标注。具体来说，存在第一组件群组290-A(例如，290-A1、290-A2、290-A3及249-A4)、第二组件群组290-B(例如，290-B1、290-B2、290-B3及249-B4)、第三组件群组290-C(例如，290-C1、290-C2、290-C3及290-C4)及第四组件群组290-D(例如，290-D1、290-D2、290-D3及290-D4)的多个例子，所述组件群组各自具有在图2E-2H中所图解说明的其相似命名的元件的配置。多个例子在第二半导体衬底251的相应部分之中或之上布置成行及列，以形成像素电路系统阵列。如所图解说明，多个例子被布置成使得个别组件群组中邻近的一组四者(例如，第一组件群组290-A中的一者、第二组件群组290-B中的一者、第三组件群组290-C中的一者及第四组件群组290-D中的一者)横跨行中所包含的两个邻近行及列中所包含的两个邻近列。邻近的一组的复位栅极261、源极跟随器栅极263及行选择栅极265中的每一者共同环绕与图像传感器相关联的额外电路系统395。举例来说，组件群组290-D1的SF263-D、RS 265-D及RST 261-D、组件群组290-C2的RS 265-C、SF 263-C及RST 261-C、组件群组290-B3的RST 261-B、SF263-B及RS 265-B以及组件群组290-A4的RST 261-A、SF 263-A及RS 265-A共同并横向地环绕额外电路系统395的衬底区域。应了解，基于个别组件群组290的配置的第二半导体衬底251上的可用面积允许额外电路系统(或第二半导体衬底251的下伏部分)的第一横向面积大于个别组件群组290中的每一者中所包含的复位栅极261、源极跟随器栅极263或行选择栅极265中的任一者的第二横向面积。应了解，额外电路系统395可包含额外晶体管、可切换转换增益电路系统(例如，耦合到晶体管以形成或以其它方式包含于LOFIC电路的可切换转换晶体管或双浮动晶体管中的电容器，例如LOFIC电容器阵列的电容器阵列，或者用于像素单元中的每一者以增强动态范围的金属氧化物半导体电容器阵列)、存储节点(例如，用于全局快门)、成像系统的其它组件或者其组合中的至少一者。

图4A-4D图解说明根据本公开的实施例的用于形成图2A中所图解说明的成像系统200的第二半导体衬底251中所包含的像素单元电路系统255的实例性方法400。应了解，由方法400得到的像素单元电路系统是用于制作图2A-2K中所图解说明的成像系统200的第二半导体衬底251的一种可能工艺。应了解，虽然图4A-4D中所图解说明的方法400的工艺步骤是以特定次序提供的，但在其它实施例中，可利用步骤401、403、405及407的不同次序。另外，根据本公开的实施例，可在方法400中添加或删除工艺步骤。图4A-4D中所图解说明的工艺步骤可利用所属领域的技术人员已知的常规半导体装置处理及微制作技术，其包含但不限于光刻、离子植入、化学气相沉积、物理气相沉积、热蒸发、溅射沉积、反应离子蚀刻、等离子体蚀刻、晶片接合、化学机械平坦化，等等。应了解，所描述技术仅仅是说明性的而不是穷尽性的，且可利用其它技术来制作本公开的各种实施例的一或多个组件。

框401展示提供包含第一侧及第二侧的半导体衬底(例如，图2A中所图解说明的第二半导体衬底251)，第一侧与第二侧相对。半导体衬底可包含浅沟槽隔离结构(例如，图2F-2H中所图解说明的浅沟槽隔离结构273)及阱(例如，图2F-2H中所图解说明的阱257)，其可界定半导体衬底的区域，在所述区域中将形成或以其它方式定位个别组件群组(例如，图2E-2K中所图解说明的个别组件群组290)。浅沟槽隔离结构(例如，图2F-2H中所图解说明的浅沟槽隔离结构273)可通过在半导体衬底上图案化及蚀刻(例如，干法及/或湿法蚀刻)沟槽并用一或多种隔离材料(例如，例如二氧化硅的介电材料)填充沟槽来形成，用于隔离特定组件群组内的组件及/或将组件群组彼此隔离。在一些实施例中，浅沟槽隔离结构可形成于蚀刻到半导体衬底中的沟槽网格中。

框403图解说明形成第一条纹植入图案并植入掺杂剂用于阈值电压控制(例如，如图2E-2H中所图解说明的复位晶体管、行选择晶体管及/或源极跟随器晶体管)以及与接地接触区域相关联的重掺杂区域(如图2H中所图解说明)。在一些实施例中，具有第一条纹植入图案掩模的图案化光致抗蚀剂可与形成于半导体衬底中的一或多个浅沟槽隔离结构对准。图4B提供位于第二半导体衬底251上的图案化光致抗蚀剂的第一条纹植入图案的实例。具体来说，对于接收阈值电压调整的每种类型的晶体管，可能存在至少两步工艺：形成具有开口的图案化光致抗蚀剂，后续接着通过开口将离子植入到对应通道区域中。举例来说，具有开口481的第一光致抗蚀剂层可形成第一条纹植入图案中的一者，用于像素单元电路系统中要包含的邻近安置的组件群组的复位晶体管的阈值电压调整。参考图2E中所图解说明的布局，图4B中所图解说明的开口481可覆盖第一组件群组290-A的复位晶体管的作用区域(例如，复位栅极261-A下面的通道区域)及第二组件群组290-B的复位晶体管的作用区域(例如，复位栅极261-B下面的通道区域)。在相同或另一实施例中，具有开口483的第二光致抗蚀剂层可形成第一条纹植入图案中的一者，所述第一条纹植入图案的植入窗面积大小符合用于像素单元电路系统中要包含的邻近安置的组件群组的源极跟随器晶体管的阈值电压调整的处理设计规则。参考图2E中所图解说明的布局，图4B中所图解说明的开口483可覆盖第一组件群组290-A的源极跟随器晶体管的作用区域(例如，源极跟随器栅极263-A下面的通道区域)及第二组件群组290-B的源极跟随器晶体管的作用区域(例如，源极跟随器栅极263-B下面的通道区域)。另外，在一个实施例中，具有开口485的第三光致抗蚀剂层可形成第一条纹植入图案中的一者，用于像素单元电路系统中要包含的邻近安置的组件群组的行选择晶体管的阈值电压调整。参考图2E中所图解说明的布局，图4B的开口485可覆盖第一组件群组290-A的行选择晶体管的作用区域(例如，行选择栅极265-A下面的通道区域)及邻近组件群组的行选择晶体管的作用区域(例如，安置在第一组件群组290-A的左侧上，例如图2I中所图解说明的行选择栅极263-E下面的通道区域)。在另一实施例中，返回参考图4B，具有开口489的第四光致抗蚀剂层可形成第一条纹植入图案中的一者，用于形成重掺杂区域，所述重掺杂区域将耦合到或以其它方式形成像素单元电路系统中所包含的接地接触区域。应进一步了解，由于图案化光致抗蚀剂层的隅角484位于远离晶体管作用区域的区域(例如，由晶体管在相应栅极电极之下形成的通道区域)之上，图案化光致抗蚀剂层的第一条纹图案减轻了图案化光致抗蚀剂层内隅角圆化的问题。具体来说，阈值电压调整可通过轻微掺杂晶体管的通道来实现，这不受开口481、483及485的边缘处隅角圆化的影响。通过使开口481、483及485的隅角484远离第二半导体衬底251的旨在形成复位晶体管、源极跟随器晶体管及行选择晶体管的通道的区域，同时共享彼此邻近安置的类似晶体管元件(例如，相似名称)的植入处理窗(例如，个别组件群组的邻近群组)，即使在亚微米范围中减小像素大小及/或像素间距的情况下，也可减轻由于隅角圆化及/或处理变化引起的性能变化，并满足给定半导体处理节点的设计规则要求。

应了解，尽管至少在图4B及图4C中图解说明了位线271及电力导轨272，但在形成复位晶体管、行选择晶体管及/或源极跟随器晶体管之后及/或在不同层(例如，包含于图2B中所图解说明的金属化层230中)处形成位线271及电力导轨272可能是没有价值的。举例来说，位线271及电力导轨272可形成于复位晶体管、行选择晶体管及/或源极跟随器晶体管的栅极电极上方第二半导体衬底251上的一或多个金属层(例如，安置在图2B中所图解说明的一或多个金属间介电层232之间的一或多个金属层231)中。应进一步了解，取决于布线需要，位线271及电力导轨272可在相同或不同金属层上。

返回参考图4A，框405展示形成像素单元电路系统中所包含的栅极电极(例如，如图2E-2H中所图解说明的用于复位晶体管、行选择晶体管及/或源极跟随器晶体管的栅极，例如复位栅极261、源极跟随器栅极263及行选择栅极265)以及接地接触区域(例如，图2E-2H中所图解说明的接地接触区域267)。像素电路系统中所包含的栅极电极及/或接地接触区域可通过沉积多晶硅、例如金、铝、银、铜的金属或者其它导电材料来形成。应了解，栅极电极在后续步骤中用作缓冲或势垒(例如，以形成像素单元电路系统中所包含的晶体管的源极/漏极区域及/或轻掺杂漏极区域)。

框407图解说明形成第二条纹植入图案，并为像素单元电路系统中所包含的源极/漏极区域以及任选的轻掺杂漏极区域(例如，图2E-2H中所图解说明的源极/漏极区域269以及任选地位于源极/漏极区域269顶部上的轻掺杂漏极区域)植入掺杂剂。图4C提供位于第二半导体衬底251上的图案化光致抗蚀剂的第二条纹植入图案的实例。具体来说，具有开口487的光致抗蚀剂层可形成第二条纹植入图案，用于在源极/漏极区域离子植入步骤期间形成源极/漏极区域，且任选地在后续离子植入步骤期间形成轻掺杂漏极区域。在离子植入步骤期间，离子通过开口487植入到第二半导体衬底251中。然而，栅极电极(例如，复位栅极261、源极跟随器栅极263及行选择栅极265)可防止掺杂剂到达下伏第二半导体衬底251，因为开口487与栅极电极重叠。因此，掺杂剂仅植入到预期区域486中及栅极电极不与开口487重叠的第二半导体衬底251中，以形成与相应栅极电极的边缘自对准的源极/漏极区域及/或轻掺杂漏极。应进一步了解，由于图案化光致抗蚀剂层的隅角489位于充分远离源极/漏极区域及/或轻掺杂漏极区域与由晶体管形成的通道区域相遇的界面的区域上，图案化光致抗蚀剂层的第二条纹图案减轻了图案化光致抗蚀剂层内的隅角圆化问题，这减轻了由于隅角圆化及/或处理变化引起的性能变化，改进了像素单元电路系统形成工艺，同时即使对于减小到亚微米范围(例如，小于0.6μm)的像素间距，也为符合处理设计规则的像素晶体管提供了足够的植入窗。

应了解，图4D为图4A中所图解说明的处理块403提供了图4B中所图解说明的开口的替代延伸。具体来说，开口481’、483’及485’可经延伸以形成第一条纹图案，所述第一条纹图案覆盖旨在被掺杂用于阈值电压调整的多个区域。换句话说，可利用更大开口，使得每一开口与多行及多列晶体管的阈值电压控制相关联，这可进一步减轻处理变化。举例来说，图2F中所展示的用于第一组件群组290-A及第二组件群组290-B的源极跟随器晶体管的阈值电压调整区域275可与开口483’中经适当定位的一者同时形成及植入，而第三组件群组290-C及第四组件群组290-D的源极跟随器晶体管可与开口483’中另一经适当定位的一者同时形成及植入。在另一实例中，图2E中所图解说明的第一组件群组290-A、第二组件群组290-B、第三组件群组290-C及第四组件群组290-D的源极跟随器晶体管可与图4D中所图解说明的开口483’中经适当定位的一者同时形成及植入。图2F中所图解说明的第一组件群组290-A及图2E中所图解说明的第三组件群组290-C的行选择晶体管的阈值电压调整区域277可与图4D中所图解说明的开口485’中经适当定位的一者同时形成。类似地，第二组件群组290-B及邻近于其的组件群组的行选择晶体管的阈值电压调整区域277(例如，来自安置在右侧上邻近第二组件群组290-B的组件群组290-G的行选择晶体管)可与图4D中所图解说明的开口485’中另一经适当定大小及定位的一者同时形成，并且第四组件群组290-D及邻近于其的组件群组的行选择晶体管的阈值电压调整区域277(例如，来自安置在右侧上邻近于第二组件群组290-D的组件群组290-H的行选择晶体管)可与图4D中所图解说明的开口485’中经适当定大小及定位的一者同时形成。在一些实施例中，第二组件群组290-B及第四组件群组290-D以及邻近于其的组件群组的行选择晶体管的阈值电压调整区域277(例如，来自分别安置在右侧上邻近于第二组件群组290-B及第四组件群组290-D的组件群组290-G及290-H的行选择晶体管，如图2I及图2J中所图解说明)可与图4D中所图解说明的开口485’中另一经适当定位的一者同时形成。第一组件群组290-A及第二组件群组290-B以及邻近于其的组件群组的复位晶体管的阈值电压调整区域279(例如，来自分别安置在上侧上邻近第一组件群组290-A及第二组件群组290-B的组件群组的复位晶体管，如图2I及图2J中所图解说明)可与图4D中所图解说明的开口481’中另一经适当定位的一者同时形成。类似地，可通过扩展图4C中所图解说明的开口487来同时形成多个行的源极/漏极区域(例如，可扩展开口，使得两个所图解说明开口487形成个别条纹)。有利地，组件群组的布局(例如，如图2E中所图解说明)使得能够有更宽的植入工艺窗，用于同时形成要形成的多个晶体管的阈值电压调整区域及/或源极/漏极区域(例如，作为所图解说明布局的益处，邻近像素或像素单元的源极跟随器晶体管可同时形成)。

包含发明摘要中所描述内容的本发明的所图解说明实例的以上描述并非旨在为穷尽性的或将本发明限制于所公开的精确形式。虽然出于说明性目的而在本文中描述本发明的特定实例，但如所属领域的技术人员将认识到，可在本发明的范围内做出各种修改。

可鉴于以上详细描述对本发明做出这些修改。所附权利要求书中所使用的术语不应理解为将本发明限制于本说明书中所公开的特定实例。而是，本发明的范围将完全由所附权利要求书确定，所述权利要求书将根据所创建的权利要求解释原则来加以理解。