半导体器件及其形成方法

技术领域

本发明的实施例涉及半导体器件及其形成方法。

背景技术

现代集成芯片包括在半导体衬底(例如硅)上形成的数百万或数十亿个半导体器件。集成芯片(IC)可以使用许多不同类型的晶体管器件，这取决于IC的应用。近年来，汽车高压器件市场的不断增长导致了高压晶体管器件的使用显着增加。因此，与硅基半导体器件相比，高电子迁移率晶体管(HEMT)器件由于高电子迁移率和宽带隙而受到越来越多的关注。这样高的电子迁移率和宽带隙允许提高性能(例如，快速开关速度、低噪声)和高温应用。

发明内容

本发明的一些实施例提供了一种半导体器件，该半导体器件包括：多个超晶格层，设置在衬底上方，其中，多个超晶格层包括置于第二超晶格层上方的第一超晶格层；沟道层，置于多个超晶格层上方；有源层，置于沟道层上方；以及第一层间缓冲层，直接设置在第一超晶格层和第二超晶格层之间，其中，第一层间缓冲层包括大于第一超晶格层中的第二位错密度的第一位错密度。

本发明的另一些实施例提供了一种半导体器件，该半导体器件包括：晶种层，置于衬底上方并且包括氮化铝(AlN)；沟道层，置于晶种层上方并且包括氮化镓(GaN)；有源层，置于沟道层上方并且包括氮化铝镓(AlGaN)；以及缓冲结构，设置在沟道层和晶种层之间，其中，缓冲结构包括与多个层间缓冲层交替堆叠的多个超晶格层，其中，多个超晶格层分别包括与第二半导体堆叠的第一半导体层，其中，第二半导体层包括AlN，其中，多个层间缓冲层包括AlN和/或AlGaN，并且其中，多个层间缓冲层包括一种或多种掺杂剂。

本发明的又一些实施例提供了一种形成半导体器件的方法，该方法包括：在衬底上方形成晶种层；在晶种层上方形成多个超晶格层和多个层间缓冲层，其中，层间缓冲层与超晶格层交替地堆叠，其中，超晶格层在第一温度下形成，并且层间缓冲层在小于第一温度的第二温度下形成；在多个超晶格层上方形成沟道层；以及在沟道层上方形成有源层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的方面。需要注意的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了包括与多个超晶格层交替堆叠的多个层间缓冲层的高压器件的一些实施例的截面图。

图2示出了包括与多个超晶格层交替堆叠的多个层间缓冲层的高压器件的其他实施例的截面图。

图3示出了包括与多个超晶格层交替堆叠的多个层间缓冲层的高压器件的又一些实施例的截面图。

图4示出了图3的高压器件的其中层间缓冲层分别包括与第二缓冲层垂直堆叠的第一缓冲层的一些其他实施例的截面图。

图5示出了图3的高压器件的其中多个层间缓冲层包括邻接梯度缓冲层的下层间缓冲层和邻接高电阻率缓冲层的上层间缓冲层的一些其他实施例的截面图。

图6示出了图3的高压器件的又一些实施例的截面图。

图7示出了图3的高压器件的进一步实施例的截面图。

图8至图24示出了形成包括与多个超晶格层交替堆叠的多个层间缓冲层的高压器件的方法的一些实施例的截面图。

图25示出了形成包括与多个超晶格层交替堆叠的多个层间缓冲层的高压器件的方法的一些实施例的流程图。

具体实施方式

本公开提供了许多用于实施本申请的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

高电子迁移率晶体管(HEMT)器件(例如，GaN晶体管)可以包括布置在衬底(例如，硅衬底)上方的外延堆叠件。外延堆叠件可以包括位于衬底上方的氮化铝(AlN)晶种层、位于AlN晶种层上方的缓冲结构、位于缓冲结构上的沟道层(例如，包括GaN)、以及位于沟道层上的有源层(例如，包括氮化铝镓(Al

前述HEMT器件的挑战是由外延堆叠件中的一层或多层引起和/或产生的拉伸应力。例如，高电阻率缓冲层包括一种或多种掺杂剂(例如，碳掺杂剂)以实现高电阻率。然而，一种或多种掺杂剂可能会引起拉伸应力，该拉伸应力可能在沟道层和/或高电阻率缓冲层中导致缺陷(例如，裂纹、位错等)。此外，多个超晶格层分别包括晶格失配的一对半导体层。例如，一对半导体层包括与AlGaN层(或GaN层)堆叠的AlN层。多个超晶格层被配置为降低上面沟道层中的拉伸应力(例如，由高电阻率缓冲层引起的)。然而，随着外延堆叠件中的外延层的数量增加和/或外延堆叠件的总厚度增加，沟道层中可能会发生破裂和/或位错。这可能是部分地由于制造期间外延堆叠件中跨不同层累积的拉伸应力造成的。为了限制沟道层中的破裂和/或较差的晶体质量，外延堆叠件的总厚度可以被限制为小于约5微米。由于外延堆叠件的有限厚度，HEMT器件的软击穿电压可能受到限制或降低。

此外，外延堆叠件可以在相对较高的温度下形成。在制造外延堆叠件之后，可以执行冷却工艺以将设置外延堆叠件的腔室的温度从高温降低到低温(例如，降低到室温)。由于沟道层和衬底之间的晶格失配和/或温度膨胀系数(CTE)失配，外延堆叠件的沟道层和/或其他层上的拉伸应力在冷却工艺期间可能会增加。这可能会在冷却工艺期间和/或之后在沟道层中造成破裂和/或位错，从而恶化HEMT器件的可靠性和整体性能。

本公开的各个实施例涉及包括层间缓冲层的高压器件以及相应的制造方法，该层间缓冲层被配置为降低高压器件的外延堆叠件中的拉伸应力。高压器件包括置于衬底上方的外延堆叠件。外延堆叠件包括位于衬底上方的多个超晶格层、位于多个超晶格层上方的沟道层、以及位于沟道层上方的有源层。此外，多个层间缓冲层设置在相邻的超晶格层之间。在比超晶格层低的温度下形成层间缓冲层，并且层间缓冲层被配置为降低超晶格层和/或沟道层中的一个或多个层中的不期望的应力(例如，高拉伸应力)。不期望的应力的降低减少了沟道层中的破裂和/或位错，并且有利于增加外延堆叠件的总厚度。相应地，可以提高高压器件的整体性能和可靠性。

图1示出了包括设置在相邻超晶格层之间的层间缓冲层的高压器件的一些实施例的截面图100。

高压器件包括设置在衬底102上的外延堆叠件101。衬底102可以例如是或者包括碳化硅、硅、蓝宝石等。此外，衬底102具有(111)的晶体取向，但是其他取向也是可以的。在一些实施例中，衬底102包括硅并且具有(111)的晶体取向。在各个实施例中，外延堆叠件101包括依次堆叠的晶种层104、缓冲结构103、沟道层114、间隔件层116、有源层118和掺杂的半导体结构120。晶种层104布置在衬底102上方并且被配置为促进缓冲结构103的一层或多层的生长。例如，晶种层104可以是或者包括III-V族材料，诸如氮化铝或一些其他合适的材料。高压器件可以被配置为高电子迁移率晶体管(HEMT)。

在各个实施例中，缓冲结构103包括梯度缓冲层106、多个超晶格层108、多个层间缓冲层110和高电阻率缓冲层112。梯度缓冲层106置于晶种层104上方。在各个实施例中，梯度缓冲层106包括多个层(未示出)，该多个层的各层的共有元素的量增加或减少，其中元素的相对量随着离衬底102的距离增加而变化以降低多个层的晶格常数。例如，多层可以各自包括III-V族材料，诸如氮化铝镓(Al

多个超晶格层108置于梯度缓冲层106上方。在各个实施例中，多个超晶格层108分别包括一对或多对半导体层，其中每对半导体层至少包括与第二半导体层堆叠的第一半导体层。第一半导体层和第二半导体层的晶格常数是失配的，以使得例如该对半导体层共同产生压缩应力。在各个实施例中，第一半导体层包括氮化镓(GaN)或Al

高电阻率缓冲层112置于多个超晶格层108上方。例如，高电阻率缓冲层112包括III-V族材料，诸如掺杂有一种或多种掺杂剂(例如，碳)的GaN。一种或多种掺杂剂增加了高电阻率缓冲层112的电阻率，可以增加由高电阻率缓冲层112产生的压缩应力，和/或可以减少高电阻率缓冲层112中的泄漏。

外延堆叠件101的沟道层114置于高电阻率缓冲层112上方。在一些实施例中，沟道层114包括III-V族材料，诸如GaN、未掺杂的GaN等。间隔层116置于沟道层114上方并且包括III-V族材料，诸如AlN。有源层118置于间隔层116上方。在一些实施例中，有源层118包括III-V族材料，诸如具有与沟道层114的带隙不同带隙的AlGaN。在各个实施例中，因为间隔层116和/或有源层118与沟道层114之间的带隙差异，所以在沟道层114与有源层118之间形成异质结。在一些实施例中，沟道层114包括位于异质结附近的二维电子气(2-DEG)107。在各个实施例中，2-DEG 107包括在沟道层114内自由移动的高迁移率电子。

掺杂的半导体结构120置于有源层118上方。在各个实施例中，掺杂的半导体结构120包括具有第一掺杂类型(例如，p型)的GaN。钝化层122置于外延堆叠件101上方。介电结构130置于钝化层122上方。栅电极128置于掺杂的半导体结构120上方，并且源/漏电极124、126设置在栅电极128的相对侧上。在一些实施例中，源/漏电极124、126延伸穿过间隔层116和有源层118以接触沟道层114。在各个实施例中，通过适当地偏置栅电极128和/或源/漏电极124、126，有源层118选择性地向2-DEG 107提供电子或从2-DEG 107去除电子。

在各个实施例中，外延堆叠件101的一层或多层(例如，包括GaN的层，诸如超晶格层108、高电阻率缓冲层112、沟道层114等)可以产生和/或包括在外延堆叠件101的制造期间增加和/或累积的拉伸应力。例如，在外延堆叠件101的制造期间，外延堆叠件101的一个或多个层(例如，超晶格层108、高电阻率缓冲层112、沟道层114等)可以各自在相对较高的温度(例如，大于900摄氏度)下沉积和/或生长以具有相对较低的初始拉伸应力。在沉积和/或生长外延堆叠件101之后，执行冷却工艺，在冷却工艺中，外延堆叠件101的温度从高温降低到低温(例如，约20摄氏度)。因为外延堆叠件101的一层或多层(例如，包括GaN的层)与衬底102(例如，包括硅)之间的晶格失配和/或热膨胀系数(CTE)失配，所以在冷却工艺期间和/或之后，该一层或多层的每一层的初始拉伸应力倾向于增加。

在各个实施例中，层间缓冲层110被配置为降低超晶格层108、高电阻率缓冲层和/或沟道层114中的拉伸应力。例如，层间缓冲层110被配置为在超晶格层108、高电阻率缓冲层和/或沟道层114中引起和/或维持相对较低的初始拉伸应力，其中在制造工艺期间减轻了(例如，在冷却工艺期间减轻了)初始拉伸应力的累积和/或增加。发生这种情况的部分原因是层间缓冲层110在相对较低的形成温度下(例如，在约600摄氏度至950摄氏度的范围内)形成并且可以包括横跨层间缓冲层110的晶体结构的高密度的位错(例如，刃型位错、螺型位错等)。例如，层间缓冲层110具有比多个超晶格层108大的位错密度。在一些实施例中，层间缓冲层110的高位错密度、厚度、材料和/或位置引起和/或维持超晶格层108、高电阻率缓冲层和/或沟道层114中的初始弱拉伸应力，同时减轻制造期间外延堆叠件101中拉伸应力的累积。结果，缓冲结构103的整体拉伸应力降低，同时沟道层114上的压缩应力受到最小程度的影响或沟道层114上的压缩应力被维持，以使得沟道层114被有利地应变。因此，外延堆叠件101的整体厚度可以增加(例如，增加到5μm以上)，同时减轻了外延堆叠件101的层中的破裂，从而提高高压器件的整体性能和可靠性。

图2示出了包括设置在相邻超晶格层之间的层间缓冲层的高压器件的一些其他实施例的截面图200。

在各个实施例中，高压器件包括设置在衬底102上的外延堆叠件101。在一些实施例中，衬底102包括硅并且具有(111)的晶体取向。在进一步的实施例中，衬底102具有约1毫米(mm)的厚度或一些其他合适值的厚度。外延堆叠件101包括依次堆叠的晶种层104、缓冲结构103、沟道层114、间隔层116、有源层118和掺杂的半导体结构120。晶种层104置于衬底102上方并且被配置为促进缓冲结构103的一层或多层的生长。此外，晶种层104可以被配置为将衬底102与高压器件的上面有源区域隔离。例如，晶种层104可以是或者包括AlN或一些其他合适的材料。在各个实施例中，晶种层104的厚度在约100纳米至300纳米(nm)的范围内或一些其他合适值。

缓冲结构103包括梯度缓冲层106、多个超晶格层108、多个层间缓冲层110和高电阻率缓冲层112。梯度缓冲层106置于晶种层104上方。在各个实施例中，梯度缓冲层106包括第一梯度缓冲层202、第二梯度缓冲层204和第三梯度缓冲层206。第一梯度缓冲层202、第二梯度缓冲层204和第三梯度缓冲层206可以各自包括氮化铝镓(Al

多个超晶格层108与多个层间缓冲层110交替地堆叠并且置于梯度缓冲层106上方。在一些实施例中，多个超晶格层108分别包括一对或多对半导体层208、210，该一对或多对半导体层208、210分别包括与第二半导体层210堆叠的第一半导体层208。在各个实施例中，每个超晶格层108可以包括约10对至500对的第一半导体层208和第二半导体层210(未示出)。在这样的实施例中，可以将单独的层间缓冲层110设置在第一半导体层208和第二半导体层210的相邻对之间。例如，第一半导体层208可以是或者包括GaN、Al

例如，超晶格层108各自包括一种或多种掺杂剂，诸如增加超晶格层108的电阻率和/或增加由超晶格层108产生的总体压缩应力的碳。在一些实施例中，超晶格层108中的一种或多种掺杂剂(例如，碳)的浓度大于约1e19cm

高电阻率缓冲层112设置在多个超晶格层108和沟道层114之间。高电阻率缓冲层112包括掺杂有一种或多种掺杂剂(例如，碳)的GaN。例如，高电阻率缓冲层112内的一种或多种掺杂剂(例如，碳)的浓度大于约8e18cm

掺杂的半导体结构120置于有源层118上方。在各个实施例中，掺杂的半导体结构120包括GaN，该GaN包括具有第一掺杂类型(例如，p型)的第一掺杂剂(例如，镁)。在这样的实施例中，掺杂的半导体结构120内的第一掺杂剂的浓度可以在约1e19 cm

钝化层122置于外延堆叠件101上方。例如，钝化层122可以是或者包括氮化硅或一些其他合适的材料。在一些实施例中，钝化层122的厚度在约100埃至500埃的范围内或一些其他合适的值。介电结构130置于钝化层122上方。例如，介电结构130可以是或者包括二氧化硅或一些其他合适的材料。栅电极128置于掺杂的半导体结构120上方。例如，栅电极128可以是或者包括氮化钛、氮化钽、铝、一些其他导电材料、或者前述材料的任意组合。源/漏电极124、126设置在栅电极128的相对侧上。在一些实施例中，源/漏电极124、126延伸穿过间隔层116和有源层118以接触沟道层114。例如，源/漏电极124、126可以是或包括钛、钽、硅化物(例如，硅化钛)、铝、一些其他导电材料、或前述材料的任何组合。

层间缓冲层110堆叠在多个超晶格层108中的相邻超晶格层之间。在各个实施例中，层间缓冲层110包括AlN、AlGaN、一些其他III-V族材料、或前述材料的任何组合。在一些实施例中，层间缓冲层110包括与晶种层104、第二半导体层210和/或间隔层116相同的第一材料(例如，AlN)。在又一些实施例中，层间缓冲层110包括与梯度缓冲层106、第一半导体层208和/或有源层118相同的第二材料(例如，AlGaN)。例如，层间缓冲层110的厚度在约5nm至50nm的范围内或一些其他合适的值。在一些实施例中，层间缓冲层110包括一种或多种掺杂剂(例如，碳)，其浓度为约3e19 cm

层间缓冲层110在相对较低的温度(例如，在约600至950摄氏度的范围内)下形成。在一些实施例中，由于在相对较低的温度下形成，层间缓冲层110具有高的位错密度。例如，与超晶格层108的每单位面积或单位体积的位错数量相比，层间缓冲层110具有更大数量的每单位面积或单位体积的位错。因为在相对较低的温度下形成层间缓冲层110(并且包括高密度的位错)，所以降低了超晶格层108、高电阻率缓冲层112、沟道层114和/或掺杂的半导体结构120中不期望的应力(例如，拉伸应力)。这部分地减轻了外延堆叠件101中的破裂，从而提高了高压器件的整体性能。在各个实施例中，包括一种或多种掺杂剂的层间缓冲层110减轻了在相对较低的温度下形成层间缓冲层110的负面影响(例如，由于悬空键带来的)。例如，一种或多种掺杂剂增加了每个层间缓冲层110的电阻率，从而减少了高压器件中的泄漏。

图3示出了图2的高压器件的一些其他实施例的截面图300，其中掺杂的半导体结构120包括与第二掺杂层304堆叠的第一掺杂层302。在一些实施例中，第一掺杂层302包括GaN，该GaN包括具有第一掺杂类型(例如，p型)的第一掺杂剂(例如，镁)，并且第二掺杂层304包括GaN，该GaN包括具有第二掺杂类型(例如，n型)的第二掺杂剂(例如，硅)。在各个实施例中，第一掺杂层302内的第一掺杂剂(例如，镁)的浓度在约1e19 cm

此外，源/漏电极124、126分别包括硅化物层306、第一源/漏电极层308和第二源/漏电极层310。此外，栅电极128包括第一栅电极层312和第二栅电极层314。例如，硅化物层306可以是或包括硅化钛、硅化钽、硅化镍、一些其他导电材料、或前述材料的任何组合。例如，第一源/漏电极层308可以是或包括钛、钽、镍、一些其他金属、或前述金属的任何组合。在一些实施例中，第一源/漏电极层308的厚度在约50埃至300埃的范围内或一些其他合适的值。例如，第二源/漏电极层310可以是或包括铝、钨、一些其他金属、或前述金属的任何组合。在各个实施例中，第二源/漏电极层310的厚度在约1,000埃至2,000埃的范围内或一些其他合适的值。例如，第一栅电极层312可以是或者包括氮化钛、氮化钽、另一导电材料、或者前述材料的任何组合。在各个实施例中，第一栅电极层312的厚度在约50埃至2,000埃的范围内或一些其他合适的值。例如，第二栅电极层314可以是或者包括铝、钨、一些其他金属、或者前述金属的任何组合。在一些实施例中，第二栅电极层314的厚度在约2,000埃至5,000埃的范围内或一些其他合适的值。

图4示出了图3的高压器件的一些其他实施例的截面图400，其中层间缓冲层110分别包括与第二缓冲层404垂直堆叠的第一缓冲层402。例如，第一缓冲层402可以是或者包括AlN，并且例如，第二缓冲层404可以是或者包括AlGaN。在各个实施例中，第一缓冲层402和第二缓冲层404每个都在相对较低的温度(例如，小于约950摄氏度)下生长，以使得第一缓冲层402和第二缓冲层404分别包括高浓度的位错和/或高浓度的悬空键。在一些实施例中，第一缓冲层402和第二缓冲层404分别包括具有浓度为约3e19 cm

图5示出了图3的高压器件的一些其他实施例的截面图500，其中多个层间缓冲层110包括设置在梯度缓冲层106的顶表面上的下层间缓冲层110l和设置在高电阻率缓冲层112的底表面上的上层间缓冲层110u。

图6示出了图3的高压器件的进一步实施例的截面图600，其中省略了间隔层(图3的116)。在这样的实施例中，有源层118直接接触沟道层114。

图7示出了图3的高压器件的又一些实施例的截面图700，其中缓冲结构103包括任何数量的超晶格层108和/或层间缓冲层110。

在各个实施例中，每个超晶格层108包括约10对至500对的第一半导体层208和第二半导体层210(未示出)。在这样的实施例中，单独的层间缓冲层110设置在第一半导体层208和第二半导体层210的每个相邻对之间。在各个实施例中，每个层间缓冲层110的形成温度随着离衬底102距离的增加而增加。在这样的实施例中，层间缓冲层110中的位错密度随着离衬底102距离的增加而减小。例如，下层间缓冲层110l可以在约600摄氏度下形成，并且上层间缓冲层110u可以在约950摄氏度下形成，以使得下层间缓冲层110l具有比上层间缓冲层110u更高的位错密度。这部分地减轻了更靠近沟道层114的层间缓冲层110中的泄漏，从而提高了高压器件的整体性能。在各个实施例中，每个超晶格层的第一半导体层208中的铝浓度随着离衬底102距离的增加而减小。例如，下部的第一半导体层208l包括Al

图8至图24示出了用于形成包括设置在相邻超晶格层之间的层间缓冲层的高压器件的方法的一些实施例的截面图800-截面图2400。尽管图8至图24中所示的截面图800-截面图2400是参考方法来描述的，但是应理解，图8至图24中所示的结构不限于该方法，而是可以独立于该方法分开。尽管图8至图24被描述为一系列动作，但是应理解，不限于这些动作，在其他实施例中可以改变动作的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分省略示出和/或描述的一些动作。

如图8的截面图800所示，提供衬底102并且在衬底102上方形成晶种层104。例如，衬底102可以是或者包括碳化硅、硅、蓝宝石、AlN等。在各个实施例中，衬底102具有(111)的晶体取向，但是其他取向也是可以的。在一些实施例中，衬底102包括硅并且具有(111)的晶体取向。可以通过金属有机化学气相沉积(MOCVD)、分子束外延(MBE)、另一外延生长工艺、一些其他合适的生长或沉积工艺、或者前述工艺的任意组合来在衬底102上方形成或生长晶种层104。在各个实施例中，可以在约850摄氏度至1,150摄氏度范围内的温度下和约30至100毫巴(mbar)范围内的压力下在衬底102上方形成晶种层104。在各个实施例中，晶种层104是或者包括AlN或另一合适的III-V族材料，和/或晶种层104形成为在约100nm至300nm范围内的厚度或一些其他合适值的厚度。

如图9的截面图900所示，在晶种层104上方形成梯度缓冲层106。在各个实施例中，梯度缓冲层106包括多个层(例如，如图2所示和/或所描述的)，每个层包括III-V族材料，诸如Al

如图10的截面图1000所示，在梯度缓冲层106上方形成第一超晶格层108a。在各个实施例中，第一超晶格层108a包括一对或多对的半导体层208、210，一对或多对的半导体层208、210分别包括与第二半导体层210堆叠的第一半导体层208。例如，第一半导体层208可以是或者包括GaN、Al

在一些实施例中，形成第一超晶格层108a的工艺包括：执行第一生长工艺(例如，MOCVD、MBE等)以形成第一半导体层208，以及执行第二生长工艺(例如，MOCVD、MBE等)以形成第二半导体层210。在各个实施例中，在约950摄氏度至1,200摄氏度范围内的相对较高温度下以及在约30毫巴至100毫巴范围内的压力下执行第一生长工艺和第二生长工艺。在各个实施例中，第一生长工艺和第二生长工艺包括执行掺杂工艺，以使得第一半导体层208和第二半导体层210包括掺杂浓度大于约1e19 cm

因为第一超晶格层108a在相对较高的温度(例如，在约950摄氏度至1,200摄氏度的范围内)下形成，所以第一半导体层208和第二半导体层210分别具有高质量的晶体结构，该高质量的晶体结构具有相对较低的位错密度(例如，刃型位错、螺型位错等)和/或相对低的悬空键浓度。结果，第一超晶格层108a可以减轻由于衬底102和随后形成的沟道层(例如，图15的114)之间的晶格和/或CTE失配所带来的负面影响(例如，破裂)。

如图11的截面图1100所示，在第一超晶格层108a上方形成第一层间缓冲层110a。在各个实施例中，单独的层间缓冲层(例如，被配置和/或形成为第一层间缓冲层110a)形成和/或设置在第一超晶格层108a中的半导体层的每对之间。在各个实施例中，第一层间缓冲层110a包括AlN、AlGaN、一些其他III-V族材料、或前述材料的任意组合。在各个实施例中，第一层间缓冲层110a形成为在约5nm至50nm范围内的厚度或一些其他合适值的厚度。此外，对第一层间缓冲层110a执行掺杂工艺(例如，原位掺杂工艺)，以使得第一层间缓冲层110a包括浓度为约3e19 cm

在一些实施例中，例如，形成第一层间缓冲层110a的工艺包括在相对较低的温度下执行生长工艺，诸如MOCVD、MBE等。例如，相对较低的温度可以在约600摄氏度至950摄氏度的范围内。此外，可以在约30毫巴至100毫巴的范围内或一些其他合适值的压力下执行生长工艺。在各个实施例中，生长工艺包括在衬底102上方流动铝前体(例如，三甲基铝(TMAl))、镓前体(例如，三甲基镓(TMGa))和掺杂剂前体(例如，C

因为第一层间缓冲层110a在相对较低的温度(例如，在约600摄氏度至950摄氏度的范围内)下形成，所以第一层间缓冲层110a具有相对较高的位错密度。结果，第一层间缓冲层110a可以在制造高压器件期间减轻或降低第一超晶格层108a中和/或随后形成的层(例如，图15的沟道层114)内的不期望的应力(例如，高的拉伸应力)。这部分地减轻了随后形成的层的破裂并且提高了高压器件的整体性能。

如图12的截面图1200所示，在衬底102上方形成多个超晶格层108中的附加超晶格层，并且在衬底102上方形成与多个超晶格层108交替的多个层间缓冲层110中的一个或多个附加层间缓冲层。多个超晶格层108包括第一超晶格层108a，并且多个层间缓冲层110包括第一层间缓冲层110a。在各个实施例中，多个超晶格层108中的每个附加超晶格层可以如图10中所示和/或所描述地形成。在进一步的实施例中，多个层间缓冲层110中的每个附加的层间缓冲层可以如图11中所示和/或所描述地形成。在一些实施例中，将图10和/或图11的工艺重复至少1至10次。

如图13的截面图1300所示，在多个超晶格层108上方形成高电阻率缓冲层112，从而在晶种层104上方形成缓冲结构103。例如，高电阻率缓冲层112可以是或包括掺杂有一种或多种掺杂剂(例如，碳)的GaN或一些其他合适的III-V族材料。在各个实施例中，高电阻率缓冲层112内的一种或多种掺杂剂(例如，碳)的浓度大于约8e18 cm

可以通过例如MOCVD、MBE、另一外延生长工艺、一些其他合适的生长或沉积工艺、或前述工艺的任意组合来在多个超晶格层108上方形成或生长高电阻率缓冲层112。在各个实施例中，可以在约1,000摄氏度至1,150摄氏度范围内的温度下和约50毫巴至500毫巴范围内的压力下形成高电阻率缓冲层112。在又一些实施例中，用掺杂剂前体(例如，C

如图14的截面图1400所示，在高电阻率缓冲层112上方形成沟道层114。例如，沟道层114可以是或者包括GaN、未掺杂的GaN等。可以通过例如MOCVD、MBE或一些其他合适的生长或沉积工艺在高电阻率缓冲层112上方形成或生长沟道层114。在各个实施例中，可以在约1,000摄氏度至1,150摄氏度范围内的温度下和约200毫巴至600毫巴范围内的压力下形成沟道层114。在一些实施例中，沟道层114形成为在约0.2μm至1μm范围内的厚度或一些其他合适值的厚度。

如图15的截面图1500所示，在沟道层114上方形成间隔层116。例如，间隔层116可以是或包括AlN或一些其他合适的材料。可以通过例如MOCVD、MBE或一些其他合适的生长或沉积工艺在沟道层114上方形成或生长间隔层116。在一些实施例中，可以在约1,050摄氏度至1,200摄氏度范围内的温度下和约50毫巴至200毫巴范围内的压力下形成间隔层116。在各个实施例中，间隔层116形成为约1nm的厚度、在约0.5nm至1.5nm的范围内的厚度或一些其他合适值的厚度。

如图16的截面图1600所示，在间隔层116上方形成有源层118。例如，有源层118可以是或包括Al

如图17的截面图1700所示，在有源层118上方形成第一掺杂层302和第二掺杂层304，从而限定外延堆叠件101。例如，第一掺杂层302可以是或包括GaN或一些其他合适的材料，该GaN包括具有第一掺杂类型(例如，p型)的第一掺杂剂(例如，镁)。例如，第二掺杂层304可以是或包括GaN或一些其他合适的材料，该GaN包括具有第二掺杂类型(例如，n型)的第二掺杂剂(例如，硅)。在各个实施例中，第一掺杂类型与第二掺杂类型相反。在一些实施例中，例如通过MOCVD、MBE或一些其他合适的生长或沉积工艺分别形成第一掺杂层302和第二掺杂层304。在进一步的实施例中，可以在约950摄氏度至1,100摄氏度范围内的温度下和约100毫巴至500毫巴范围内的压力下分别形成第一掺杂层302和第二掺杂层304。

在又一些实施例中，第一掺杂层302和第二掺杂层304分别形成为在约30nm至100nm范围内的厚度或一些其他合适值的厚度。在一些实施例中，用第一掺杂剂前体(例如，双(环戊二烯基)镁(II)(Cp

在各个实施例中，在形成外延堆叠件101之后，对外延堆叠件101执行冷却工艺。在一些实施例中，冷却工艺包括将设置外延堆叠件101的腔室的温度从高温(例如，600摄氏度或更高)降低至室温(例如，约20摄氏度)。由于与衬底102的晶格和/或CTE失配，超晶格层108、高电阻率缓冲层112和/或沟道层114中的层的拉伸应力在冷却工艺期间可能倾向于增加。然而，因为在相对较低的温度下形成层间缓冲层110，所以可以减轻冷却工艺(和其他制造工艺和/或操作期间)期间拉伸应力的增加。结果，降低了外延堆叠件101中的拉伸应力，从而减轻了外延堆叠件101的破裂并且提高了高压器件的整体性能和可靠性。

如图18的截面图1800所示，对第一掺杂层302和第二掺杂层304执行图案化工艺，从而在有源层118上方限定掺杂的半导体结构120。在一些实施例中，图案化工艺包括：在第二掺杂层304上方形成掩蔽层(未示出)；在掩蔽层就位的情况下，对第一掺杂层302和第二掺杂层304执行蚀刻工艺(例如，干蚀刻工艺)；以及执行去除工艺以去除掩蔽层。在又一些实施例中，在图案化工艺之后，还包括在蚀刻工艺之后执行湿蚀刻工艺。

如图19的截面图1900所示，在掺杂的半导体结构120和有源层118上方形成钝化层122。例如，钝化层122可以是或者包括氮化硅、碳化硅、另一介电材料等。在各个实施例中，通过物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或一些其他合适的生长或沉积工艺来在有源层118上方形成钝化层122。在一些实施例中，钝化层122的厚度在约100埃至500埃的范围内或一些其他合适的值。

如图20的截面图2000所示，对钝化层122和有源层118执行图案化工艺，以在掺杂的半导体结构120的相对侧上形成多个开口2002。在一些实施例中，图案化工艺包括在钝化层122上方形成掩蔽层(未示出)，以及在掩蔽层就位的情况下，对钝化层122执行蚀刻工艺(例如，干蚀刻工艺)。在各个实施例中，在蚀刻工艺期间和/或之后去除掩蔽层。

如图21的截面图2100所示，在开口(图20的2002)内形成第一源极/漏极层308和第二源极/漏极层310。在一些实施例中，形成第一源极/漏极层308和第二源极/漏极层310的工艺包括：在有源层118上方沉积(例如，通过PVD、CVD、溅射、电镀等)第一源极/漏极层308；在第一源极/漏极层308上方沉积(例如，通过PVD、CVD、溅射、电镀等)第二源极/漏极层310；在第二源极/漏极层310上方形成掩蔽层(未示出)；以及在掩蔽层就位的情况下，对第一源极/漏极层308和第二源极/漏极层310执行蚀刻工艺(例如，干蚀刻工艺)。例如，第一源极/漏极层308可以是或包括钛、钽、镍、一些其他金属、或前述金属的任意组合。例如，第二源极/漏极层310可以是或包括铝、钨、一些其他金属、或前述金属的任意组合。

如图22的截面图2200所示，在第一源极/漏极层308下方形成硅化物层306，从而限定设置在掺杂的半导体结构120的相对侧上的源/漏电极124、126。在各个实施例中，形成硅化物层306的工艺包括执行退火工艺，以使得第一源极/漏极层308的至少一部分转变成硅化物层306。在一些实施例中，在约600摄氏度至950摄氏度范围内的温度下或一些其他合适值的温度下执行退火工艺。例如，硅化物层306可以是或包括硅化钛、硅化钽、硅化镍、一些其他导电材料、或前述材料的任意组合。此外，如图22所示，在钝化层122上方形成第一介电层2202。在一些实施例中，通过例如CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来在钝化层122上方形成第一介电层2202。例如，第一介电层2202可以是或包括二氧化硅或另一介电材料，和/或第一介电层2202可以具有在约5,000埃至20,0000埃的范围内的厚度或一些其他合适值的厚度。此外，在钝化层122上方沉积第一介电层2202之后，可以对第一介电层2202执行平坦化工艺(例如，化学机械平坦化(CMP)工艺)。

如图23的截面图2300所示，在掺杂的半导体结构120上方形成栅电极128。在一些实施例中，栅电极128包括与第二栅电极层314堆叠的第一栅电极层312。在各个实施例中，形成栅电极128的工艺包括：图案化第一介电层2202和钝化层122以在掺杂的半导体结构120上方形成栅电极开口；在第一介电层2202上方和栅电极开口内沉积(例如，通过PVD、CVD、溅射、电镀等)第一栅电极层312；在第一栅电极层312上方沉积(例如，通过PVD、CVD、溅射、电镀等)第二栅电极层314；以及对第一栅电极层312和第二栅电极层314执行图案化工艺。例如，第一栅电极层312可以是或者包括氮化钛、氮化钽、另一导电材料、或者前述导电材料的任意组合。例如，第二栅电极层314可以是或者包括铝、钨、一些其他金属、或者前述金属的任意组合。

如图24的截面图2400所示，在第一介电层2202上方形成第二介电层2402。在一些实施例中，通过例如CVD工艺、PVD工艺、ALD工艺或一些其他合适的生长或沉积工艺来在第一介电层2202上方形成第二介电层2402。例如，第二介电层2402可以是或者包括二氧化硅或一些其他合适的介电材料。

图25示出了形成包括设置在相邻超晶格层之间的层间缓冲层的高压器件的方法2500的一些实施例的流程图。虽然将方法2500示出和/或描述为一系列动作或事件，但是应理解，该方法不限于示出的顺序或动作。因此，在一些实施例中，可以以与所示出的顺序不同的顺序来实行动作，和/或可以同时执行动作。此外，在一些实施例中，所示的动作或事件可以被细分为多个动作或事件，这些动作或事件可以在单独的时间被实行或者与其他动作或子动作同时实行。在一些实施例中，可以省略一些示出的动作或事件，并且可以包括其他未示出的动作或事件。

在动作2502处，在衬底上方沉积晶种层。图8示出了对应于动作2502的一些实施例的截面图800。

在动作2504处，在晶种层上方沉积梯度缓冲层。图9示出了对应于动作2504的一些实施例的截面图900。

在动作2506处，在梯度缓冲层上方形成多个超晶格层和多个层间缓冲层，其中层间缓冲层与超晶格层交替堆叠。在第一温度下形成超晶格层，并且在低于第一温度的第二温度下形成层间缓冲层。图10至图12示出了对应于动作2506的一些实施例的截面图1000-截面图1200。

在动作2508处，在多个超晶格层上方沉积高电阻率缓冲层。图13示出了对应于动作2508的一些实施例的截面图1300。

在动作2510处，在高电阻率缓冲层上方沉积沟道层。图14示出了对应于动作2510的一些实施例的截面图1400。

在动作2512处，在沟道层上方沉积有源层。图16示出了对应于动作2512的一些实施例的截面图1600。

在动作2514处，在有源层上方形成掺杂的半导体结构。图17和图18示出了对应于动作2514的一些实施例的截面图1700和1800。

在动作2516处，在掺杂的半导体结构的相对侧上的沟道层上方形成一对源/漏电极。图20至图22示出了对应于动作2516的一些实施例的各个截面图。

在动作2518处，在掺杂的半导体结构上方形成栅电极。图23示出了对应于动作2518的一些实施例的截面图2300。

相应地，在一些实施例中，本公开涉及包括与多个超晶格层交替堆叠的多个层间缓冲层的半导体器件。

在一些实施例中，本申请提供了一种半导体器件，包括：多个超晶格层，设置在衬底上方，其中多个超晶格层包括置于第二超晶格层上方的第一超晶格层；沟道层，置于多个超晶格层上方；有源层，置于沟道层上方；以及第一层间缓冲层，直接设置在第一超晶格层和第二超晶格层之间，其中第一层间缓冲层包括大于第一超晶格层中的第二位错密度的第一位错密度。在实施例中，第一层间缓冲层被配置为降低多个超晶格层和/或沟道层上的拉伸应力。在实施例中，多个超晶格层分别包括一对或多对半导体层，其中，一对或多对半导体层包括与第二半导体层堆叠的第一半导体层，其中，第一半导体层和第二半导体层的晶格常数是失配的。在实施例中，第一层间缓冲层和第二半导体层包括第一半导体材料。在实施例中，第一半导体材料是氮化铝。在实施例中，第一层间缓冲层的厚度大于第一半导体层的厚度，其中，第二半导体层的厚度大于第一层间缓冲层的厚度。在实施例中，半导体器件还包括：设置在衬底上的晶种层，其中晶种层包括第一III-V族材料；设置在晶种层和多个超晶格层之间的梯度缓冲层，其中，梯度缓冲层包括与第一III-V族材料不同的第二III-V族材料；设置在多个超晶格层和沟道层之间的高电阻率缓冲层，其中，高电阻阻缓冲层包括第三III-V族材料；以及位于有源层上方的掺杂的半导体结构，其中掺杂的半导体结构包括第三III-V族材料。在实施例中，第一层间缓冲层包括第一III-V族材料，其中，第一层间缓冲层的厚度小于晶种层的厚度和梯度缓冲层的厚度。

在各个实施例中，本申请提供了一种半导体器件，包括：晶种层，置于衬底上方，并且包括氮化铝(AlN)；沟道层，置于晶种层上方并且包括氮化镓(GaN)；有源层，置于沟道层上方并且包括氮化铝镓(AlGaN)；以及缓冲结构，设置在沟道层和晶种层之间，其中，缓冲结构包括与多个层间缓冲层交替堆叠的多个超晶格层，其中多个超晶格层分别包括与第二半导体层堆叠的第一半导体层，其中第二半导体层包括AlN，其中，多个层间缓冲层包括AlN和/或AlGaN，并且其中，多个层间缓冲层包括一种或多种掺杂剂。在实施例中，多个超晶格层包括一种或多种掺杂剂，并且其中，多个层间缓冲层和多个超晶格层中的一种或多种掺杂剂的浓度大于约1e19 cm

在一些实施例中，本申请提供了一种形成半导体器件的方法，该方法包括：在衬底上方形成晶种层；在晶种层上方形成多个超晶格层和多个层间缓冲层，其中层间缓冲层与超晶格层交替地堆叠，其中，超晶格层在第一温度下形成，并且层间缓冲层在小于第一温度的第二温度下形成；在多个超晶格层上方形成沟道层；在沟道层上方形成有源层。在实施例中，超晶格层分别具有第一位错密度，并且层间缓冲层分别具有大于第一位错密度的第二位错密度。在实施例中，该方法还包括在形成有源层之后执行冷却工艺，其中冷却工艺包括将设置衬底的腔室的温度从高温降低至低温，其中，层间缓冲层被配置为在冷却工艺期间降低沟道层和/或多个超晶格层上的拉伸应力。在实施例中，第一温度在约950摄氏度至1,200摄氏度的范围内，其中第二温度在约600摄氏度至950摄氏度的范围内。在实施例中，多个层间缓冲层包括第一层间缓冲层和置于第一层间缓冲层上方的第二层间缓冲层，其中，第一层间缓冲层在比第二层间缓冲层低的温度下形成。

前面概述了落干实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。