半导体装置及其制造方法

技术领域

本揭示内容关于用于高电压应用的半导体装置以及其形成方法。

背景技术

半导体集成电路(IC)产业经历了快速的成长。在集成电路发展的历程中，一般上增加了功能密度(亦即，每晶片面积的互连的装置的数目)，同时减小了几何尺寸(亦即，使用制造制程可以制造的最小的组件(或线)。这种缩小化过程通常经由增加生产效率和降低相关的成本来提供效益。然而，这样的缩小化也伴随着在结合这些集成电路的装置的设计和制造中增加的复杂性，并且为了实现这些进展，需要在装置制造中有类似的发展。

半导体装置的缩小化也减小了栅极介电层的厚度，这导致了减小的栅极电压以避免装置故障。然而，来自外部电路的供应电压并未跟上半导体装置的缩小化的步伐。尽管栅极介电层的厚度已减小了数倍，但是供应电压仅从大约5伏特减小到大约3.3伏特。这种不均等的缩小化的趋势已导致在漏极附近的栅极介电层中不断增加的电场。增加的电场继而导致热载子注入(hot carrier injection，HCI，或热载子效应(HCE))，其描述了一种现象，由于高电场的存在，电荷载子(电子或空穴)获得了高的动能。热载子效应是不理想的，因为它会降低装置性能并且导致泄漏。热载子效应与输入/输出(I/O)装置特别相关，因为它们与在供应电压下操作的外部电路接口。已经实施了诸如增加通道长度和增加栅极介电质厚度之类的已知技术来减轻由热载子效应带来的影响。然而，这些已知的技术可能无法令人满意地解决由热载子效应引起的装置退化或泄漏。

发明内容

本揭示内容的一些实施方式提供了一种半导体装置，包含：基板、多个核心装置、以及多个第一输入/输出(I/O)晶体管。基板包括核心装置区域和输入/输出(I/O)装置区域。多个核心装置在核心装置区域中，多个核心装置中的各者包括第一主动区域其沿着第一方向延伸。多个第一输入/输出(I/O)晶体管在输入/输出装置区域中，多个第一输入/输出晶体管中的各者包括第二主动区域其沿着第一方向延伸。其中，第一主动区域包括第一宽度其沿着垂直于第一方向的第二方向，并且第二主动区域包括第二宽度其沿着第二方向，其中第二宽度大于第一宽度。

本揭示内容的另一些实施方式提供了一种半导体装置，包含：基板、多个核心装置、多个第一输入/输出(I/O)晶体管、以及多个第二输入/输出晶体管。多个核心装置在基板上方，多个核心装置中的各者包括第一主动区域其沿着第一方向延伸。多个第一输入/输出(I/O)晶体管在基板上方，多个输入/输出晶体管中的各者包括第二主动区域其沿着第一方向延伸。多个第二输入/输出晶体管在基板上方，多个第二输入/输出晶体管中的各者包括第三主动区域其沿着第一方向延伸。其中第一主动区域包括第一宽度其沿着垂直于第一方向的第二方向，第二主动区域包括第二宽度其沿着第二方向，并且第三主动区域包括第三宽度其沿着第二方向。其中第一宽度等于第二宽度，第三宽度大于第一宽度。

本揭示内容的又另一些实施方式提供了一种制造半导体装置的方法，包含：提供基板其包括第一区域和第二区域；在基板上方沉积硬遮罩层；在第一区域的硬遮罩层上方选择性地形成多个间隔物特征；在第二区域的硬遮罩层上方选择性地形成材料特征；使用多个间隔物特征和材料特征作为蚀刻遮罩来蚀刻硬遮罩层，从而形成图案化的硬遮罩层；以及使用图案化的硬遮罩层作为蚀刻遮罩来蚀刻基板，其中多个间隔物特征和材料特征中的各者沿着第一方向纵向延伸，其中多个间隔物特征中的各者具有第一宽度其沿着垂直于第一方向的第二方向，其中材料特征具有第二宽度其沿着第二方向，其中第二宽度大于第一宽度。

附图说明

由以下的详细描述，并与所附附图一起阅读，会最佳地理解本揭示内容的各方面。要强调的是，根据业界的标准作法，各个特征没有按比例绘制。事实上，为了清楚地讨论，各个特征的尺寸可能任意地增加或减小。

图1是根据本揭示内容的各个态样的用于制造半导体装置的方法的流程图；

图2至图16是根据本揭示内容的各个态样，在例如与在图1中的方法相关联的各个制造阶段时的工件的局部示意性截面视图；

图17和图18是根据本揭示内容的各个态样的半导体装置的局部示意性截面视图。

【符号说明】

100:方法

102:方块

104:方块

106:方块

108:方块

110:方块

112:方块

114:方块

116:方块

200:半导体装置(工件)

202:基板

203:垫氧化物层

204:硬遮罩层

206:第一层

208:第二层

209:牺牲层

210:心轴特征

211:间隔物层

212:间隔物特征

214:底部抗反射涂层

216:光阻层

217:材料特征

220:隔离结构

222:栅极结构

224:第一栅极区段

226:第二栅极区段

228:第三栅极区段

230:第四栅极区段

232:虚拟栅极介电层

234:第五栅极区段

240:第一鳍片(第一半导体鳍片、第一主动区域)

240-1:第一鳍片

240-2:第一鳍片

240-3:第一鳍片

240-4:第一鳍片

240-5:第一鳍片

240-6:第一鳍片

250:第二鳍片(第二半导体鳍片、第二主动区域、台面)

252:第三鳍片

1000:第一区域

1000A:第一子区域

1000B:第二子区域

2000:第二区域

3000:第三区域

W1:第一宽度

W2:第二宽度

W3:第三宽度

具体实施方式

理解的是，之后的揭示内容提供了许多不同的实施方式或实施例，用于实现各个实施方式的不同的特征。以下描述组件和配置的具体实施例，以简化本揭示内容。当然，这些仅是实施例，并不意图限制。例如，在随后的描述中，形成第一特征在第二特征上方或之上，可能包括第一和第二特征以直接接触形成的实施方式，且也可能包括形成附加的特征其可能插入在第一和第二特征之间，因此第一和第二特征可能不是直接接触的实施方式。此外，本揭示内容可能在各个实施例中重复标示数字和/或字母。这样的重复，是为了是简化和清楚起见，重复本身并不是意指所讨论的各个实施方式之间和/或配置之间的关系。

在随后的本揭示内容中，一个特征形成在另一个特征上、连接到和/或耦合到另一个特征，可能包括其中这些特征以直接接触而形成的实施方式，并且可能也包括形成附加的特征其插入这些特征之间，使得这些特征可能不是直接接触的实施方式。此外，为了便于描述一个特征与另一个特征之间的关系，使用空间上的相对用语，诸如“较低”、“较高”、“水平的”、“垂直的”、“高于”、“在上方”、“低于”、“在下方”、“上”、“下”、“顶部”、“底部”等、以及其衍生词(例如，“水平地”、“向下地”、“向上地”等)。空间上的相对用语旨在涵盖包括多个特征的装置的不同的取向。

此外，当以“约”、“大概”、和类似者描述数字或数字的范围时，此用语旨在涵盖包括所描述的数字的合理范围之内的多个数字，诸如在所述数字的+/-10％之内，或是本领域技术人员所理解的其他的数值。例如，用语“约5nm(纳米)”涵盖从4.5nm至5.5nm的尺寸范围。

本揭示内容关于用于高电压应用的一种结构以及其形成方法。具体地，本揭示内容关于输入/输出(I/O)晶体管其接口介于在核心装置区域中的核心装置与外部电路之间。在一些实施方式中，根据本揭示内容的输入/输出晶体管包括半导体鳍片，其宽于在核心装置区域中的半导体鳍片。在一些实施中，较宽的半导体鳍片可能称为台面。在一些替代的实施方式中，根据本揭示内容的输入/输出晶体管包括第一半导体鳍片以及第二半导体鳍片的组合，第一半导体鳍片在尺寸上类似于在核心装置区域中的半导体鳍片，第二半导体鳍片宽于第一半导体鳍片。较宽的半导体鳍片允许本揭示内容的输入/输出晶体管在等于或大于3.3V的电压下操作。也提供了用于形成本揭示内容的输入/输出晶体管的方法。

半导体装置的缩小化在许多方面都有其应有的挑战。挑战之一来自于被称为热载子注入(HCI)或热载子效应(HCE)的现象。与已知的平面型装置相比，例如鳍式场效晶体管(FinFETs)的多栅极装置包括环绕主动区域的栅极结构，以提供改进的通道控制和抵抗短通道效应(short channel effect，SCE)。鳍式场效晶体管的改进的通道控制可能会由于热载子效应而引起碰撞电离和在漏极附近的增加的横向电场，从而导致栅极介电层损坏和装置故障。在输入/输出(I/O)装置在来自外部电路的供应电压下操作时，热载子效应更为明显，此外部电压远高于用于核心装置(例如逻辑装置或记忆体装置)的操作电压。已知地，对于输入/输出鳍式场效晶体管已实施了加长的栅极和较厚的栅极介电层，以弥补由于热载子效应造成的损坏和装置故障。然而，尽管这些已知技术中的一些技术可能有效，但它们可能无法产生具有良好的使用寿命的可靠的输入/输出鳍式场效晶体管装置。一些其他的已知的技术涉及附加的电路的使用，以降低供应电压，以避免在输入/输出鳍式场效晶体管装置处出现热载子效应。然而，增加附加的电路意味着附加的成本并且可能并不总是理想的。

本揭示内容提供了用于形成半导体装置的方法，此半导体装置包括当在来自外部电路的供应电压操作下时具有良好的使用寿命的输入/输出鳍式场效晶体管装置。在一些实施中，在具有第一区域和第二区域的基板上方沉积硬遮罩层。然后，使用双重图案化或多重图案化技术，以在第一区域中在硬遮罩层上方形成多个间隔物特征，并且使用微影技术，以在第二区域中的硬遮罩层上方形成多个材料特征。多个材料特征中的各者宽于多个间隔物特征中的各者。然后使用材料特征和间隔物特征作为蚀刻遮罩，以图案化硬遮罩层。然后，使用图案化的硬遮罩层，以图案化基板，从而在第一区域中形成多个第一主动区域并且在第二区域中形成多个第二主动区域。可能使用较窄的多个第一主动区域，以形成多个核心装置和多个输入/输出鳍式场效晶体管装置，并且可能使用较宽的多个第二主动区域，以形成输入/输出鳍式场效晶体管装置其适合于在供应电压下操作，例如约3.3V或更高。

现在将参照附图更详细地描述本揭示内容的各个态样。图1是根据本揭示内容的各个态样的用于制造半导体装置的方法100的流程图。在一些实施中，半导体装置包括多栅极晶体管，其中栅极结构在其通道区域中包里主动区域的多个侧部。多栅极晶体管的实施例包括鳍式场效晶体管。方法100仅仅是一个实施例，并不意图将本揭示内容限制为在方法100中明确地说明的内容。可以在方法100之前、期间、和之后提供附加的步骤，并且对于方法100的附加的实施方式，可以移动、替换、或删减所描述的一些步骤。为了简化起见，本文没有详细描述所有的步骤。以下将描述方法100，结合在图2至图16中所示的工件200的局部截面视图。因为半导体装置将由工件200形成，所以根据上下文需要，可能将工件200称为半导体装置200。

半导体装置200可能被包括在微处理器、记忆体、和/或其他的集成电路(IC)装置中。在一些实施中，半导体装置200可能是集成电路晶片的一部分、晶片上系统(SoC)、或其部分，所述部分包括各种被动和主动微电子装置，例如：电阻器、电容器、电感器、二极管、金属氧化物半导体场效晶体管(MOSFETs)、互补式金属氧化物半导体(CMOS)晶体管、双极性接面晶体管(BJTs)、横向扩散的金属氧化物(LDMOS)晶体管、高电压晶体管、高频率晶体管、其他合适的组件、或其组合。在图2至图16中的半导体装置200的绘示已被简化，为了清楚起见，以更好地理解本揭示内容的发明概念。可以在半导体装置200中添加附加的特征，并且在半导体装置200的其他的实施方式中，一些以下所描述的特征可以替换、修改、或删除。

参看图1和图2，方法100包括方块102，其中接收工件200，工件200包括基板202。为了避免疑问，本文使用工件200来指代进行方法100的工件。即使当图2仅示出基板202时，在后续操作中将在基板202上形成更多层和特征的情况下也是如此。基板202具有第一区域1000和第二区域2000。在所描绘的实施方式中，基板202是包括硅的块体基板。替代地，在一些实施中，基板202包括块体基板(包括，例如，硅)和设置在块体基板上方的一或多个材料层。例如，一或多个材料层可以包括半导体层堆叠，其具有设置在块体基板上方的各种半导体层(例如异质结构)，其中随后对半导体层堆叠进行图案化以形成多个鳍片。半导体层可以包括任何合适的半导体材料，诸如硅、锗、硅锗、其他合适的半导体材料、或其组合。取决于半导体装置200的设计要求，半导体层可以包括相同或不同的材料、蚀刻速率、组成原子百分比、组成重量百分比、厚度、和/或构造。在一些实施中，半导体层堆叠包括交替的半导体层，例如由第一材料构成的半导体层和由第二材料构成的半导体层。例如，半导体层堆叠使硅层和硅锗层交替(例如，从底部到顶部Si/SiGe/Si)。在一些实施中，半导体层堆叠包括相同的材料但是具有交替的组成原子百分比的半导体层，例如具有第一原子百分比的组成分的半导体层和具有第二原子百分比的组成分的半导体层。例如，半导体层堆叠包括具有交替的硅和/或锗原子百分比的硅锗层(例如，从底部到顶部，Si

在一些实施方式中，第一区域1000是核心装置区域，在其上方可能形成逻辑装置和记忆体装置，而第二区域2000是输入/输出装置(I/O)区域，在其上方可能形成输入/输出装置。在一些替代的实施方式中，第一区域1000是混合区域，其包括逻辑装置、记忆体装置、以及输入/输出装置，而第二区域2000包括只有输入/输出装置。

仍然参看图1和图3，方法100包括方块104，其中在基板202上方沉积硬遮罩层204。硬遮罩层204可能是单层或多层。在图3中所示的一些实施方式中，硬遮罩层204是多层，其包括第一层206和在第一层206上方的第二层208。在一些实施中，第一层206可能由硅氮化物、硅氧氮化物、硅碳氮化物、或其他合适的介电材料形成，并且第二层208可能由硅氧化物或其他合适的介电材料形成。为了提供对通过硬遮罩层204的蚀刻制程的控制，选择用于第一层206和第二层208的材料，使得它们在关于蚀刻制程方面具有不同的蚀刻选择性。第一层206可能具有介于约

参看图1和图4至图7，方法100包括方块106，其中在第一区域1000中的硬遮罩层204上方形成多个间隔物特征212。根据本揭示内容，多个间隔物特征212可能是形成在多重图案化制程中的暂时性特征，多重图案化制程诸如双重图案化微影(DPL)制程(例如，微影-蚀刻-微影-蚀刻(LELE)制程、自对准图案化(SADP)制程、间隔物为介电质图案化(SIDP)制程、其他的双重图案化制程、或其组合)、三重图案化制程(例如，微影-蚀刻-微影-蚀刻-微影-蚀刻(LELELE)制程、自对准的三重图案化(STAP)制程、其他的三重图案化制程、或其组合)、其他的多重图案化制程(例如，自对准的四重图案化(SAQP)制程)、或其组合。一般上，多重图案化制程将微影制程和自对准制程结合，允许建构图案其具有例如间距小于使用单个直接微影制程可获得的间距。

用于形成多个间隔物特征212的非限制性实施例代表性地在图4至图7中示出。参看图4，在硬遮罩层204上方沉积牺牲层209。在一个实施方式中，牺牲层209可能是使用化学气相沉积、低压化学气相沉积(LPCVD)、原子层沉积、或合适的方法沉积的硅氮化物或多晶硅层，并且可能形成为介于约

现在参看图6，然后将间隔物层211毯式沉积在工件200上方，包括在第一区域1000的多个心轴特征210上方。如在图6中所示，间隔物层211沿着多个心轴特征210的顶表面和侧壁沉积。在一些实施方式中，间隔物层211可能由具有与心轴特征210的蚀刻选择性不同的蚀刻选择性的材料形成，使得可能在随后的制程中选择性地移除多个心轴特征210。例如，间隔物层211可能由硅氮化物、硅氧氮化物、硅碳氮化物、硅碳化物、或其他合适的材料形成。然后回蚀刻间隔物层211，以暴露心轴特征210的顶表面。在一些实施中，间隔物层211的回蚀刻留下间隔物层211的多个垂直的部分其沿着心轴特征210的侧壁延伸，而移除了覆盖硬遮罩层204的顶表面的间隔物层211的多个水平的部分。如在图7中所示，心轴特征210的暴露允许心轴特征210被选择性地移除，从而在第一区域1000的硬遮罩层204上方形成多个间隔物特征212。

参照图1和图8，方法100包括方块108，其中底部抗反射涂层(BARC)214被毯式沉积在基板202上方。在一些实施方式中，底部抗反射涂层214可能包括硅氧氮化物、聚合物、或合适的材料。沉积底部抗反射涂层214可能使用旋涂、化学气相沉积、或其他合适的方法。

参看图1、图8、和图9，方法100包括方块110，其中，图案化底部抗反射涂层214，以在第二区域2000中形成材料特征217。为了图案化底部抗反射涂层214，可能使用旋涂，在底部抗反射涂层214上方沉积光阻层，并且然后在预曝光烘烤制程中烘烤光阻层。光阻层可能是单层或多层，例如三层。然后，将预烘烤的光阻层曝光于辐射，此辐射从具有图案的光罩反射、或透射穿过具有图案的光罩。然后，在曝光后烘烤制程中烘烤曝光的光阻层，并且在显影制程中显影。辐射源可能是准分子电射光源、紫外线(UV)源、深紫外线(DUV)源、或极紫外线(EUV)源。因为光阻层被选择为对辐射敏感，所以在显影制程期间，光阻层的曝光的(或未曝光的)部分发生化学变化以转变为可溶于显影剂溶液中。如在图8中所绘示的所形成的图案化的光阻层216，带有与遮罩的图案相对应的图案。然后在蚀刻制程期间可以使用图案化的光阻层216作为蚀刻遮罩，以移除在下方的底部抗反射涂层214的多个部分，以在第二区域2000中的硬遮罩层204上方形成材料特征217，如在图9中所示。蚀刻制程可以包括干式蚀刻制程(例如，反应性离子蚀刻(RIE)制程)、湿式蚀刻制程、其他合适的蚀刻制程、或其组合。

参看图1、图10、和图11，方法100包括方块112，其中，使用多个间隔物特征212和图案化的底部抗反射涂层214作为蚀刻遮罩来图案化硬遮罩层204。在一些实施方式中，在方块112处的操作可能包括多于一次的蚀刻操作。在一实施例中，在适合于蚀刻第二层208的第一蚀刻制程中，在图10中的第二层208首先使用多个间隔物特征212和图案化的底部抗反射涂层214作为蚀刻遮罩来进行蚀刻。然后，如在图11中所示，在随后的适合于蚀刻第一层206的第二蚀刻制程中，使用多个间隔物特征212和图案化的底部抗反射涂层214作为蚀刻遮罩来蚀刻第一层206。最后，可能执行第三蚀刻制程，以蚀刻穿过垫氧化物层203，以暴露出在下方的基板202。在图11中所示的一些实施中，因为多个间隔物特征212和第一层206可能由基本上相似的材料形成，所以第二蚀刻制程可能同时地蚀刻多个间隔物特征212和第一层206两者。在图11中，可能在第二蚀刻制程通过第一层206的同时减小多个间隔物特征212中的各者的厚度。然后可能执行在第二蚀刻制程之后的第三蚀刻制程，以蚀刻穿过垫氧化物层203。在一些情况下，第一蚀刻制程和第三蚀刻制程可能包括相似的化学品。在方块112的操作结束时，硬遮罩层204被图案化以在第一区域1000中具有与多个间隔物特征212相对应的遮罩特征，并且在第二区域2000中，具有与图案化的底部抗反射涂层214相对应的遮罩特征。

参看图1、图12、和图13，方法100包括方块114，其中使用图案化的硬遮罩层204作为蚀刻遮罩来图案化基板202。在一些实施方式中，可能通过图案化的硬遮罩层204来各向异性地蚀刻基板202。随着蚀刻制程向下进行到基板202中，可能移除在图案化的硬遮罩层204上方的多个间隔物特征212，如在图13中所示。在方块114处，硬遮罩层的图案化包括在第一区域1000中的第一鳍片240(或第一半导体鳍片240)和在第二区域2000中的第二鳍片250(或第二半导体鳍片250)。尽管未在图13中的局部截面视图中示出，但是第一鳍片240和第二鳍片250中的各者沿着Y方向纵向延伸。在一些实施中，第一鳍片240中的各者包括沿着X方向的第一宽度W1，并且第二鳍片250中的各者包括沿着X方向的第二宽度W2。第二宽度W2大于第一宽度W1。在一些实施中，第二宽度W2相对于第一宽度W1的比率(W2/W1)介于约2和约600之间。亦即，第二宽度W2是第一宽度W1的至少两倍。在一个实施例中，第一宽度W1介于约5nm和约10nm之间，并且第二宽度W2介于约20nm和约6000nm之间。因为第一鳍片240和第二鳍片250作为在半导体装置200上的装置的半导体本体，第一鳍片240可能称为第一主动区域240并且第二鳍片250可能被类似地称为第二主动区域250。由于它们的沿着X方向的宽度大于第一鳍片240的宽度，因此第二鳍片250可能称为台面250。

参看图1、图14、图15、和图16，方法100包括方块116，其中执行进一步的多个制程。这样的进一步的多个制程可能包括沿着第一和第二鳍片240和250的隔离结构220的形成，在第一鳍片240和第二鳍片250上方的虚拟栅极介电层的形成，在第一鳍片240和第二鳍片250的通道区域上方的虚拟栅极堆叠的形成，在虚拟栅极堆叠的侧壁上方的一或多个栅极间隔物的形成，在工件上方的层间介电(ILD)层的沉积，在源极/漏极区域中的源极/漏极凹陷的形成，在源极/漏极凹陷中的源极/漏极特征的形成，虚拟栅极堆叠的移除，第一鳍片240和第二鳍片250的形成，沿着X方向纵向的第一鳍片240和第二鳍片250的通道区域上方的栅极结构222(在图14中所示)的形成。在一些实施方式中，栅极结构222可能包括界面层、在界面层上方的栅极介电层、在栅极介电层上方的一或多个功函数层、以及在功函数层上方的金属填充层。取决于半导体装置200的设计，栅极结构222可能被划分为在图15和图16中所示的多个栅极区段。

现在参照图15。在一些实施方式中，在图14中所示的栅极结构222可能经历金属栅极切割制程，以被划分为第一栅极区段224、第二栅极区段226、第三栅极区域228、和第四栅极区段230。如在图15中所示，第一栅极区段224跨越并且围绕第一鳍片240-1和240-2，第二栅极区段226跨越并且围绕第一鳍片240-3和240-4，第三栅极区段228跨越并且围绕第一鳍片240-5和240-6，并且第四栅极区段230跨越并且围绕第二鳍片250。在这些实施方式中，第一、第二、和第三栅极区段224、226、和228中的各者控制在第一区域1000中的核心装置，并且第四栅极区段230控制在第二区域2000中的输入/输出(I/O)装置。尽管只有示出了在第二区域2000中的一个输入/输出装置，但是半导体装置200可能在第二区域2000中包括多个类似的输入/输出装置。在图15中所示的这些实施方式中，第一区域1000是核心装置区域并且第二区域2000是输入/输出装置区域。在一些实施中，在第一区域1000中的核心装置可能具有介于0.5V和约0.9V之间的操作电压，例如0.8V。由于第二鳍片250的增加的宽度减轻了热载子效应，所以在第二区域2000中的输入/输出装置可能在介于约2.5V和约8V之间的电压下操作(例如在介于约3.3V和约8V之间)，具有良好的使用寿命。在此处，良好的使用寿命可能定义为在10年模拟周期中无故障。此外，在第二区域2000中的输入/输出装置作为用于在第一区域1000中的核心装置的输入/输出装置。注意的是，尽管在图15中示出了双鳍片装置，它们仅仅是实施例，并且本揭示内容完全地构思了其他单鳍片或其他多鳍片装置。此外，尽管示出了四个栅极区段，但是本揭示内容完全地构思了具有或多或少的栅极区段的多个实施方式。在一些情况下，在第一区域1000的核心装置的操作电压与在第二区域2000中的输入/输出装置的操作电压的比率可能在介于约3和约10之间，包括介于约4和约10之间。

现在参看图16，在一些替代的实施方式中，第一区域1000可能被划分为第一子区域1000A和第二子区域1000B。第一和第二栅极区段224和226中的各者控制在第一子区域1000A中的核心装置。第三栅极区段228控制在第二子区域1000B中的第一输入/输出装置。第四栅极区段230控制在第二区域2000中的第二输入/输出装置。在这些替代的实施方式中，在第二子区域1000B上方的虚拟栅极介电层未从第一鳍片240-5和240-6移除或未完全地从第一鳍片240-5和240-6移除，而在第一子区域1000A和第二区域2000上方的虚拟栅极介电层被完全地移除。在第二子区域1000B中的虚拟栅极介电层的不移除或不完全的移除导致在第二子区域1000B中剩余的虚拟栅极介电层232，从而增加在第二子区域1000B中的第一输入/输出装置的操作电压。因为剩余的虚拟栅极介电层232的组成物类似于在第一区域1000和第二区域2000中普遍形成的界面层的组成物，所以剩余的虚拟栅极介电层232的存在具有增加在第二子区域1000B中的第一输入/输出装置中的界面层的厚度的效果。

仍然参看图16，根据这些替代的实施方式的半导体装置200提供了两个不同的输入/输出装置区域：第二子区域1000B和第二区域2000。在第二子区域1000B中的第一输入/输出装置具有附加的剩余的虚拟栅极介电层232(或在功效上更厚的界面层)，并且在第二区域2000中的第二输入/输出装置具有较宽的主动区域。在一些情况下，第一输入/输出装置可能具有介于约1.8V和约2.75V之间的操作电压，并且第二输入/输出装置可能具有介于约2.5V和约8V之间的操作电压，包括介于约3.3V和约8V之间。根据这些替代的实施方式的半导体装置200可能与在第一输入/输出装置的操作电压(在介于约1.8V和约2.75V之间)或第二输入/输出装置的操作电压(在介于约2.5V和约8V之间，包括介于约3.3V和约8V之间)下操作的外部电路兼容。由于在图1中的方法100代表性地绘示形成制程，第二子区域1000B设置在介于第一子区域1000A和第二区域2000之间。

本揭示内容构思了满足各种其他设计需求的多个进一步实施方式。在图17和图18中绘示了这样的多个进一步实施方式的多个实施例。与在图16中所示的半导体装置200相比，在图17中的半导体装置200包括在第三区域3000中的多个第三鳍片252，而不是在第二区域2000中的第二鳍片250。第五栅极区段234设置在多个第三鳍片252上方，以控制在第三区域3000中的输入/输出装置。多个第三鳍片252中的各者具有第三宽度W3，其大于第一宽度W1。第三宽度W3与第一宽度W1的比率可能介于约2和约600之间。在一些实施中，在图17中的第三鳍片252的第三宽度W3可能小于在图16中所示的第二鳍片250的第二宽度W2。在这些实施中，第二宽度W2与第三宽度W3的比率可能在介于约2和约5之间。在这些实施中，第三鳍片252可能被称为宽鳍片或混合鳍片，而第二鳍片可能被称为台面。在一些实施方式中，在第二区域2000和第三区域3000两者中的输入/输出装置具有介于约2.5V和约8V之间的操作电压。在一些其他的实施方式中，在第三区域3000中的输入/输出装置的操作电压小于在第二区域2000中的输入/输出装置的操作电压。

在图18中所绘示的半导体装置200表示在图16和图17中的实施方式的组合。在图18中的半导体装置200包括三个区域：第一区域1000、第二区域2000、和第三区域3000。以上已描述了在第一、第二和第三区域1000、2000、和3000中的不同类型的主动区域，在此将不再重复。在图18中的半导体装置200包括三种类型的输入/输出装置。第一类型的输入/输出装置是设置在第二子区域1000B中的那些装置；第二类型的输入/输出装置是设置在第二区域2000中的那些装置；并且第三类型的输入/输出装置是设置在第三区域3000中的那些装置。

本揭示内容的半导体装置提供了益处。示例半导体装置包括第一区域和第二区域。第一区域包括形成在第一鳍片中的核心装置，第二区域包括形成在第二鳍片中的输入/输出(I/O)装置。第一鳍片中的各者具有第一宽度W1，并且第二鳍片中的各者具有第二宽度W2。第二宽度W2大于第一宽度W1。在本揭示内容的实施方式中，第二宽度W2与第一宽度W1的比率可能在介于约2和约600之间。较大的第二宽度W2降低了热载子效应，并且允许在第二区域中的输入/输出鳍式场效晶体管在介于约2.5V和约8V的供应电压下操作，具有良好的使用寿命。示例半导体装置因此与具有介于约2.5V和8V之间的供应电压(例如3.3V)的外部电路兼容。其他的变化也是可能的。例如，输入/输出装置可能形成在第一区域中的第一鳍片中，使得半导体装置也可能与在不同的供应电压下的外部电路兼容。

本揭示内容提供了许多不同的实施方式。在一个实施方式中，提供了一种半导体装置。半导体装置包括：基板其包括核心装置区域和输入/输出(I/O)装置区域；在核心装置区域中的多个核心装置其各者包括沿着第一方向延伸的第一主动区域；以及在输入/输出装置区域中的多个第一输入/输出(I/O)晶体管。多个第一输入/输出晶体管中的各者包括沿着第一方向延伸的第二主动区域。第一主动区域包括沿着与第一方向垂直的第二方向的第一宽度，并且第二主动区域包括沿着第二方向的第二宽度。第二宽度大于第一宽度。

在一些实施方式中，第二宽度与第一宽度的比率介于约2和约600之间。在一些实施中，多个核心装置在第一电压下操作，并且多个输入/输出晶体管在第二电压下操作。第二电压与第一电压的比率介于约3和约10之间。在一些情况下，第一电压为约0.8V，第二电压为介于2.5V和约8V之间。在一些实施方式中，半导体装置还包括设置在第一主动区域上方的第一栅极结构和设置在第二主动区域上方的第二栅极结构。第一栅极结构包括设置在第一主动区域上的第一界面层。第二栅极结构包括设置在第二主动区域上的第二界面层。第一界面层的厚度基本上类似于第二界面层的厚度。在一些实施方式中，半导体装置还包括多个第二输入/输出(I/O)晶体管。多个第二输入/输出晶体管中的各者包括沿着第一方向的第三主动区域。第三主动区包括沿着第二方向的第三宽度，并且第三宽度与第一宽度基本上相等。在一些实施中，半导体装置还包括设置在第一主动区域上方的第一栅极结构、设置在第二主动区域上方的第二栅极结构、和设置在第三主动区域上方的第三栅极结构。第一栅极结构包括设置在第一主动区域上的第一界面层。第二栅极结构包括设置在第二主动区域上的第二界面层。第三栅极结构包括设置在第三主动区域上的第三界面层。第一界面层的厚度与第二界面层的厚度基本上类似。第三界面层的厚度大于第一界面层的厚度。在一些情况下，多个核心装置在第一电压下操作，多个第一输入/输出晶体管在第二电压下操作，并且多个第二输入/输出晶体管在第三电压下操作。第二电压大于第三电压，并且第三电压大于第一电压。在一些情况下，第一电压介于约0.5V和约0.9V之间，第二电压介于约2.5V和约8V之间，并且第三电压介于约1.8V和约2.75V之间。在一些实施方式中，多个第二输入/输出晶体管设置在介于多个第一输入/输出晶体管和多个核心装置之间。

在另一个实施方式中，提供了一种半导体装置。半导体装置包括：基板、多个核心装置其各者包括沿着第一方向延伸的第一主动区、多个第一输入/输出(I/O)晶体管其各者包括沿着第一方向延伸的第二主动区域、以及多个第二输入/输出晶体管其各者包括沿着第一方向延伸的第三主动区域。第一主动区域包括沿着垂直于第一方向的第二方向的第一宽度，第二主动区域包括沿着第二方向的第二宽度，并且第三主动区域包括沿着第二方向的第三宽度。第一宽度等于第二宽度，并且第三宽度大于第一宽度。

在一些实施方式中，多个第一输入/输出晶体管设置在介于多个核心装置和多个第二输入/输出晶体管之间。在一些实施中，半导体还包括：第一栅极结构其设置在第一主动区域上方并且沿着第二方向延伸；第二栅极结构其设置在第二主动区上方并且沿着第二方向延伸；以及第三栅极结构其设置在第三主动区域上方并且沿着第二方向延伸。第一栅极结构包括第一界面层其设置第一主动区域上，并且第二栅极结构包括第二界面层其设置在第二主动区域上。第三栅极结构包括第三界面层其设置在第三主动区域上，并且第一界面层的厚度与第三界面层的厚度基本上相似。第二界面层的厚度大于第一界面层的厚度。在一些实施方式中，多个核心装置在第一电压下操作，多个第一输入/输出晶体管在第二电压下操作，多个第二输入/输出晶体管在第三电压上操作，并且第三电压大于第二电压，且第二电压大于第一电压。在一些情况下，第一电压介于约0.5V和约0.9V之间，第二电压介于约1.8V和约2.75V之间，并且第三电压介于约2.5V和约8V之间。

在又另一个实施方式中，提供了一种方法。方法包括：提供一基板其包括第一区域和第二区域；在基板上方沉积硬遮罩层；在第一区域中的硬遮罩层上方选择性地形成多个间隔物特征；在第二区域中的硬遮罩层上方选择性地形成材料特征；使用所述多个间隔物特征和此材料特征作为蚀刻遮罩来蚀刻硬遮罩层，从而形成图案化的硬遮罩层；以及使用图案化的硬遮罩层作为蚀刻遮罩来蚀刻基板。多个间隔物特征和材料特征中的各者沿着第一方向纵向延伸。多个间隔物特征中的各者具有第一宽度其沿着垂直于第一方向的第二方向。材料特征具有第二宽度其沿着第二方向。第二宽度大于第一宽度。

在一些实施方式中，第一区域包括核心装置区域并且第二区域包括输入/输出(I/O)装置区域。在一些实施中，多个间隔物特征的选择性地形成包括在硬遮罩层上方沉积牺牲层，图案化牺牲层以形成多个心轴特征，在心轴特征上方沉积间隔物层，回蚀刻间隔物层以暴露多个心轴特征的多个顶表面，并且选择性地移除多个心轴特征。在一些实施中，材料特征的形成包括在多个间隔物特征和硬遮罩层上方沉积底部抗反射涂层(BARC)，以及图案化底部抗反射涂层，以形成材料特征。在一些实施方式中，第二宽度与第一宽度的比率在介于约2和约600之间。

以上概述了数个实施方式，以便本领域技术人员可较佳地理解本揭示内容的多个态样。本领域的技术人员应理解，他们可能容易地使用本揭示内容，作为其他制程和结构的设计和修改的基础，以实现与在此介绍的实施方式的相同的目的，或是达到相同的优点。本领域技术人员亦应理解，与这些均等的建构不脱离本揭示内容的精神和范围，并且他们可能进行各种改变、替换、和变更，而不脱离本揭示内容的精神和范围。