显示面板、集成芯片及显示装置

技术领域

本申请涉及显示技术领域，具体涉及一种显示面板、集成芯片及显示装置。

背景技术

随着显示面板技术的不断更新，将显示面板的显示尺寸设计增大同时，可以将不同显示区域设计为同时呈现不同的显示内容。例如显示面板可分屏工作，显示面板的上方显示区域显示动态场景，下方显示区域显示静态场景。

显示面板的不同显示区域要求的显示功能或者显示效果可不同，如何根据显示面板中不同显示区域的显示功能或者显示效果，对驱动电路进行差异化设计，是本领域当前阶段研究的热点。

发明内容

本申请实施例提供一种显示面板、集成芯片及显示装置，对驱动电路进行分区域设计，可灵活实现显示面板中不同显示区的不同显示需求。

第一方面，本申请实施例提供一种显示面板，包括第一显示区和第二显示区；第一驱动电路，包括多级第一移位寄存器，用于接收第一控制信号，为第一显示区的像素电路提供第一驱动信号；第二驱动电路，包括多级第二移位寄存器，用于接收第二控制信号，为第二显示区的像素电路提供第二驱动信号；第一控制信号的脉冲变化频率和第二控制信号的脉冲变化频率不同。

基于相同的发明构思，第二方面，本申请实施例提供一种集成芯片，用于为第一方面实施例所述的显示面板提供信号，显示面板包括：第一显示区和第二显示区；第一驱动电路，包括多级第一移位寄存器，用于接收第一控制信号，为第一显示区的像素电路提供第一驱动信号；第二驱动电路，包括多级第二移位寄存器，用于接收第二控制信号，为第二显示区的像素电路提供第二驱动信号；第一控制信号的脉冲变化频率和第二控制信号的脉冲变化频率不同；集成芯片提供第一控制信号和第二控制信号中的至少一者。

基于相同的发明构思，第三方面，本申请实施例提供一种显示装置，其特征在于，包括如第一方面实施例所述的显示面板。

本申请提供的上述显示面板、集成芯片以及显示装置，针对不同的显示区对驱动电路进行了分区域设计，具体的，通过第一驱动电路驱动第一显示区的像素电路，并通过第二驱动电路驱动第二显示区的像素电路，第一驱动电路接收第一控制信号，第二驱动电路接收第二驱动信号，由于第一控制信号的脉冲变化频率和第二控制信号的脉冲变化频率不同，第一驱动电路生成的第一驱动信号和第二驱动电路生成的第二驱动信号也会有所不同，因此可灵活的实现第一显示区和第二显示区的不同显示需求。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1示出本申请实施例提供的显示面板的一种结构示意图；

图2示出本申请实施例提供的显示面板中像素电路的一种结构示意图；

图3示出图2的一种时序示意图；

图4示出本申请实施例提供的显示面板中控制信号的一种示意图；

图5示出本申请实施例提供的显示面板中第一移位寄存器的一种结构示意图；

图6示出图5的一种时序示意图；

图7示出本申请实施例提供的显示面板中第二移位寄存器的一种结构示意图；

图8示出本申请实施例提供的显示面板中像素电路的另一种结构示意图；

图9示出图8的一种时序示意图；

图10示出本申请实施例提供的显示面板中像素电路的又一种结构示意图；

图11示出图10的一种时序示意图；

图12示出本申请实施例提供的显示面板中像素电路的又一种结构示意图；

图13示出图12的一种时序示意图；

图14示出本申请实施例提供的显示面板中像素电路的又一种结构示意图；

图15示出图14的一种时序示意图；

图16示出本申请实施例提供的显示面板中控制信号的另一种示意图；

图17示出本申请实施例提供的显示面板中控制信号的又一种示意图；

图18示出本申请实施例提供的显示面板中控制信号的又一种示意图；

图19示出本申请实施例提供的显示面板中控制信号的又一种示意图；

图20示出本申请实施例提供的显示面板中控制信号的又一种示意图；

图21示出本申请实施例提供的显示面板的另一种结构示意图；

图22示出本申请实施例提供的显示面板中控制信号的又一种示意图；

图23示出本申请实施例提供的显示面板中第三移位寄存器的一种结构示意图；

图24示出本申请实施例提供的显示面板的又一种结构示意图；

图25示出本申请实施例提供的显示面板的又一种结构示意图；

图26示出本申请实施例提供的显示面板的又一种结构示意图；

图27示出本申请实施例提供的显示面板的一种膜层结构示意图；

图28示出本申请实施例提供的显示面板的另一种膜层结构示意图；

图29示出本申请实施例提供的显示面板的又一种结构示意图；

图30示出本申请实施例提供的显示面板的又一种结构示意图；

图31示出本申请实施例提供的显示面板的又一种结构示意图；

图32示出本申请实施例提供的显示装置的一种结构示意图。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

应当理解，本文中使用的术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

在本申请实施例中，术语“连接”可以是指两个组件直接电连接，也可以是指两个组件之间经由一个或多个其它组件连接。

在不脱离本申请的精神或范围的情况下，在本申请中能进行各种修改和变化，这对于本领域技术人员来说是显而易见的。因而，本申请意在覆盖落入所对应权利要求(要求保护的技术方案)及其等同物范围内的本申请的修改和变化。需要说明的是，本申请实施例所提供的实施方式，在不矛盾的情况下可以相互组合。

如背景技术所介绍的，显示面板的不同显示区域要求的显示功能或者显示效果可不同，如何根据显示面板中不同显示区域的显示功能或者显示效果，对驱动电路进行差异化设计，是本领域当前阶段研究的热点。

基于此，本申请实施例提供了一种显示面板、集成芯片及显示装置，以下将结合附图对显示面板、集成芯片及显示装置的各实施例进行说明。

本申请实施例所提供的显示面板可以是有机发光二极管(Organic LightEmitting Diode，OLED)显示面板，也可以为微型发光二极管显示面板，还可以为其他类型的显示面板。

图1示出本申请实施例提供的显示面板的一种结构示意图。如图1所示，本申请实施例提供的显示面板100可包括第一显示区101和第二显示区102。第一显示区101和第二显示区102内均分布有像素电路Pixel，像素电路Pixel可用于驱动发光元件(图1中未示出)发光。为了更好的区分像素电路Pixel所属的区域，图1中使用了不同填充颜色来表示第一显示区101和第二显示区102内的像素电路Pixel。像素电路Pixel可包括晶体管、电容等元器件，晶体管可在驱动信号的控制下导通或关断。

对应于第一显示区101和第二显示区102，显示面板100可分别设置有第一驱动电路10和第二驱动电路20。

具体的，第一驱动电路10可包括多级第一移位寄存器VSR1。第一驱动电路10可用于接收第一控制信号，并根据第一控制信号生成第一驱动信号。第一驱动电路10将其生成的第一驱动信号提供至第一显示区101内的像素电路Pixel，这样第一显示区101内像素电路Pixel的晶体管可在第一驱动信号的控制下导通或关断。

第二驱动电路20可包括多级第二移位寄存器VSR2。第二驱动电路20可用于接收第二控制信号，并根据第二控制信号生成第二驱动信号。第二驱动电路20将其生成的第二驱动信号提供至第二显示区102内的像素电路Pixel，这样第二显示区102内像素电路Pixel的晶体管可在第二驱动信号的控制下导通或关断。

例如，如图2所示，像素电路Pixel可包括晶体管M1～M7以及存储电容Cst。其中，S1、S2表示扫描信号，EMIT表示发光控制信号，Vdata表示数据信号，PVDD表示第一电源信号端，PVEE表示第二电源信号端，Vref1表示复位信号，Vref2表示初始化信号，D表示发光元件。图3为图2的一种时序示意图，关于图2所示的像素电路的工作过程将在下文进行介绍。图2所示的像素电路的电路结构仅仅是一种示例，并不用于限定本申请。

作为一个示例，第一驱动电路10和第二驱动电路20可为扫描驱动电路，这样第一驱动信号和第二驱动信号的类型可为扫描信号S1、S2，第一驱动电路10向第一显示区101的像素电路Pixel提供扫描信号S1、S2，第二驱动电路20向第二显示区102的像素电路Pixel提供扫描信号S1、S2。

作为另一个示例，第一驱动电路10和第二驱动电路20可为发光驱动电路，这样第一驱动信号和第二驱动信号的类型可为发光控制信号EMIT，第一驱动电路10向第一显示区101的像素电路Pixel提供发光控制信号EMIT，第二驱动电路20向第二显示区102的像素电路Pixel提供发光控制信号EMIT。

本申请实施例中，第一控制信号的脉冲变化频率和第二控制信号的脉冲变化频率不同。

可理解的是，第一控制信号和第二控制信号均为脉冲信号。如图4所示，第一控制信号和第二控制信号均可包括交替的高电平和低电平。例如第一控制信号的周期为T1，第一控制信号的脉冲变化频率可理解为第一控制信号在单位时间内(例如1秒内)完成周期性变化的次数，第一控制信号的脉冲变化频率可等于1/T1。同理，例如第二控制信号的周期为T2，第二控制信号的脉冲变化频率可理解为第二控制信号在单位时间内(例如1秒内)完成周期性变化的次数，第二控制信号的脉冲变化频率可等于1/T2。

例如，第一控制信号的脉冲变化频率可为120HZ，第二控制信号的脉冲变化频率可为60HZ。又例如，第一控制信号的脉冲变化频率可为1HZ，第二控制信号的脉冲变化频率可为90HZ。当然这些数字仅仅是一种示例，并不用于限定本申请。

根据本申请实施例提供的显示面板，针对不同的显示区对驱动电路进行了分区域设计，具体的，通过第一驱动电路驱动第一显示区的像素电路，并通过第二驱动电路驱动第二显示区的像素电路，第一驱动电路接收第一控制信号，第二驱动电路接收第二驱动信号，由于第一控制信号的脉冲变化频率和第二控制信号的脉冲变化频率不同，第一驱动电路生成的第一驱动信号和第二驱动电路生成的第二驱动信号也会有所不同，因此可灵活的实现第一显示区和第二显示区的不同显示需求。

请参考图1，第一驱动电路10和第二驱动电路20可位于显示面板100的非显示区NA，非显示区NA可至少部分包围第一显示区101和第二显示区102。

第一驱动电路10和第二驱动电路20接收的控制信号可包括不同类型的控制信号，例如，两者接收的控制信号均可包括触发信号和时钟信号。为了更好的理解第一驱动电路10和第二驱动电路20接收的控制信号，如图5所示，第一移位寄存器VSR1可包括晶体管M11～M18以及电容C1、C2。图5中，STV1表示第一触发信号，CK1表示第一子时钟信号，XCK1表示第二子时钟信号，VGH表示高电平信号，VGL表示低电平信号，OUT1表示第一移位寄存器VSR1的输出端。

第一驱动电路10接收的第一控制信号可包括第一触发信号STV1和第一时钟信号。本文中均以第一时钟信号可包括第一子时钟信号CK1和第二子时钟信号XCK1为例进行说明。第一移位寄存器VSR1的工作过程可如图6所示，在第一触发信号STV1和第一时钟信号的控制下，第一移位寄存器VSR1的输出端OUT1可输出第一驱动信号。

可理解的是，上一级第一移位寄存器VSR1的输出端输出的信号可作为下一级第一移位寄存器VSR1的第一触发信号。

第二移位寄存器VSR2和第一移位寄存器VSR1的电路结构可相同，不同之处在于，如图7所示，第二驱动电路20接收的第二控制信号可包括第二触发信号STV2和第二时钟信号，本文中均以第二时钟信号可包括第三子时钟信号CK2和第四子时钟信号XCK2为例进行说明。第二移位寄存器VSR2的工作过程与第一移位寄存器VSR1的工作过程可相同，在第二触发信号STV2和第二时钟信号的控制下，第二驱动电路20的各级第二移位寄存器VSR2的输出端OUT2可输出第二驱动信号。

可理解的是，上一级第二移位寄存器VSR2的输出端输出的信号可作为下一级第二移位寄存器VSR2的第二触发信号。

可选的，第一移位寄存器VSR1和第二移位寄存器VSR2的电路结构也可以不相同，分别输出第一控制信号和第二控制信号，以实现第一显示区101和第二显示区102的不同显示需求。

触发信号及时钟信号均可控制移位寄存器的输出，例如触发信号的有效写入可控制移位寄存器输出与否，时钟信号可决定移位寄存器输出信号的时间。因此，对于第一驱动电路10和第二驱动电路20来说，触发信号及时钟信号中至少一者不同，可实现第一驱动电路10提供的第一驱动信号和第二驱动电路20提供的第二驱动信号不同。

作为一个示例，第一触发信号STV1的脉冲变化频率和第二触发信号STV2的脉冲变化频率可不同。

作为另一个示例，第一时钟信号的脉冲变化频率和第二时钟信号的脉冲变化频率可不同。具体的，第一子时钟信号CK1的脉冲变化频率和第三子时钟信号CK2的脉冲变化频率可不同，第二子时钟信号XCK1的脉冲变化频率和第四子时钟信号XCK2的脉冲变化频率可不同。

作为又一个示例，第一触发信号STV1的脉冲变化频率和第二触发信号STV2的脉冲变化频率可不同，且第一时钟信号的脉冲变化频率和第二时钟信号的脉冲变化频率可不同。具体的，第一子时钟信号CK1的脉冲变化频率和第三子时钟信号CK2的脉冲变化频率可不同，第二子时钟信号XCK1的脉冲变化频率和第四子时钟信号XCK2的脉冲变化频率可不同。

示例性的，第一子时钟信号CK1的脉冲变化频率和第二子时钟信号XCK1的脉冲变化频率可相同，第一子时钟信号CK1的上升沿和第二子时钟信号XCK1的上升沿在时间上可错位，第一子时钟信号CK1的下降沿和第二子时钟信号XCK1的下降沿在时间上可错位。同理，第三子时钟信号CK2的脉冲变化频率和第四子时钟信号XCK2的脉冲变化频率可相同，第三子时钟信号CK2的上升沿和第四子时钟信号XCK2的上升沿在时间上可错位，第三子时钟信号CK2的下降沿和第四子时钟信号XCK2的下降沿在时间上可错位。其中，上升沿可表示信号由低电平变为高电平的瞬间，下降沿可表示信号由高电平变为低电平的瞬间。

另外，在第一触发信号STV1的脉冲变化频率和第二触发信号STV2的脉冲变化频率不同的情况下，第一时钟信号的脉冲变化频率和第二时钟信号的脉冲变化频率可相同。具体的，第一子时钟信号CK1、第二子时钟信号XCK1、第三子时钟信号CK2以及第四子时钟信号XCK2的脉冲变化频率可相同。

同样的，在第一时钟信号CK1的脉冲变化频率和第二时钟信号CK2的脉冲变化频率不同的情况下，第一触发信号STV1的脉冲变化频率和第二触发信号STV2的脉冲变化频率可相同。

如上文介绍的，显示面板的不同显示区可具有不同的显示功能或显示效果，例如，第一显示区101和第二显示区102可具有不同的画面刷新频率。画面刷新频率可等于像素电路Pixel的有效数据刷新频率。例如，第一显示区101对应的有效数据刷新频率可大于第二显示区102对应的有效数据刷新频率。

具体的，第一显示区101可包括第M行至第N行像素电路Pixel，第二显示区102可包括第P行至第Q行像素电路Pixel，第M行至第N行像素电路Pixel的有效数据刷新频率可大于第P行至第Q行像素电路Pixel的有效数据刷新频率。M＜N，P＜Q，M、N、P、Q均为正整数。例如，第一显示区101所包括的像素电路的行数与第二显示区102所包括的像素电路的行数可相等，也就是，N-M＝Q-P。又例如，第一显示区101所包括的像素电路的行数可大于第二显示区102所包括的像素电路的行数可相等，也就是，N-M＞Q-P。又例如，第一显示区101所包括的像素电路的行数可小于第二显示区102所包括的像素电路的行数可相等，也就是，N-M＜Q-P。

另外，有效数据刷新频率的含义将在下文中进行介绍。

在第一显示区101对应的有效数据刷新频率大于第二显示区102对应的有效数据刷新频率的情况下，在一些示例中，第一触发信号STV1的脉冲变化频率可大于第二触发信号STV2的脉冲变化频率。在另一些示例中，第一时钟信号的脉冲变化频率可大于第二时钟信号的脉冲变化频率。在又一些示例中，第一触发信号STV1的脉冲变化频率大于第二触发信号STV2的脉冲变化频率，且第一时钟信号的脉冲变化频率大于第二时钟信号的脉冲变化频率。

其中，第一时钟信号的脉冲变化频率大于第二时钟信号的脉冲变化频率的具体情况可包括：第一子时钟信号CK1的脉冲变化频率大于第三子时钟信号CK2的脉冲变化频率，第二子时钟信号XCK1的脉冲变化频率大于第四子时钟信号XCK2的脉冲变化频率。

可理解的是，由于第二驱动电路所接收的第二触发信号和/或第二时钟信号的脉冲变化频率相对较低，因此第二触发信号和/或第二时钟信号的电压翻转的频率也相对较低，而电压翻转的频率越低，功耗会越低。因此本申请实施例中，对于有效数据刷新频率较低的第二显示区，对应的第二驱动电路所接收的第二触发信号和/或第二时钟信号的脉冲变化频率相对较低，有利于降低功耗。而对于有效数据刷新频率较高的第一显示区，对应的第一驱动电路所接收的第一触发信号和/或第一时钟信号的脉冲变化频率相对较高，可保证第一显示区的显示效果。

需要说明的是，在某一显示状态下，第一显示区101对应的有效数据刷新频率与第二显示区102对应的有效数据刷新频率可不同；在另一显示状态下，第一显示区101对应的有效数据刷新频率和第二显示区102对应的有效数据刷新频率可具有其他对应关系，例如第一显示区101对应的有效数据刷新频率可等于第二显示区102对应的有效数据刷新频率。

下面介绍有效数据刷新频率。

本文中，有效数据刷新频率可等于1秒内数据信号Vdata写入像素电路Pixel中驱动晶体管栅极的次数。

作为一个示例，如图2和图3所示，像素电路可包括驱动晶体管M3、复位晶体管M5、数据写入晶体管M2、补偿晶体管M4、初始化晶体管M7和发光控制晶体管M1/M6。其中，复位晶体管M5，用于选择性地为驱动晶体管M3的栅极提供复位信号Vref1。如图2示例，复位晶体管M5可连接于驱动晶体管M3的控制端。初始化晶体管M7，用于选择性的为发光元件D提供初始化信号Vref2。

发光控制晶体管，用于选择性地允许发光元件D进入发光阶段。发光控制晶体管包括第一发光控制晶体管M1和第二发光控制晶体管M6，第一发光控制晶体管M1连接于第一电源信号端PVDD和驱动晶体管M3的源极之间，第二发光控制晶体管M6连接于驱动晶体管M3的漏极(图中以节点N3作为说明)与发光元件D(图中以节点N4作为说明)之间。补偿晶体管M4的第一极连接于驱动晶体管M3的输出端N3，补偿晶体管M4的第二极连接于驱动晶体管M3的控制端N1，补偿晶体管M4用于补偿驱动晶体管M3的阈值电压偏差。

数据写入晶体管M2，用于为驱动晶体管M3提供数据信号，如图2示例，数据写入晶体管M2连接于驱动晶体管M3的输入端(图中以节点N2作为说明)。存储电容Cst，保持电容Cst的第一端连接于第一电源信号端PVDD，保持电容Cst的第二端连接于驱动晶体管M3的栅极。

可选的，复位信号Vref1和初始化信号Vref2可以相同也可以不相同。在同一显示面板的不同时间段复位信号Vref1也可以存在差异，和/或，同一显示面板的不同时间阶段，初始化信号Vref2的电压值也存在差异。

如图2和图3所示，扫描信号S2可控制数据信号Vdata是否能够写入驱动晶体管M3的栅极，当扫描信号S2为有效电平，数据信号Vdata可写入驱动晶体管M3的栅极(驱动晶体管M3的栅极连接节点N1)。这里，有效数据刷新频率可等于扫描信号S2的脉冲变化频率。

需要说明的是，针对PMOS晶体管，扫描信号的有效电平为低电平信号，当晶体管为NMOS晶体管时，扫描信号的有效电平则为高电平信号。

作为另一个示例，像素电路的结构可如图8所示。需要说明的是，本申请像素电路的附图中，晶体管位置相同的采用了相同的附图标记，这里不在详细赘述。

如图8所示，补偿晶体管M4和复位晶体管M5为氧化物晶体管。

复位晶体管M5的控制端接收第一扫描信号S1，数据写入晶体管M2的控制端接收第二扫描信号S2，补偿晶体管M4的控制端接收第三扫描信号S3，初始化晶体管M7的控制端接收第四扫描信号S3。

如图8和图9所示，第二扫描信号S2和第三扫描信号S3同时输入有效电平，数据写入晶体管M2和补偿晶体管M4导通，数据信号Vdata写入驱动晶体管M3的栅极，第二扫描信号S2和第三扫描信号S3的有效电平重叠时间段为有效数据写入阶段d。这里，有效数据刷新频率可等于第二扫描信号S2和第三扫描信号S3的有效电平重叠时间段的脉冲变化频率，也可以理解为有效数据刷新频率可等于第二扫描信号S2的脉冲变化频率。

作为另一个示例，为了优化像素电路的结构，像素电路的结构可如图10所示，图11示出了图10的一种时序示意图。

如图10和图11所示，像素电路的工作过程包括偏置阶段p和有效数据写入阶段d，在有效数据写入阶段d，数据写入晶体管M2用于提供数据信号Vdata，在偏置阶段p，数据写入晶体管M2用于提供偏置信号Vobs。

在偏置阶段p，第二扫描信号S2为低电平信号，数据写入晶体管M2导通、驱动晶体管M3导通，偏置信号Vobs写入驱动晶体管M3的漏极，用于调整驱动晶体管M3的偏置状态。

其中，偏置信号Vobs的电压值可以大于等于数据信号Vdata的电压值，或者，偏置信号Vobs的电压值可以小于数据信号Vdata的电压值。

像素电路的工作过程包括数据写入帧和保持帧，数据写入帧包括偏置阶段，和/或，保持帧包括偏置阶段。

如图10和图11所示，在有效数据写入阶段d，第二扫描信号S2为低电平信号，数据晶体管M2导通，第三扫描信号S3为高电平信号，补偿晶体管M4导通，数据信号Vdata写入驱动晶体管M3的栅极。第二扫描信号S2和第三扫描信号S3的有效电平重叠时间段为有效数据写入阶段d。这里，有效数据刷新频率可等于第二扫描信号S2和第三扫描信号S3的有效电平重叠时间段的脉冲变化频率。

作为又一个示例，像素电路的结构可如图12所示，图13示出了图12的一种时序示意图。

如图12和图13所示，本实施例相较于图8所示的像素电路，图12提供的像素电路还包括偏置晶体管M8，偏置晶体管M8用于调整驱动晶体管M3的偏置状态，偏置晶体管M8第一极接收偏置信号Vobs，偏置晶体管M8的第二极连接驱动晶体管M3的输入端N2。

像素电路的工作过程可包括偏置阶段p和有效数据写入阶段d，在有效数据写入阶段d，数据写入晶体管M2用于提供数据信号Vdata，在偏置阶段p，偏置晶体管M8用于提供偏置信号Vobs。在偏置阶段p，第五扫描信号S5为低电平信号，偏置晶体管M8导通、驱动晶体管M3导通，偏置信号Vobs写入驱动晶体管M3的漏极，用于调整驱动晶体管M3的偏置状态。

其中，偏置信号Vobs的电压值可以大于等于数据信号Vdata的电压值，或者，偏置信号Vobs的电压值可以小于数据信号Vdata的电压值。

像素电路的工作过程包括数据写入帧和保持帧，数据写入帧包括偏置阶段，和/或，保持帧包括偏置阶段。

可选的，第五扫描信号S5与第四扫描信号S4可以为相同的扫描信号。

如图12和图13所示，在有效数据写入阶段d，第二扫描信号S2为低电平信号，数据晶体管M2导通，第三扫描信号S3为高电平信号，补偿晶体管M4导通，数据信号Vdata写入驱动晶体管M3的栅极。第二扫描信号S2和第三扫描信号S3的有效电平重叠时间段为有效数据写入阶段d。这里，有效数据刷新频率可等于第二扫描信号S2和第三扫描信号S3的有效电平重叠时间段的脉冲变化频率。

作为又一个示例，像素电路的结构可如图14所示，图15示出了图14的一种时序示意图。

如图14和图15所示，复位晶体管M5，用于选择性地为驱动晶体管M3的栅极提供复位信号Vref1。如图14所示，复位晶体管M5连接于驱动晶体管M3的输出端N3。

如图14和图15示，像素电路的工作过程包括复位阶段c、偏置阶段p和有效数据写入阶段d。在有效数据写入阶段d，数据写入晶体管M2用于提供数据信号Vdata，在复位阶段c，复位晶体管M5用于提供复位信号Vref1，在偏置阶段p，复位晶体管M5用于提供偏置信号Vobs。在偏置阶段p，第一扫描信号S1为低电平信号，复位晶体管M5导通，偏置信号Vobs写入驱动晶体管M3的漏极，用于调整驱动晶体管M3的偏置状态。

其中，偏置信号Vobs的电压值可以大于等于复位信号Vref1的电压值，或偏置信号Vobs的电压值可以小于复位信号Vref1的电压值。

可选的，第一扫描信号S2和第五扫描信号S5可以为相同的扫描信号。

像素电路的工作过程包括数据写入帧和保持帧，数据写入帧包括偏置阶段，和/或，保持帧包括偏置阶段。

如图14和图15所示，在有效数据写入阶段d，第二扫描信号S2为低电平信号，数据晶体管M2导通，第三扫描信号S3为高电平信号，补偿晶体管M4导通，数据信号Vdata写入驱动晶体管M3的栅极。第二扫描信号S2和第三扫描信号S3的有效电平重叠时间段为有效数据写入阶段d。这里，有效数据刷新频率可等于第二扫描信号S2和第三扫描信号S3的有效电平重叠时间段的脉冲变化频率。

在一些实施例中，在第一显示区101的像素电路的有效数据刷新频率为第二显示区102的像素电路的有效数据刷新频率的K1倍的情况下，第一触发信号STV1的脉冲变化频率可为第二触发信号STV2的脉冲变化频率的K1倍，K1＞1。这里，通过将两个触发信号的脉冲变化频率之间的倍数关系与两个显示区的有效数据刷新频率之间的倍数关系保持同步，可避免第一驱动电路和第二驱动电路输出的信号紊乱，从而避免闪屏等显示不良现象。

例如，第一显示区101的像素电路的有效数据刷新频率为120HZ，第二显示区102的像素电路的有效数据刷新频率为60HZ，则K1＝2。示例性的，第一触发信号STV1的脉冲变化频率与第一显示区101的像素电路的有效数据刷新频率可相等。第二触发信号STV2的脉冲变化频率与第二显示区102的像素电路的有效数据刷新频率可相等。

在另一些实施例中，在第一显示区101的像素电路的有效数据刷新频率为第二显示区102的像素电路的有效数据刷新频率的K2倍的情况下，K2＞1，第一触发信号STV1的脉冲变化频率可为第二触发信号STV2的脉冲变化频率的K2倍，第一时钟信号的脉冲变化频率可为第二时钟信号的脉冲变化频率的K2倍。这里，通过将两个触发信号的脉冲变化频率之间的倍数关系、两个时钟信号的脉冲变化频率之间的倍数关系，均与两个显示区的有效数据刷新频率之间的倍数关系保持同步，可进一步避免第一驱动电路和第二驱动电路输出的信号紊乱，从而进一步避免闪屏等显示不良现象。

第一时钟信号的脉冲变化频率为第二时钟信号的脉冲变化频率的K2倍，具体可包括：第一子时钟信号CK1的脉冲变化频率为第三子时钟信号CK2的脉冲变化频率的K2倍，第二子时钟信号XCK1的脉冲变化频率为第四子时钟信号XCK2的脉冲变化频率的K2倍。

在一些实施例中，可以保持两个触发信号的有效脉冲时间长度不变，改变两者的占空比，以实现两个触发信号的脉冲变化频率不同。其中，占空比可为有效脉冲时间长度与无效脉冲时间长度的比值。

具体的，在第一触发信号STV1的脉冲变化频率大于第二触发信号STV2的脉冲变化频率的情况下，如图16所示，第一触发信号STV1的有效脉冲时间长度为t1，第一触发信号STV1的无效脉冲时间长度为t2，第二触发信号STV2的有效脉冲时间长度为t3，第二触发信号STV2的无效脉冲时间长度为t4，t1＝t3，

示例性的，t1＜t2，t3＜t4。

如上文介绍的，第一驱动电路输出的第一驱动信号可控制像素电路中的晶体管导通或者截止，而第一驱动电路的各级第一移位寄存器可移位输出第一触发信号的有效脉冲，因此第一触发信号的有效脉冲可理解为能够控制晶体管导通，第一触发信号的无效脉冲可理解为能够控制晶体管关断。同理，第二触发信号的有效脉冲可理解为能够控制晶体管导通，第二触发信号的无效脉冲可理解为能够控制晶体管关断。本文的附图中以两个触发信号的有效脉冲为低电平，无效脉冲为高电平示意，这并不用于限定本申请。

本申请实施例中，由于两个触发信号的有效脉冲时间长度相等，因此第一驱动电路和第二驱动电路分别控制的像素电路的晶体管给的导通时间相等，也就是两个显示区内的像素电路的充电时间可相等，有利于提高充电效果的一致性。

在t1＝t3且

t4＝n*t2+(n-1)*t1，n≥2，且n为整数。

如此一来，可保证t4足够大，进而保证第二触发信号STV2的脉冲变化频率小于第一触发信号STV1的脉冲变化频率。

在另一些实施例中，可以保持两个触发信号的占空比不变，改变两者的有效脉冲时间长度，以实现两个触发信号的脉冲变化频率不同。

具体的，在第一触发信号STV1的脉冲变化频率大于第二触发信号STV2的脉冲变化频率的情况下，如图17所示，第一触发信号STV1的有效脉冲时间长度为t1，第一触发信号STV1的无效脉冲时间长度为t2，第二触发信号STV2的有效脉冲时间长度为t3，第二触发信号STV2的无效脉冲时间长度为t4，t1＜t3，

可理解的是，t2＜t4。

本申请实施例中，由于两个触发信号的占空比相等，相当于将第一触发信号STV1的有效脉冲时间长度和无效脉冲时间长度进行同等倍数的拉长，进而可得到第二触发信号STV2，或者说，相当于将第二触发信号STV2的有效脉冲时间长度和无效脉冲时间长度进行同等倍数的缩短，进而可得到第一触发信号STV1，如此一来可方便形成第一触发信号STV1和第二触发信号STV2。

例如，第一显示区101的像素电路的有效数据刷新频率为第二显示区102的像素电路的有效数据刷新频率的K1倍，在t1＜t3，

可理解的是，这样相当于将第一触发信号STV1的有效脉冲时间长度和无效脉冲时间长度均按照K1倍拉长，以得到第二触发信号STV2，如此一来可进一步避免第一驱动电路和第二驱动电路输出的信号紊乱，从而进一步避免闪屏等显示不良现象。

在一些实施例中，在第一触发信号STV1的脉冲变化频率为第二触发信号STV2的脉冲变化频率的K2倍，第一时钟信号的脉冲变化频率为第二时钟信号的脉冲变化频率的K2倍的情况下，如图18所示，第一触发信号STV1的有效脉冲时间长度为t1，第一触发信号STV1的无效脉冲时间长度为t2，第二触发信号STV2的有效脉冲时间长度为t3，第二触发信号STV2的无效脉冲时间长度为t4，

可理解的是，这样相当于将第一触发信号STV1的有效脉冲时间长度和无效脉冲时间长度均按照K2倍拉长，以得到第二触发信号STV2，以及相当于将第一时钟信号的有效脉冲时间长度和无效脉冲时间长度均按照K2倍拉长，以得到第二时钟信号，如此一来可进一步避免第一驱动电路和第二驱动电路输出的信号紊乱，从而进一步避免闪屏等显示不良现象。

第一时钟信号的有效脉冲的电平可以和第一触发信号的有效脉冲的电平相同，第一时钟信号的无效脉冲的电平可以和第一触发信号的无效脉冲的电平相同。第二时钟信号的有效脉冲的电平可以和第二触发信号的有效脉冲的电平相同，第二时钟信号的无效脉冲的电平可以和第二触发信号的无效脉冲的电平相同。例如，第一时钟信号和第二时钟信号的有效脉冲均为低电平，第一时钟信号和第二时钟信号的无效脉冲均为高电平。

如图18所示，第一时钟信号所包括的第一子时钟信号CK1和第二子时钟信号XCK1的有效脉冲时间长度均为t5，第一子时钟信号CK1和第二子时钟信号XCK1的无效脉冲时间长度均为t6。第二时钟信号所包括的第三子时钟信号CK2和第四子时钟信号XCK2的有效脉冲时间长度均为t7，第三子时钟信号CK2和第四子时钟信号XCK2的无效脉冲时间长度均为t8。

对于单个时钟信号来说，在不同阶段其脉冲变化频率也可不同。在一些实施例中，显示面板中像素电路的工作过程可包括数据写入帧和保持帧。在数据写入帧，数据信号写入像素电路的驱动晶体管的栅极。在保持帧，数据信号不再写入像素电路的驱动晶体管的栅极，驱动晶体管的栅极保持数据写入帧内写入的数据信号。

第一时钟信号在数据写入帧的脉冲变化频率与其在保持帧的脉冲变化频率可不同。和/或，第二时钟信号在数据写入帧的脉冲变化频率与其在保持帧的脉冲变化频率可不同。

本申请实施例中，由于数据写入帧和保持帧对数据信号的写入需求是不同的，因此将第一时钟信号和/或第二时钟信号在数据写入帧和保持帧的脉冲变化频率设置为不同，可灵活适用数据写入帧和保持帧的不同需求。

具体的，第一时钟信号包括第一子时钟信号CK1和第二子时钟信号XCK1，第一子时钟信号CK1在数据写入帧的脉冲变化频率与其在保持帧的脉冲变化频率可不同，第二子时钟信号XCK1在数据写入帧的脉冲变化频率与其在保持帧的脉冲变化频率可不同。第一子时钟信号CK1和第二子时钟信号XCK1在数据写入帧的脉冲变化频率可相同，第一子时钟信号CK1和第二子时钟信号XCK1在保持帧的脉冲变化频率可相同。

第二时钟信号包括第三子时钟信号CK2和第四子时钟信号XCK2，第三子时钟信号CK2在数据写入帧的脉冲变化频率与其在保持帧的脉冲变化频率可不同，第四子时钟信号XCK2在数据写入帧的脉冲变化频率与其在保持帧的脉冲变化频率可不同。第三子时钟信号CK2和第四子时钟信号XCK2在数据写入帧的脉冲变化频率与其在保持帧的脉冲变化频率可相同，第三子时钟信号CK2和第四子时钟信号XCK2在保持帧的脉冲变化频率与其在保持帧的脉冲变化频率可相同。

作为一个示例，第一时钟信号在数据写入帧的脉冲变化频率大于其在保持帧的脉冲变化频率；和/或，第二时钟信号在数据写入帧的脉冲变化频率大于其在保持帧的脉冲变化频率。

本申请实施例中，由于保持帧不需要写入数据信号，因此将第一时钟信号和/或第二时钟信号在保持帧的脉冲变化频率相对较小，可在避免影响数据写入的同时，进一步降低功耗。

具体的，如图19所示，第一时钟信号包括第一子时钟信号CK1和第二子时钟信号XCK1，第一子时钟信号CK1在数据写入帧的脉冲变化频率大于其在保持帧的脉冲变化频率，第二子时钟信号XCK1在数据写入帧的脉冲变化频率大于其在保持帧的脉冲变化频率。第一子时钟信号CK1和第二子时钟信号XCK1在数据写入帧的脉冲变化频率可相同，第一子时钟信号CK1和第二子时钟信号XCK1在保持帧的脉冲变化频率可相同。

第二时钟信号包括第三子时钟信号CK2和第四子时钟信号XCK2，第三子时钟信号CK2在数据写入帧的脉冲变化频率大于其在保持帧的脉冲变化频率，第四子时钟信号XCK2在数据写入帧的脉冲变化频率大于其在保持帧的脉冲变化频率。第三子时钟信号CK2和第四子时钟信号XCK2在数据写入帧的脉冲变化频率与其在保持帧的脉冲变化频率可相同，第三子时钟信号CK2和第四子时钟信号XCK2在保持帧的脉冲变化频率与其在保持帧的脉冲变化频率可相同。

对于不同第一时钟信号和第二时钟信号来说，两者的脉冲变化频率不同可以指两者的脉冲变化频率在数据写入帧不同。例如，如图20所示，在数据写入帧，第一时钟信号的脉冲变化频率和第二时钟信号的脉冲变化频率不同；在保持帧，第一时钟信号在的脉冲变化频率和第二时钟信号的脉冲变化频率可相同。

具体的，第一时钟信号包括第一子时钟信号CK1和第二子时钟信号XCK1，第二时钟信号包括第三子时钟信号CK2和第四子时钟信号XCK2。在数据写入帧，第一子时钟信号CK1的脉冲变化频率和第三子时钟信号CK2的脉冲变化频率不同，第二子时钟信号XCK1的脉冲变化频率和第四子时钟信号XCK2的脉冲变化频率不同。在保持帧，第一子时钟信号CK1的脉冲变化频率和第三子时钟信号CK2的脉冲变化频率相同，第二子时钟信号XCK1的脉冲变化频率和第四子时钟信号XCK2的脉冲变化频率相同。

在一些实施例中，如图21所示，显示面板100还可以包括第三显示区103和第三驱动电路30。第三显示区103分布有像素电路Pixel。为了更好的区分像素电路Pixel所属的区域，图21中使用了不同填充颜色来表示第一显示区101、第二显示区102和第三显示区103内的像素电路Pixel。

第三驱动电路30可包括多级第三移位寄存器VSR3。第三驱动电路30用于接收第三控制信号，并根据第三控制信号生成第三驱动信号。第三驱动电路30将其生成的第三驱动信号提供至第三显示区103内的像素电路Pixel，这样第三显示区103内的像素电路Pixel的晶体管可在第三驱动信号的控制下导通或关断。

作为一个示例，第三驱动电路30可为扫描驱动电路，这样第三驱动信号的类型可为图2所示的扫描信号Scan(n-1)、Scan(n)，第三驱动电路30向第三显示区103的像素电路Pixel提供扫描信号Scan(n-1)、Scan(n)。

作为另一个示例，第三驱动电路30可为发光驱动电路，这样第三驱动信号的类型可为图2所示的发光控制信号Emit，第三驱动电路30向第三显示区103的像素电路Pixel提供发光控制信号Emit。

本申请实施例中，第一控制信号的脉冲变化频率、第二控制信号的脉冲变化频率和第三控制信号的脉冲变化频率不同。

可理解的是，第三控制信号也为脉冲信号。如图22所示，第三控制信号也可包括交替的高电平和低电平。例如第三控制信号的周期为T3，第三控制信号的脉冲变化频率可理解为第三控制信号在单位时间内(例如1秒内)完成周期性变化的次数，第三控制信号的脉冲变化频率可等于1/T3。

例如，第一控制信号的脉冲变化频率可为120HZ，第二控制信号的脉冲变化频率可为90HZ，第三控制信号的脉冲变化频率可为60HZ。当然这些数字仅仅是一种示例，并不用于限定本申请。

根据本申请实施例，针对不同的显示区对驱动电路进行了分区域设计，具体的，通过第一驱动电路驱动第一显示区的像素电路，通过第二驱动电路驱动第二显示区的像素电路，通过第三驱动电路驱动第三显示区的像素电路，第一驱动电路接收第一控制信号，第二驱动电路接收第二驱动信号，第三驱动电路接收第三驱动信号，由于第一控制信号的脉冲变化频率、第二控制信号的脉冲变化频率和第三控制信号的脉冲变化频率不同，第一驱动电路生成的第一驱动信号、第二驱动电路生成的第二驱动信号、第三驱动电路生成的第三驱动信号也会有所不同，因此可灵活的实现第一显示区、第二显示区和第三显示区的不同显示需求。

在一些示例中，第三移位寄存器VSR3的电路结构可以和第一移位寄存器VSR1的电路结构相同，不同之处在于，如图23所示，第三驱动电路30接收的第三控制信号可包括第三触发信号STV3和第三时钟信号，本文中均以第三时钟信号可包括第五子时钟信号CK3和第六子时钟信号XCK3为例进行说明。第三移位寄存器VSR3的工作过程与第一移位寄存器VSR1的工作过程可相同，在第三触发信号STV3和第三时钟信号的控制下，第三驱动电路30的各级第三移位寄存器VSR3的输出端OUT3可输出第三驱动信号。

可理解的是，上一级第三移位寄存器VSR3的输出端输出的信号可作为下一级第三移位寄存器VSR3的第三触发信号。

作为一个示例，第一触发信号STV1的脉冲变化频率、第二触发信号STV2的脉冲变化频率和第三触发信号STV3的脉冲变化频率可不同，且第一时钟信号的脉冲变化频率、第二时钟信号的脉冲变化频率和第三时钟信号的脉冲变化频率可不同。

第一时钟信号的脉冲变化频率、第二时钟信号的脉冲变化频率和第三时钟信号的脉冲变化频率不同，具体可包括：第一子时钟信号CK1的脉冲变化频率、第三子时钟信号CK2的脉冲变化频率和第五子时钟信号CK3的脉冲变化频率可不同，第二子时钟信号XCK1的脉冲变化频率、第四子时钟信号XCK2的脉冲变化频率和第六子时钟信号XCK3的脉冲变化频率可不同。

作为另一个示例，第一触发信号STV1的脉冲变化频率、第二触发信号STV2的脉冲变化频率和第三触发信号STV3的脉冲变化频率可不同，且第一时钟信号的脉冲变化频率和第二时钟信号的脉冲变化频率不同，第三时钟信号的脉冲变化频率与第一时钟信号的脉冲变化频率和第二时钟信号的脉冲变化频率中的一者相同。也就是说，第三显示区共用第一显示区和第二显示区中一者的时钟信号，如此一来，可减少时钟信号端的数量，有利于降低成本。

在一些实施例中，可根据三个显示区各自对应的有效数据刷新频率，来设置共用时钟信号的两个显示区。

例如，第一显示区101包括第M行至第N行像素电路Pixel，第M行至第N行像素电路Pixel的有效数据刷新频率为F1。第二显示区102包括第P行至第Q行像素电路Pixel，第P行至第Q行像素电路Pixel的有效数据刷新频率为F2。第三显示区103包括第R行至第S行像素电路Pixel，第R行至第S行像素电路Pixel的有效数据刷新频率为F3。

在|F3-F1|＜|F3-F2|的情况下，第三时钟信号的脉冲变化频率与第二时钟信号的脉冲变化频率可相同。也就是说，第三显示区对应的有效数据刷新频率更接近第一显示区对应的有效数据刷新频率，这样两个有效数据刷新频率比较接近的显示区可以共用时钟信号，这样可保证第三显示区具有相对较好的显示效果。

在F1＞F2的情况下，第一时钟信号的脉冲变化频率大于第二时钟信号的脉冲变化频率，第三时钟信号的脉冲变化频率等于第二时钟信号的脉冲变化频率。也就是说，第三显示区共用第二显示区对应的较低的第二时钟信号的脉冲变化频率，这样可进一步降低功耗。

第三时钟信号的脉冲变化频率与第二时钟信号的脉冲变化频率相同，具体可包括：第五子时钟信号CK3的脉冲变化频率与第三子时钟信号CK2的脉冲变化频率相同，第六子时钟信号XCK3的脉冲变化频率与第四子时钟信号XCK2的脉冲变化频率相同。

如上文介绍的，第一触发信号STV1的脉冲变化频率和第二触发信号STV2的脉冲变化频率可不同。作为一个示例，可以设置不同的触发信号线来分别传输第一触发信号STV1和第二触发信号STV2。具体的，如图24所示，显示面板100还可以包括第一触发信号线41和第二触发信号线51，第一触发信号线41用于为第一级第一移位寄存器VSR1提供第一触发信号STV1。第二触发信号线51用于为第一级第二移位寄存器VSR2提供第二触发信号STV2。

本申请实施例中，通过设置两条触发信号线，可将第一驱动电路10和第二驱动电路20相互独立，可提高第一驱动电路10和第二驱动电路20的工作稳定性；另外，可第一驱动电路10和第二驱动电路20可同时开始工作，这样一帧内第一驱动电路10只需驱动第一显示区的多行像素电路，第二驱动电路20只需驱动第二显示区的多行像素电路，相对于一帧内要驱动显示面板的所有行像素电路，第一驱动电路10和第二驱动电路20在一帧内驱动的像素电路的行数减少了，因此像素电路的充电时间可以得到延长，有利于提高充电效果，进而提高显示效果。

作为另一个示例，可以仅设置一条触发信号线并在第一移位寄存器VSR1和第二移位寄存器VSR2之间连接变频模块。具体的，如图25所示，显示面板100还可以包括第一触发信号线41和变频模块60。第一触发信号线41用于为第一级第一移位寄存器VSR1提供第一触发信号STV1。变频模块60连接在第一移位寄存器VSR1和第二移位寄存器VSR2之间，变频模块60可用于生成第二触发信号STV2，并将第二触发信号STV2提供至第一级第二移位寄存器VSR2。

具体的，变频模块60可连接在最后一级第一移位寄存器VSR1的输出端和第一级第二移位寄存器VSR2的触发信号输入端之间，变频模块60可用于改变最后一级第一移位寄存器VSR1输出的第一驱动信号的脉冲变化频率，以得到第二触发信号STV2，并将第二触发信号STV2提供至第一级第二移位寄存器VSR2。

本申请实施例中，通过设置变频模块60，可减少触发信号线的数量，有利于实现窄边框。

本申请实施例以触发信号为例介绍了变频模块，可理解的是，变频模块不仅适用于对触发信号的变频，还可适用于对时钟信号的变频，这里不再重复赘述。

示例性的，变频模块60可包括控制端、输入端和输出端。变频模块60的输入端连接第一移位寄存器VSR1的输出端，例如变频模块60的输入端可连接最后一级第一移位寄存器VSR1的输出端。变频模块60的输出端连接第二移位寄存器VSR2的触发信号输入端，例如变频模块60的输出端连接第一级第二移位寄存器VSR2的触发信号输入端。变频模块60的控制端可接收控制信号，变频模块60可在控制信号的控制下导通或者关断。

变频模块60可包括晶体管，晶体管的栅极g作为变频模块60的控制端，晶体管的第一极作为变频模块60的输入端，晶体管的第二极作为变频模块60的输出端。晶体管的第一极可为源极，晶体管的第二极可为漏极。

在一些示例中，可设置不同的控制信号线来分别传输第一控制信号和第二控制信号。请继续参考图24，显示面板100还可以包括第一控制信号线40和第二控制信号线50。第一控制信号线40可用于为第一驱动电路10提供第一控制信号，第二控制信号线50可用于为第二驱动电路20提供第二控制信号。第一控制信号线40的走线长度大于第二控制信号线50的走线长度，第一控制信号线40的走线宽度大于第二控制信号线50的走线宽度。如此一来，可使第一控制信号线40和第二控制信号线50的阻抗相当，有利于提高显示均一性。

具体的，第一控制信号线40可包括第一触发信号线41和第一时钟信号线42。第一时钟信号线42可包括第一子时钟信号线421和第二子时钟信号线422。第一触发信号线41连接第一级第一移位寄存器VSR1，第一触发信号线41用于为第一级第一移位寄存器VSR1提高第一触发信号STV1。第一子时钟信号线421和第二子时钟信号线422与各个第一移位寄存器VSR1均连接，用于为各个第一移位寄存器VSR1提供第一子时钟信号CK1和第二子时钟信号XCK1。

第二控制信号线50可包括第二触发信号线51和第二时钟信号线52。第二时钟信号线52可包括第三子时钟信号线521和第四子时钟信号线522。第二触发信号线51连接第一级第二移位寄存器VSR2，第二触发信号线51用于为第一级第二移位寄存器VSR2提高第二触发信号STV2。第三子时钟信号线521和第四子时钟信号线522与各个第二移位寄存器VSR2均连接，用于为各个第二移位寄存器VSR2提供第三子时钟信号CK2和第四子时钟信号XCK2。

第一触发信号线41的走线长度大于第二触发信号线51的走线长度，且第一触发信号线41的走线宽度大于第二触发信号线51的走线宽度。

第一子时钟信号线421的走线长度大于第三子时钟信号线521的走线长度，且第一子时钟信号线421的走线宽度大于第三子时钟信号线521的走线宽度。

第二子时钟信号线422的走线长度大于第四子时钟信号线522的走线长度，且第二子时钟信号线422的走线宽度大于第四子时钟信号线522的走线宽度。

作为一个示例，如图24所示，在行方向X上，第一控制信号线40和第二控制信号线50可在第一移位寄存器VSR1和第二移位寄存器VSR2远离显示区的一侧。也就是说，第一控制信号线40在显示面板出光面上的正投影与第一移位寄存器VSR1在显示面板出光面上的正投影可以无交叠，和/或，第二控制信号线50在显示面板出光面上的正投影与第二移位寄存器VSR2在显示面板出光面上的正投影可以无交叠。

作为另一个示例，第一控制信号线40在显示面板出光面上的正投影与第一移位寄存器VSR1在显示面板出光面上的正投影可以交叠，和/或，第二控制信号线50在显示面板出光面上的正投影与第二移位寄存器VSR2在显示面板出光面上的正投影可以交叠。如此一来，有利于实现窄边框。

示例性的，第一控制信号线40在显示面板出光面上的正投影与第二移位寄存器VSR2在显示面板出光面上的正投影也可以交叠。

如上文介绍的，第一控制信号线40可包括第一触发信号线41和第一时钟信号线42。第二控制信号线50可包括第二触发信号线51和第二时钟信号线52。

作为一个示例，第一触发信号线41和第一时钟信号线42可位于同一膜层；和/或，第二触发信号线51和第二时钟信号线52可位于同一膜层。

由于第一触发信号线41和第一时钟信号线42均需要连接第一驱动电路10，两者位于同一膜层可方便制备。同理，由于第二触发信号线51和第二时钟信号线52均需要连接第二驱动电路20，两者位于同一膜层可方便制备。

具体的，第一时钟信号线42可包括第一子时钟信号线421和第二子时钟信号线422。第一触发信号线41、第一子时钟信号线421和第二子时钟信号线422可位于同一膜层。

具体的，第二时钟信号线52可包括第三子时钟信号线521和第四子时钟信号线522。第二触发信号线51、第三子时钟信号线521和第四子时钟信号线522可位于同一膜层。

作为另一个示例，第一触发信号线41和第一时钟信号线42可位于不同膜层；和/或，第二触发信号线51和第二时钟信号线52可位于不同膜层。由于触发信号线和时钟信号线传输的信号不同，通常相同时间内，时钟信号的电压翻转频率要大于触发信号的电压翻转频率，将触发信号线和时钟信号线设置在不同膜层，可减小两种信号线之间的干扰。

具体的，第一时钟信号线42可包括第一子时钟信号线421和第二子时钟信号线422。第一子时钟信号线421和第二子时钟信号线422可位于同一膜层，或者，第一子时钟信号线421和第二子时钟信号线422可位于不同膜层。第一触发信号线41与第一子时钟信号线421、第二子时钟信号线422中的任意一者均位于不同膜层。

具体的，第二时钟信号线52可包括第三子时钟信号线521和第四子时钟信号线522。第三子时钟信号线521和第四子时钟信号线522可位于同一膜层，或者，第三子时钟信号线521和第四子时钟信号线522可位于不同膜层。第二触发信号线51和第三子时钟信号线521、第四子时钟信号线522中的任意一者均位于不同膜层。

在一些实施例中，如图27所示，显示面板的膜层结构可包括层叠设置的衬底01、第一半导体层b1、第一金属层M1、第二金属层M2、第三金属层M3和第四金属层M4，相邻金属层之间相互绝缘设置，且金属层与第一半导体层b1之间绝缘设置。作为一个示例，显示面板可以为低温多晶氧化物(Low Temperature Polycrystalline Oxide，LTPO)型显示面板，如图27所示，显示面板的还可以包括第一半导体层b2，第一半导体层b2可位于第二金属层M2和第三金属层M3之间，且第一半导体层b2与第二金属层M2、第三金属层M3之间相互绝缘设置。

在第一触发信号线41和第一时钟信号线42位于不同膜层的情况下，第一触发信号线41可位于第三金属层M3，第一时钟信号线42可位于第四金属层M4。第一子时钟信号线421和第二子时钟信号线422均可位于第四金属层M4。

在第二触发信号线51和第二时钟信号线52位于不同膜层的情况下，第二触发信号线51可位于第三金属层M3，第二时钟信号线52可位于第四金属层M4。第三子时钟信号线521和第四子时钟信号线522均可位于第四金属层M4。

在另一些实施例中，如图28所示，图28与图27的不同之处在于，显示面板的膜层结构还可包括辅助金属层M0，辅助金属层M0位于衬底01与第一半导体层b1之间，且辅助金属层M0与第一半导体层b1之间绝缘设置。

在第一触发信号线41和第一时钟信号线42位于不同膜层的情况下，第一触发信号线41可位于第三金属层M3，第一时钟信号线42可位于第四金属层M4或者辅助金属层M0。例如，第一子时钟信号线421和第二子时钟信号线422均可位于第四金属层M4。又例如，第一子时钟信号线421和第二子时钟信号线422均可位于辅助金属层M0。又例如，第一子时钟信号线421和第二子时钟信号线422中的一者可位于第四金属层M4，另一者可位于辅助金属层M0。

在第二触发信号线51和第二时钟信号线52位于不同膜层的情况下，第二触发信号线51可位于第三金属层M3，第二时钟信号线52可位于第四金属层M4或者辅助金属层M0。例如，第三子时钟信号线521和第四子时钟信号线522均可位于第四金属层M4。又例如，第三子时钟信号线521和第四子时钟信号线522均可位于辅助金属层M0。又例如，第三子时钟信号线521和第四子时钟信号线522中的一者可位于第四金属层M4，另一者可位于辅助金属层M0。

在一些实施例中，第一控制信号线40和第二控制信号线50可位于不同膜层。如图29所示，第一控制信号线40在显示面板出光面上的正投影与第二控制信号线50在显示面板出光面上的正投影可以交叠。如此一来，有利于实现窄边框。

例如，第一触发信号线41和第二触发信号线51可位于不同膜层，第一触发信号线41在显示面板出光面上的正投影与第二触发信号线51在显示面板出光面上的正投影可以交叠。

第一子时钟信号线421和第三子时钟信号线521可位于不同膜层，第一子时钟信号线421在显示面板出光面上的正投影与第三子时钟信号线521在显示面板出光面上的正投影可以交叠。

第二子时钟信号线422和第四子时钟信号线522可位于不同膜层，第二子时钟信号线422在显示面板出光面上的正投影与第四子时钟信号线522在显示面板出光面上的正投影可以交叠。

如图30所示，第一驱动电路10可位于显示面板在行方向X上的一侧，第二驱动电路20可位于显示面板在行方向X上的另一侧。第一驱动电路10的多级第一移位寄存器VSR可在列方向Y上排布，第二驱动电路20的多级第二位寄存器VSR2也可在列方向Y上排布。

显示面板还可以包括第一控制信号线40、第二控制信号线50和多个虚拟移位寄存器Dummy VSR。

第一控制信号线40用于为第一移位寄存器VSR1提供第一控制信号。第二控制信号线50用于为第二移位寄存器VSR2提供第二控制信号。

在行方向X的两侧均分布有虚拟移位寄存器Dummy VSR，部分虚拟移位寄存器Dummy VSR连接至第一控制信号线40，部分虚拟移位寄存器Dummy VSR连接至第二控制信号线50。

本申请实施例中，通过设置虚拟移位寄存器，并使虚拟移位寄存器连接至第一控制信号线，部分虚拟移位寄存器连接至第二控制信号线，虚拟移位寄存器和实际的移位寄存器一起构成第一控制信号线和第二控制信号线的负载，这样可平衡第一控制信号线和第二控制信号线负载，降低因负载不同而导致的信号差异，有助于提升显示效果。

虚拟移位寄存器Dummy VSR的电路结构与第一移位寄存器VSR1和/或第二移位寄存器VSR2的电路机构可相同。虚拟移位寄存器Dummy VSR与像素电路Pixel无连接。

请继续参考图30，虚拟移位寄存器Dummy VSR可包括第一虚拟移位寄存器DummyVSR1和第二虚拟移位寄存器Dummy VSR2。

第一控制信号线40连接i1个第一移位寄存器VSR1和j1个第一虚拟移位寄存器Dummy VSR1，第二控制信号线50连接i2个第二移位寄存器VSR2和j2个第二虚拟移位寄存器Dummy VSR2，i1+j1＝i2+j2。

如此一来，第一控制信号线和第二控制信号线负载相同，进一步降低因负载不同而导致的信号差异，从而更有助于提升显示效果。

具体的，第一控制信号线40可包括第一触发信号线41和第一时钟信号线42。第一时钟信号线42可包括第一子时钟信号线421和第二子时钟信号线422。其中，第一子时钟信号线421和第二子时钟信号线422均与各个第一虚拟移位寄存器Dummy VSR1连接。多个第一虚拟移位寄存器Dummy VSR1之间级联，最后一级第一移位寄存器VSR1的输出端可连接至第一级第一虚拟移位寄存器Dummy VSR1的触发信号输入端。第一驱动电路10可靠近第一显示区101，多个第一虚拟移位寄存器Dummy VSR1可靠近第二显示区102。

第二控制信号线50可包括第二触发信号线51和第二时钟信号线52。第二时钟信号线52可包括第三子时钟信号线521和第四子时钟信号线522。其中，多个第二虚拟移位寄存器Dummy VSR2之间级联，最后一级第二虚拟移位寄存器Dummy VSR2的输出端可连接至第一级第二移位寄存器VSR2的触发信号输入端。第二触发信号线51连接第一级第二虚拟移位寄存器Dummy VSR2的触发信号输入端。第三子时钟信号线521和第四子时钟信号线522均与各个第二虚拟移位寄存器Dummy VSR2连接。

在一些实施例中，如图31所示，显示面板100还可包括第三显示区103。对应于第三显示区103可设置有第三驱动电路30。第三驱动电路30包括多级第三移位寄存器VSR3，第三驱动电路30用于接收第三控制信号，第三驱动电路30为第三显示区103的像素电路Pixel提供第三驱动信号。

第一驱动电路10可位于显示面板在行方向X上的一侧，第二驱动电路20可位于显示面板在行方向X上的另一侧，第三驱动电路30和第二驱动电路20位于显示面板的同一侧。

在列方向Y上，第一显示区101位于第二显示区102和第三显示区103之间。在列方向Y上，第一驱动电路10的两侧可均设置有虚拟移位寄存器Dummy VSR，第二驱动电路20和第三驱动电路30之间可设置有虚拟移位寄存器Dummy VSR。

如图31所示，第一驱动电路10上方的称为第一子虚拟移位寄存器Dummy VSR11，第一驱动电路10下方的称为第二子虚拟移位寄存器Dummy VSR12，多个第一子虚拟移位寄存器Dummy VSR11之间级联，最后一级第一子虚拟移位寄存器Dummy VSR11输出端可连接至第一级第一移位寄存器VSR1的触发信号输入端。多个第二子虚拟移位寄存器Dummy VSR12之间级联，最后一级第一移位寄存器VSR1的输出端可连接至第一级第二子虚拟移位寄存器Dummy VSR12的触发信号输入端。

第一控制信号线40可包括第一触发信号线41和第一时钟信号线42。第一时钟信号线42可包括第一子时钟信号线421和第二子时钟信号线422。其中，第一子时钟信号线421和第二子时钟信号线422均与各个第一子虚拟移位寄存器Dummy VSR11连接，且第一子时钟信号线421和第二子时钟信号线422均与各个第二子虚拟移位寄存器Dummy VSR12连接。第一触发信号线41连接至第一级第一子虚拟移位寄存器Dummy VSR11的触发信号输入端。

第二控制信号线50可包括第二触发信号线51和第二时钟信号线52。第二时钟信号线52可包括第三子时钟信号线521和第四子时钟信号线522。第三驱动电路30的各个第三移位寄存器VSR3可与第三子时钟信号线521和第四子时钟信号线522均连接，也就是说第三驱动电路30和第二驱动电路20共用时钟信号线。

第二触发信号线51可连接至第一级第二移位寄存器VSR2的触发信号输入端。

显示面板还可包括第三触发信号线71，第三触发信号线71连接至第一级第三移位寄存器VSR3，用于为第三移位寄存器VSR3提供第三触发信号。

多个第二虚拟移位寄存器Dummy VSR2之间级联，最后一级第三移位寄存器VSR3的输出端可连接至第二虚拟移位寄存器Dummy VSR2的触发信号输入端。

当然，在具有三个显示区的情况下，也可按照其它方式连接控制信号线与虚拟移位寄存器。

基于相同的发明构思，本申请实施例还提供一种集成芯片用于为上述实施例提供的显示面板提供信号。显示面板包括：第一显示区和第二显示区；第一驱动电路，包括多级第一移位寄存器，用于接收第一控制信号，为第一显示区的像素电路提供第一驱动信号；第二驱动电路，包括多级第二移位寄存器，用于接收第二控制信号，为第二显示区的像素电路提供第二驱动信号；第一控制信号的脉冲变化频率和第二控制信号的脉冲变化频率不同；集成芯片提供第一控制信号和第二控制信号中的至少一者。

需要说明的是，本实施例中，第一控制信号和第二控制信号中的至少一者由集成芯片提供，前述任一实施例中的第一控制信号和第二控制信号具备的特征，均可以由集成芯片提供。

基于同一发明构思，本申请实施例还提供一种显示装置，该显示装置包括本申请实施例提供的显示面板。因此，该显示装置具备本申请实施例提供的显示面板及其驱动方法的技术特征，能够达到本申请实施例提供的显示面板的有益效果，相同之处可参照上述对本申请实施例提供的显示面板的描述，在此不再赘述。

示例性的，图32示出根据本申请实施例提供的显示装置的一种结构示意图。图32是本申请实施例提供的一种显示装置的结构示意图。图32提供的显示装置1000包括本申请上述任一实施例提供的显示面板100。图32实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本申请实施例提供的显示装置，可以是可穿戴产品、电脑、电视、车载显示装置等其他具有显示功能的显示装置，本申请对此不作具体限制。本申请实施例提供的显示装置，具有本申请实施例提供的显示面板的有益效果，具体可以参考上述各实施例对于显示面板的具体说明，本实施例在此不再赘述。

依照本申请如上文所述的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该申请仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。