SOI衬底及其制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种SOI衬底及其制备方法。

背景技术

SOI(Semiconductor-On-Insulator，即绝缘体上半导体)衬底是指顶部半导体层和衬底之间引入一层埋氧化层的三层结构，该SOI衬底的三层结构的出现主要是为了彻底消除体硅工艺中的寄生闩锁效应。SOI衬底可以有效降低电路中的寄生电容Coff，提高射频器件的品质因子，在射频的应用上有很大的前景。然而，SOI衬底的顶部半导体层的厚度均匀性较差。

发明内容

本申请提供一种SOI衬底及其制备方法，旨在解决现有SOI衬底的顶部半导体层的厚度均匀性较差的问题。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种绝缘体上半导体(Semiconductor On Insulator，SOI)衬底的制备方法，该SOI的制备方法包括：

提供承载晶圆和顶层晶圆；其中，所述承载晶圆和所述顶层晶圆分别包括半导体衬底和介质层；

对所述顶层晶圆的介质层进行图案化处理，以露出所述顶层晶圆的所述半导体衬底的部分；

在所述顶层晶圆的所述半导体衬底和所述介质层上形成键合半导体层，并将所述键合半导体层与所述承载晶圆的所述介质层键合在一起；

移除所述顶层晶圆的所述半导体衬底、图案化的所述介质层和至少部分的所述键合半导体层，其中，残留的所述键合半导体层作为所述SOI衬底的顶部半导体层，所述顶层晶圆中的图案化的所述介质层作为移除标识以精确控制残留的所述顶部半导体层的厚度。

在一个实施例中，所述顶层晶圆的所述半导体衬底的材质为单晶硅；

所述在所述顶层晶圆的所述半导体衬底和所述介质层上形成键合半导体层的步骤，包括：

采用外延生长的方式在所述顶层晶圆的所述半导体衬底上生长单晶硅，直至在所述顶层晶圆的所述介质层上生长形成所述键合半导体层。

在一个实施例中，所述移除所述顶层晶圆的所述半导体衬底、图案化的所述介质层和至少部分的所述键合半导体层的步骤，包括：

移除所述顶层晶圆的所述半导体衬底，以露出图案化的所述介质层；

移除图案化的所述介质层，以露出所述键合半导体层；

对所述键合半导体层背离所述承载晶圆的一侧表面进行钝化处理，以使所述键合半导体层的部分转化为钝化层；

移除所述钝化层，以形成所述顶部半导体层。

在一个实施例中，经图案化处理之后的所述顶层晶圆的介质层上形成多个通孔，所述通孔贯穿所述顶层晶圆的介质层，且所述通孔的孔径小于200nm。

在一个实施例中，采用湿法刻蚀的方式移除图案化的所述介质层和/或所述钝化层。

在一个实施例中，图案化的所述介质层和/或所述钝化层为氧化硅层；

所述湿法刻蚀的刻蚀液为氢氟酸。

在一个实施例中，采用离子注入的方式钝化所述键合半导体层，以使所述键合半导体层的表面部分转化为所述钝化层。

在一个实施例中，所述移除所述顶层晶圆的所述半导体衬底的步骤之后，还包括：

减薄所述顶层晶圆的所述介质层，减薄后的所述顶层晶圆的所述介质层的厚度不小于0.05um。

在一个实施例中，所述提供承载晶圆的步骤包括：

在半导体衬底上形成多晶硅层；

在所述多晶硅层背离所述半导体衬底的一侧表面形成介质层。

为解决上述技术问题，本申请采用的另一个技术方案是：提供一种采用上述所涉及的制备方法制备的SOI衬底，该SOI衬底包括：半导体衬底、介质层以及顶部半导体层；其中，介质层层叠于所述半导体衬底的一侧表面；顶部半导体层层叠于所述介质层背离所述半导体衬底的一侧表面，且所述顶部半导体的厚度均一。

本申请实施例的有益效果，区别于现有技术：本申请实施例提供的SOI衬底的制备方法，通过提供承载晶圆和顶层晶圆；其中，承载晶圆和顶层晶圆分别包括半导体衬底和介质层；然后对顶层晶圆的介质层进行图案化处理，以露出顶层晶圆的半导体衬底的部分；之后在顶层晶圆的半导体衬底和介质层上形成键合半导体层，并将键合半导体层与承载晶圆的介质层键合在一起；最后移除顶层晶圆的半导体衬底、图案化的介质层和至少部分的键合半导体层；并将残留的键合半导体层作为SOI衬底的顶部半导体层；其中，由于该制备方法，通过将顶层晶圆中的图案化的介质层作为移除标识，可以精确控制残留的键合半导体层的厚度，并将残留的厚度均一的键合半导体层作为最终SOI衬底的顶部半导体层，从而使制得的SOI衬底的顶部半导体层的厚度均匀性较好。

附图说明

图1为本申请一实施例提供的SOI衬底的制备方法的流程图；

图2为本申请一实施例提供的顶层晶圆的结构示意图；

图3为本申请另一实施例提供的承载晶圆的结构示意图；

图4为顶层晶圆经图案化处理之后的结构示意图；

图5为在图4所示结构上形成键合半导体层的结构示意图；

图6为图5所示结构与承载晶圆键合后的结构示意图；

图7至图10为步骤S4的具体流程对应的结构示意图。

附图标记说明

1/1’-半导体衬底；2/2’-介质层；21-通孔；3-多晶硅层；4-键合半导体层；5-钝化层；6-顶部半导体层。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

相关技术中，SOI衬底的制造主要存在注入隔离技术，智能剥离技术以及硅片键合技术。其中注入隔离和智能剥离技术目前主要被国外先进晶圆厂垄断；硅片键合技术常采用P++和P--的腐蚀技术来控制顶部半导体层的厚度；顶部半导体层的厚度均匀性较差，一般用来制作厚膜(厚度>1um)的SOI衬底。

基于此，本申请实施例提供一种SOI衬底的制备方法，该方法将顶层晶圆中的图案化的介质层作为移除标识，可以精确控制残留的键合半导体层的厚度，并将残留的厚度均一的键合半导体层作为最终SOI衬底的顶部半导体层，有效提高了制备所得的SOI衬底的顶部半导体层的厚度的均匀性。

下面结合附图和实施例对本申请进行详细的说明。

请参阅图1至图2，其中，图1为本申请一实施例提供的SOI衬底的制备方法的流程图；图2为本申请一实施例提供的顶层晶圆的结构示意图。在本实施例中，提供一种SOI衬底的制备方法，该方法包括：

步骤S1：提供承载晶圆和顶层晶圆；其中，承载晶圆和顶层晶圆分别包括半导体衬底和介质层。

在一些实施例中，结合图2-图3，图3为本申请另一实施例提供的承载晶圆的结构示意图；承载晶圆和顶层晶圆的结构类似，以顶层晶圆为例。顶层晶圆的半导体衬底1和介质层2层叠设置，其中，半导体衬底1的材质包括单晶硅，半导体衬底1具体可以是单晶硅衬底。介质层2可以是氧化硅层，比如二氧化硅层。半导体衬底1的厚度可与现有购买到的晶圆的厚度相同。在一些实施例中，顶层晶圆的介质层2的厚度大于0.1um，比如，0.1um、0.15um、0.18um、0.20um、0.25um、或0.30um等等。承载晶圆的介质层2’的厚度可以是0.2um～0.8um；比如0.2um、0.3um、0.4um、0.5um、0.6um、0.7um、或0.8um等等，承载晶圆的介质层2’作为SOI衬底的BOX(Buried Oxide，埋氧层)。

在另一些实施例中，参见图3，提供承载晶圆的步骤包括：

步骤A：在半导体衬底1’上形成多晶硅层3。

半导体衬底1’可以是硅衬底；多晶硅层3的厚度为1.5um～2.5um；比如1.5um、1.8um、2.0um、2.3um、2.5um等等。

步骤B：在多晶硅层3背离半导体衬底1’的一侧表面形成介质层2’。

介质层2’可以是氧化硅层，比如二氧化硅层。介质层2’的厚度可以是0.2um～0.8um；比如0.2um、0.3um、0.4um、0.5um、0.6um、0.7um、0.8um等等。

上述通过在承载晶圆的半导体衬底1’和介质层2’之间进一步设置多晶硅层3，多晶硅层作为富陷阱层捕捉埋氧层和衬底中游离的寄生电荷(parasitic charge)，确保衬底具备非常高的电阻率。

步骤S2：对顶层晶圆的介质层进行图案化处理，以露出顶层晶圆的半导体衬底的部分。

参见图4，图4为顶层晶圆经图案化处理之后的结构示意图；在具体实施过程中，在图3所示的介质层2表面沉积光刻胶，然后进行曝光、显影、刻蚀工艺，并停止在半导体衬底1的表面；之后移除光刻胶，并清洗顶层晶圆。

如图4所示，经图案化处理之后的顶层晶圆的介质层2上具有多个通孔21，通孔21贯穿介质层2，并露出半导体衬底1朝向介质层2的一侧表面的部分。在一些实施例中，为了使后续形成于通孔21内的键合半导体层4，可以在步骤S43中被完全钝化，需要控制形成于通孔21内的键合半导体层4的直径小于200nm。因此，在刻蚀形成通孔21的过程中，需要控制通孔21的孔径。具体的，通孔21的孔径小于200nm，比如180nm、150nm、120nm或100nm。

步骤S3：在顶层晶圆的半导体衬底和介质层上形成键合半导体层，并将键合半导体层与承载晶圆的介质层键合在一起。

参见图5，图5为在图4所示结构上形成键合半导体层4的结构示意图；在具体实施过程中，可以采用外延生长的方式在顶层晶圆的半导体衬底1上生长单晶硅，直至在顶层晶圆的介质层2上生长形成键合半导体层4。在具体实施过程中，可进一步对介质层2上的键合半导体层4的表面进行化学机械研磨，以得到均匀厚度的键合半导体层4。

其中，如图5所示，键合半导体层4的部分嵌于介质层2内，即形成于多个通孔21内，并与半导体衬底1朝向介质层2的一侧表面接触，键合半导体层4的其余部分形成于介质层2背离半导体衬底1的一侧表面。其中，形成于介质层2背离半导体衬底1的一侧表面上的键合半导体层4的厚度具体可根据实际需求的顶部半导体层6的厚度选择设定。比如，通过控制生长时间、生长速率等控制形成于介质层2背离半导体衬底1的一侧表面上的键合半导体层4的厚度。

键合半导体层4与承载晶圆的介质层2’键合后的产品结构可参见图6，图6为图5所示结构与承载晶圆键合后的结构示意图。键合半导体层4与承载晶圆的键合工艺可与现有SOI衬底中顶层晶圆和承载晶圆的键合工艺相同或相似，具体可参见现有技术。

步骤S4：移除顶层晶圆的半导体衬底、图案化的介质层和至少部分的键合半导体层，其中，残留的键合半导体层作为SOI衬底的顶部半导体层。

在一个实施方式中，参见图7至图10，为步骤S4的具体流程对应的结构示意图；步骤S4具体包括：

步骤S41：移除顶层晶圆的半导体衬底1，以露出图案化的介质层2。

其中，经步骤S41处理之后的产品结构具体可参见图7。

具体的，可以采用粗磨和/或精磨的方式对顶层晶圆的半导体衬底1进行移除。其中，粗磨去除大部分余量，最后所达到的效果要保持到大致的几何形状与粗糙度；通常公差在0.02毫米，表面粗糙度在Ra0.8左右。粗磨能提高磨削效率，减少磨具的磨损。对工件有保护及润滑作用，对工件去毛刺、飞边、倒圆角、除氧化皮、除锈、强化金属表面的作用，为精磨留均衡的余量；让精磨磨出来的尺寸稳定，光洁度更好。精磨是发生在粗磨的基础上，结果是能够保持最精确的几何形状以及精细的裂纹深度。精磨的公差在0.005毫米，表面粗糙度在Ra0.2左右。

在具体实施过程中，可以先对顶层晶圆的半导体衬底1进行粗磨，然后对半导体衬底1进行细磨以露出图案化的介质层2，图案化的介质层2作为晶圆减薄的停止层。具体的，精磨可进一步减薄图案化的介质层2；只要顶层晶圆的半导体衬底1上经过步骤S41处理之后仍存在残留的图案化的介质层2即可。具体的，经过步骤S41处理之后残留的图案化的介质层2的厚度不小于0.05um。

可以理解，相比于直接打磨顶层晶圆的半导体衬底1以形成顶部半导体层的方案，上述方案通过提前对顶层晶圆的介质层2进行处理，并将顶层晶圆中的图案化的介质层2作为移除顶层晶圆的半导体衬底1的停止层，或作为移除顶层晶圆中的半导体衬底1和介质层2的停止层，该移除操作没有直接作用于顶层晶圆的介质层2背离半导体衬底1的一侧表面的键合半导体层4，不会对键合半导体层4的厚度造成影响，至于移除操作可能导致介质层2或者嵌于介质层2内的键合半导体层4的厚度不均问题，由于在后续经过步骤S42至步骤S44处理之后，该介质层2和嵌设于介质层2的键合半导体层4均会被移除，因此，介质层2和嵌于介质层2内的键合半导体层4的厚度不均不会对最终形成的顶部半导体层6的厚度造成影响，从而使得该方法可以精确控制残留的键合半导体层4，即最终的顶部半导体层6的厚度，提高顶部半导体层6的厚度均匀性，扩展了SOI衬底的应用。

步骤S42：移除图案化的介质层2，以露出键合半导体层4。

其中，经步骤S42处理之后的产品结构具体可参见图8。

具体的，可以采用湿法刻蚀的方式移除图案化的介质层2。其中，湿法刻蚀的刻蚀液对键合半导体层4和介质层2具有非常好的选择比，可以避免移除过程对键合半导体层4造成损坏或影响。在一个实施例中，键合半导体层4为单晶硅，介质层2为氧化硅层，比如二氧化硅层，刻蚀液为氢氟酸(HF)。

步骤S43：对键合半导体层4背离承载晶圆的一侧表面进行钝化处理，以使键合半导体层4的部分转化为钝化层5。

其中，经步骤S43处理之后的产品结构具体可参见图9。

具体的，可以采用离子注入的方式钝化露出的键合半导体层4，以使键合半导体层4的表面部分转化为钝化层5。其中，注入的离子可以是氧离子，使用的气体为氧气、臭氧、NO、N

上述采用离子注入的方式钝化键合半导体层4，可以保证原处于介质层2内的键合半导体层4能够被完全钝化，从而保证后续步骤S44可以将原处于介质层2内的键合半导体层4完全去除，避免对最终形成的顶部半导体层6的厚度和平整度造成影响。

在具体实施过程中，原嵌入顶层晶圆的介质层2的键合半导体层4(可称之为嵌入部)被全部钝化。沿SOI衬底的层叠方向，设于顶层晶圆的介质层2背离半导体衬底1的一侧表面的键合半导体层4(可称之为残留部)，其背离承载晶圆的一侧表面的部分被钝化，以形成钝化层5。可以理解，未被钝化的残留的键合半导体层4形成最终SOI衬底的顶部半导体层6。

步骤S44：移除钝化层5，以形成顶部半导体层6。

其中，经步骤S44处理之后的产品结构具体可参见图10。

具体的，可以采用湿法刻蚀的方式移除钝化层5。其中，湿法刻蚀的刻蚀液对钝化层5和键合半导体层4具有非常好的选择比；如此，可以在移除钝化层5的过程中，避免刻蚀液进一步刻蚀键合半导体层4，影响键合半导体层4的表面平整度的情况发生。

在一个实施例中，键合半导体层4为单晶硅层，钝化层5为氧化硅层，比如二氧化硅层；刻蚀液具体为氢氟酸(HF)。在另一个实施例中，键合半导体层4为单晶硅层，钝化层5为氮化硅层；刻蚀液具体为磷酸，比如偏磷酸(HPO

可以理解，沿垂直于键合半导体层4的厚度方向的平面，键合半导体层4的每一位置，离子注入的深度均相同，因此，转化为钝化层5的部分的每一位置的厚度相同或几乎相同。移除钝化层5之后，剩余的残留部(即顶部半导体层6)的每一位置的厚度也相同或几乎相同，从而使最终形成的顶部半导体层6具有较好的均一性。

本实施例提供的SOI衬底的制备方法，通过提供承载晶圆和顶层晶圆；其中，承载晶圆和顶层晶圆分别包括半导体衬底1和介质层2；然后对顶层晶圆的介质层2进行图案化处理，以露出顶层晶圆的半导体衬底1的部分；之后在顶层晶圆的半导体衬底1和介质层2上形成键合半导体层4，并将键合半导体层4与承载晶圆的介质层2’键合在一起；最后移除顶层晶圆的半导体衬底1、图案化的介质层2和至少部分的键合半导体层4；并将残留的键合半导体层4作为SOI衬底的顶部半导体层6；其中，由于该制备方法，将顶层晶圆中的图案化的介质层2作为移除标识，可以精确控制残留的键合半导体层4的厚度，并将残留的厚度均一的键合半导体层4作为最终SOI衬底的顶部半导体层6，从而使制得的SOI衬底的顶部半导体层6的厚度均匀性较好。

在一个实施例中，如图10所示，还提供一种SOI衬底，该SOI衬底具体采用上述SOI衬底的制备方法所制得。该SOI衬底包括半导体衬底1’、介质层2’和顶部半导体层6。

其中，介质层2’层叠于半导体衬底1’的一侧表面；顶部半导体层6层叠于介质层2’背离半导体衬底1’的一侧表面，且顶部半导体层6的厚度均一。

半导体衬底1’可以是硅衬底，介质层2’为氧化硅层，比如二氧化硅层。顶部半导体层6可以是单晶硅层。具体的，半导体衬底1’和介质层2’的具体结构与功能可参见上述承载晶圆中的半导体衬底1’和介质层2’的具体结构与功能，在此不再赘述。顶部半导体层6为上述实施例提供的SOI衬底的制备方法中移除钝化层5之后，残留的键合半导体层4，具体结构与功能可参见上文相关描述。

本实施例提供的SOI衬底的顶部半导体层6的厚度均匀性较好，扩展了SOI衬底的应用范围。

以上仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。