半导体存储器件的子字线驱动器电路和包括该子字线驱动器电路的半导体存储器件

相关申请的交叉引用

本公开要求于2021年10月27日在韩国知识产权局提交的韩国专利申请No.10-2021-0144382的优先权，其全部内容通过引用合并于此。

技术领域

本公开涉及存储器，并且更具体地涉及驱动字线的子字线驱动器电路和包括该子字线驱动器电路的半导体存储器件。

背景技术

最近，基于用户对高性能的需求，各种电子系统中使用的半导体存储器件的容量和速度已经增加。动态随机存取存储器(DRAM)是易失性存储器件的典型示例。DRAM的存储器单元以电荷的形式将数据存储在单元电容器中。通过使用字线和位线向DRAM的存储器单元写入或从其读出数据。连接到字线的存储器单元可以构成一行，并且可以基于施加到字线的电压来操作。

然而，随着DRAM的容量增加，连接到一条字线的存储器单元的数量可能会增加，并且字线之间的距离(或单元间距)可能会缩小。在字线电压被施加到与这种增加数量的存储器单元连接的字线的情况下，延迟可能成为关注的问题。为了减轻字线电压的延迟，可以使用将一条字线划分为多条子字线并通过使用子字线驱动器来驱动每条子字线的技术。

发明内容

本发明构思的实施例可以提供能够提高性能的半导体存储件的子字线驱动器电路和包括子字线驱动器电路的半导体存储器件。

本发明构思的实施例提供了一种包括第一子字线驱动器和第二子字线驱动器的半导体存储器件。第一子字线驱动器包括第一晶体管，该第一晶体管响应于驱动信号而向沿第一方向延伸的第一字线提供负电压。第二子字线驱动器包括第二晶体管，该第二晶体管响应于驱动信号而向沿第一方向延伸的第二字线提供负电压。第一晶体管和第二晶体管包括第一有源图案、第二有源图案和栅极图案。第一有源图案沿与第一方向相交的第二方向延伸，并且通过第一直接接触部与第一字线连接。第二有源图案沿第二方向延伸，在第二方向上与第一有源图案间隔开第一间隙，并且通过第二直接接触部与第二字线连接。栅极图案在第一有源图案的一部分上并且在第二有源图案的一部分上，使得栅极图案与第一有源图案和第二有源图案部分地重叠。第一有源图案与第三直接接触部连接，该第三直接接触部不与栅极图案重叠，并且提供负电压。第二有源图案与第四直接接触部连接，该第四直接接触部不与栅极图案重叠，并且提供负电压。

本发明构思的实施例还提供了一种半导体存储器件的子字线驱动器电路。子字线驱动器电路包括第一有源图案、第二有源图案和栅极图案。第一有源图案在衬底中，并且包括第一晶体管的第一漏区和第一源区，该第一晶体管使用负电压对未激活且沿第一方向延伸的第一字线进行预充电。第二有源图案在衬底中，并且包括第二晶体管的第二漏区和第二源区，该第二晶体管使用负电压对未激活且沿第一方向延伸的第二字线进行预充电。栅极图案在第一有源图案的一部分上并且在第二有源图案的一部分上，并且与第一有源图案和第二有源图案部分地重叠。

本发明构思的实施例还提供了一种半导体存储器件，包括：第一子字线驱动器，驱动沿第一方向延伸的第一字线；以及第二子字线驱动器，驱动沿第一方向延伸的第二字线。第一子字线驱动器包括第一晶体管，该第一晶体管响应于驱动信号而使用负电压对第一字线进行预充电。第二子字线驱动器包括第二晶体管，该第二晶体管响应于驱动信号而使用负电压对第二字线进行预充电。第一晶体管和第二晶体管包括第一有源图案、第二有源图案和栅极图案。第一有源图案沿与第一方向相交的第二方向延伸，并且通过第一直接接触部与第一字线连接。第二有源图案沿第二方向延伸，在第二方向上与第一有源图案间隔开第一间隙，并且通过第二直接接触部与第二字线连接。栅极图案在第一有源图案的一部分和第二有源图案的一部分上，并且与第一有源图案和第二有源图案部分地重叠。

因此，第一保持晶体管和第二保持晶体管共享栅极图案，但是包括由器件隔离区分离的相应的源区。因此，与将第一保持晶体管和第二保持晶体管的源区合并的结构相比，可以防止由于栅极图案下方的短路现象引起的字线之间的干扰，并且可以减小源区之间的在第二方向上的间隙。

附图说明

下面将参考附图更详细地描述示例实施例。

图1示出了根据本发明构思的实施例的存储器系统的框图。

图2示出了根据本发明构思的实施例的图1中的存储器控制器的框图。

图3示出了根据本发明构思的实施例的图1中的半导体存储器件的示例的框图。

图4示出了图3的半导体存储器件中的第一存储体阵列的示例。

图5示出了根据本发明构思的实施例的图3的半导体存储器件中的第一存储体阵列的示例。

图6示出了根据本发明构思的实施例的图5中的第一存储体阵列的一部分。

图7示出了根据本发明构思的实施例的图6中的相邻的子字线驱动器的框图。

图8示出了图7所示的子字线驱动器的配置的电路图。

图9示出了说明图8的第一子字线驱动器的操作的波形图。

图10示出了根据本发明构思的实施例的图8中的NMOS区的布局的示例的视图。

图11示出了沿图10中的线A-A’截取的NMOS区的截面图。

图12示出了沿图10中的线B-B’截取的NMOS区的截面图。

图13示出了示意性地示出了根据本发明构思的实施例的保持晶体管的沟道形状的视图。

图14示出了根据本发明构思的实施例的图8中的NMOS区的布局的另一示例的视图。

图15示出了根据本发明构思的实施例的图8中的NMOS区的布局的另一示例的视图。

图16示出了根据本发明构思的实施例的半导体存储器件的框图。

图17示出了根据本发明构思的实施例的包括堆叠存储器件的半导体封装的配置图。

具体实施方式

下面将参照附图更全面地描述各种示例实施例，在附图中示出了示例实施例。

如在发明构思的领域中常见的，可以依据执行所描述的一个或多个功能的块来描述和示出实施例。在本文中可以称为单元或模块等的这些块通过诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等的模拟和/或数字电路物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可以体现在一个或多个半导体芯片中，或者体现在诸如印刷电路板等的衬底支撑件上。构成块的电路可以由专用硬件或由处理器(例如，一个或多个编程的微处理器和相关联的电路)来实现，或者由用于执行该块的一些功能的专用硬件和用于执行该块的其他功能的处理器的组合来实现。在不脱离本发明构思的范围的情况下，实施例的每个块可以物理地分成两个或更多个交互且离散的块。类似地，在不脱离本发明构思的范围的情况下，实施例的块可以物理地组合成更复杂的块。

图1示出了根据本发明构思的实施例的存储器系统的框图。

参照图1，存储器系统20可以包括存储器控制器30和半导体存储器件200。

存储器控制器30可以控制存储器系统20的整体操作。存储器控制器30可以控制外部主机和半导体存储器件200之间的整体数据交换。例如，存储器控制器30可以响应于来自主机的请求，在半导体存储器件200中写入数据或从半导体存储器件200读取数据。

另外，存储器控制器30可以向半导体存储器件200发出操作命令，以控制半导体存储器件200。在一些示例实施例中，半导体存储器件200是包括动态存储器单元的存储器件，例如，动态随机存取存储器(DRAM)、双倍数据率5(DDR5)同步DRAM(SDRAM)或DDR6 SDRAM。

存储器控制器30向半导体存储器件200发送时钟信号CK(时钟信号CK可以被称为命令时钟信号)、命令CMD和地址(信号)ADDR。当存储器控制器30从半导体存储器件200读取数据信号DQ时，存储器控制器30可以从半导体存储器件200接收数据选通信号DQS。地址ADDR可以伴随命令CMD，并且地址ADDR可以被称为访问地址。

存储器控制器30可以包括控制存储器控制器30的整体操作的中央处理单元(CPU)35。

半导体存储器件200可以包括存储数据信号DQ的存储器单元阵列(MCA)310、控制逻辑电路210和纠错码(ECC)引擎350。

控制逻辑电路210可以控制半导体存储器件200的操作。存储器单元阵列310可以包括多个存储器单元行，并且存储器单元行中的每一行可以包括多个易失性存储器单元。

ECC引擎350可以对要存储在存储器单元阵列310的目标页中的写入数据执行ECC编码操作以生成奇偶校验数据，并且可以对从目标页读取的数据和奇偶校验数据执行ECC解码操作以纠正读取数据中的错误。

图2示出了根据本发明构思的实施例的图1中的存储器控制器的框图。

参照图2，存储器控制器30可以包括通过总线31彼此连接的CPU 35、刷新管理(RFM)控制逻辑100(例如，RFM控制逻辑电路)、刷新逻辑40(例如，刷新逻辑电路)、主机接口50、调度器55和存储器接口60。

CPU 35可以控制存储器控制器30的整体操作。CPU 35可以控制RFM控制逻辑100、刷新逻辑40、主机接口50、调度器55和存储器接口60。

刷新逻辑40可以生成用于基于半导体存储器件200的刷新间隔来刷新多个存储器单元行的自动刷新命令。

RFM控制逻辑100可以生成与多个存储器单元行的行锤相关联的RFM命令。例如，在时间窗内对特定行的重复访问可以表征为行锤(其也可以被称为行锤事件、行锤条件或锤击)。

主机接口50可以执行与主机(未示出)的接口连接。存储器接口60可以执行与半导体存储器件200的接口连接。

调度器55可以管理存储器控制器30中生成的命令序列的调度和传输。调度器55可以经由存储器接口60向半导体存储器件200发送激活命令和后续命令。

由于存储数据的存储器单元的电荷泄露，半导体存储器件200周期性地执行刷新操作。由于半导体存储器件200的制造工艺的缩小，存储器单元的存储容量减小，并且刷新周期缩短。因为总刷新时间随着半导体存储器件200的存储容量的增加而增加，所以刷新周期进一步缩短。

为了补偿由于对特定行或锤地址的密集访问而引起的相邻存储器单元的劣化，采用了目标行刷新(TRR)方案，并开发了内存刷新方案，以减轻存储器控制器的负担。在TRR方案中，存储器控制器整体负责锤刷新操作，而在内存刷新方案中，半导体存储器件整体负责锤刷新操作。

图3示出了根据本发明构思的实施例的图1中的半导体存储器件的示例的框图。

参照图3，半导体存储器件200可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230(例如，存储体控制逻辑电路)、刷新计数器245、行地址复用器(RA MUX)240、列地址(CA)锁存器250、行解码器260、列解码器270、存储器单元阵列310、读出放大器单元285、I/O门控电路290、ECC引擎350、时钟缓冲器225、选通信号发生器235和数据I/O缓冲器320。

存储器单元阵列310可以包括第一存储体阵列至第十六存储体阵列310a～310s。行解码器260可以包括分别耦接到第一存储体阵列至第十六存储体阵列310a～310s的第一行解码器至第十六行解码器260a～260s，列解码器270可以包括分别耦接到第一存储体阵列至第十六存储体阵列310a～310s的第一列解码器至第十六列解码器270a～270s，并且读出放大器单元285可以包括分别耦接到第一存储体阵列至第十六存储体阵列310a～310s的第一读出放大器至第十六读出放大器285a～285s。在其他示例实施例中，可以包括任意数量的存储体阵列、行解码器、列解码器和读出放大器。

第一存储体阵列至第十六存储体阵列310a～310s、第一行解码器至第十六行解码器260a～260s、第一列解码器至第十六列解码器270a～270s和第一读出放大器至第十六读出放大器285a～285s可以形成第一存储体至第十六存储体。第一存储体阵列至第十六存储体阵列310a～310s中的每一个包括在多条字线WL和多条位线BTL的交叉处形成的多个存储器单元MC。

地址寄存器220可以从存储器控制器30接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220可以向存储体控制逻辑230提供接收到的存储体地址BANK_ADDR，可以向行地址复用器240提供接收到的行地址ROW_ADDR，并且可以向列地址锁存器250提供接收到的列地址COL_ADDR。

存储体控制逻辑230可以响应于存储体地址BANK_ADDR而生成存储体控制信号。响应于存储体控制信号而激活第一行解码器至第十六行解码器260a～260s中与存储体地址BANK_ADDR相对应的一个，并且响应于存储体控制信号而激活第一列解码器至第十六列解码器270a～270s中与存储体地址BANK_ADDR相对应的一个。

行地址复用器240可以从地址寄存器220接收行地址ROW_ADDR，并且可以从刷新计数器245接收刷新行地址REF_ADDR。行地址复用器240可以选择性地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址SRA。从行地址复用器240输出的行地址SRA被施加到第一行解码器至第十六行解码器260a～260s。

刷新计数器245可以在控制逻辑电路210的控制下在正常刷新模式中顺序地增加或减少刷新行地址REF_ADDR。

第一行解码器至第十六行解码器260a～260s中由存储体控制逻辑230激活的一个行解码器可以对从行地址复用器240输出的行地址SRA进行解码，并且可以激活与行地址SRA相对应的字线。例如，激活的行解码器将字线驱动电压施加到与行地址相对应的字线。

列地址锁存器250可以从地址寄存器220接收列地址COL_ADDR，并且可以临时存储接收到的列地址COL_ADDR。在一些实施例中，在突发模式中，列地址锁存器250可以生成从接收到的列地址COL_ADDR递增的列地址COL_ADDR’。列地址锁存器250可以将临时存储或生成的列地址COL_ADDR’施加到第一列解码器至第十六列解码器270a～270s。

第一列解码器至第十六列解码器270a～270s中的激活的一个列解码器通过I/O门控电路290激活与存储体地址BANK_ADDR和列地址COL_ADDR相对应的读出放大器。

I/O门控电路290可以包括用于门控输入/输出数据的电路，并且还可以包括输入数据屏蔽逻辑、用于存储从第一存储体阵列至第十六存储体阵列310a～310s输出的数据的读取数据锁存器、以及用于向第一存储体阵列至第十六存储体阵列310a～310s写入数据的写入驱动器。

从第一存储体阵列至第十六存储体阵列310a～310s中的一个存储体阵列读取的码字CW由与要从其读取数据的一个存储体阵列耦合的读出放大器读出，并且被存储在I/O门控电路290的读取数据锁存器中。在由ECC引擎350对码字CW执行ECC解码之后，可以向数据I/O缓冲器320提供存储在读取数据锁存器中的码字CW作为数据DTA。数据I/O缓冲器320可以将数据DTA转换为数据信号DQ，并且可以将数据信号DQ与数据选通信号DQS一起发送到存储器控制器30。

另一方面，可以从存储器控制器30向数据I/O缓冲器320提供要写入第一存储体阵列至第十六存储体阵列310a～310s中的一个存储体阵列的数据信号DQ。数据I/O缓冲器320可以将数据信号DQ转换为数据DTA，并且可以向ECC引擎350提供数据DTA。ECC引擎350可以对数据DTA执行ECC编码以生成奇偶校验数据(比特)，并且ECC引擎350可以向I/O门控电路290提供包括数据DTA和奇偶校验比特的码字CW。I/O门控电路290可以通过写入驱动器将码字CW写入一个存储体阵列中的子页。

数据I/O缓冲器320可以在半导体存储器件200的写入操作中通过将数据信号DQ转换为数据DTA来向ECC引擎350提供来自存储器控制器30的数据信号DQ，并且可以在半导体存储器件200的读取操作中将来自ECC引擎350的数据DTA转换为数据信号DQ，并且可以向存储器控制器30发送数据信号DQ和数据选通信号DQS。

ECC引擎350可以基于来自控制逻辑电路210的第二控制信号CTL2对数据DTA执行ECC编码(操作)和ECC解码(操作)。

时钟缓冲器225可以接收时钟信号CK，可以通过缓冲时钟信号CK生成内部时钟信号ICK，并且可以向处理命令CMD和地址ADDR的电路组件提供内部时钟信号ICK。

选通信号发生器235可以接收时钟信号CK，可以基于时钟信号CK生成数据选通信号DQS，并且可以向数据I/O缓冲器320提供数据选通信号DQS。

控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以生成用于半导体存储器件200的控制信号，以执行写入操作、读取操作和刷新操作。控制逻辑电路210可以包括对从存储器控制器30接收到的命令CMD进行解码的命令解码器211、以及设置半导体存储器件200的操作模式的模式寄存器212。

例如，命令解码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来生成与命令CMD相对应的控制信号。例如，控制逻辑电路210可以生成用于控制I/O门控电路290的第一控制信号CTL1和用于控制ECC引擎350的第二控制信号CTL2。

图4示出了图3的半导体存储器件中的第一存储体阵列的示例。

参照图4，第一存储体阵列310a包括多条字线WL0～WLm-1(m是大于2的自然数)、多条位线BTL0～BTLs-1(s是大于2的自然数)、以及设置在字线WL0～WLm-1和位线BTL0～BTLs-1之间的交叉处的多个易失性存储器单元MC。存储器单元MC中的每一个包括耦合到字线WL0～WLm-1中的对应的字线和位线BTL0～BTLs-1中的对应的位线的单元晶体管、以及耦合到单元晶体管的单元电容器。存储器单元MC中的每一个可以具有DRAM单元结构。字线WL0～WLm-1沿第一方向D1延伸，并且位线BTL0～BTLs-1沿与第一方向D1相交的第二方向D2延伸。可以用类似的方式配置其他存储体阵列。

耦合到多个存储器单元MC的字线WL0～WLm-1可以被称为第一存储体阵列310a的行，并且耦合到多个存储器单元MC的位线BTL0～BTLs-1可以被称为第一存储体阵列310a的列。

图5示出了根据本发明构思的一些实施例的图3的半导体存储器件中的第一存储体阵列的示例。

参照图5，在第一存储体阵列310(即，图3中的310a)中，可以沿第一方向D1设置I个子阵列块SCB，并且可以沿与第一方向D1基本垂直的第二方向D2设置J个子阵列块SCB。I和J分别表示在第一方向D1和第二方向D2上的子阵列块SCB的数量，并且是大于2的自然数。

在一行中沿第一方向D1设置的I个子阵列块SCB可以被称为行块。虽然在图5中未具体示出，但是多条位线、多条字线和连接到位线和字线的多个存储器单元可以设置在子阵列块SCB中的每一个子阵列块中。

可以在子阵列块SCB之间沿第一方向D1以及在子阵列块SCB中的每一个子阵列块的每一侧上沿第一方向D1设置I+1个子字线驱动器区SWB。子字线驱动器可以设置在子字线驱动器区SWB中。例如，可以在子阵列块SCB之间沿第二方向D2以及在子阵列块SCB中的每一个子阵列块的上方和下方沿第二方向D2设置J+1个位线读出放大器区BLSAB。用于读出存储在存储器单元中的数据的位线读出放大器可以设置在位线读出放大器区BLSAB中。

多个子字线驱动器可以设置在子字线驱动器区SWB中的每一个子字线驱动器区中。一个子字线驱动器区SWB可以与在第一方向D1上与子字线驱动器区SWB相邻的两个子阵列块SCB相关联。

多个连接区CONJ可以被设置为与子字线驱动器区SWB和位线读出放大器区BLSAB相邻。电压发生器(未示出)设置在连接区CONJ中的每一个连接区中。在下文中，可以参照图6描述第一存储体阵列310中的部分400。

图6示出了根据本发明构思的实施例的图5中的第一存储体阵列的一部分。

在图6中，为了便于说明，一起示出了第一行解码器260a以及预解码器412和414。

参照图5和图6，在第一存储体阵列310的部分400中，设置有子阵列块SCB 492、位线读出放大器区490、子字线驱动器区496a和496b、以及连接区CONJ 494。

多个驱动电压发生器(PXID GEN.)420、422、424和426可以设置在连接区CONJ中。

多个子字线驱动器(SWD1～SWD4)430、440、460和470可以设置在子字线驱动器区496a中，并且多个子字线驱动器(SWD5～SWD8)430a、440a、460a和470a可以设置在子字线驱动器区496b中。

行解码器260a可以响应于输入行地址(ROW_ADDR)RA来选择要访问的存储器单元的字线。行解码器260a可以对输入行地址RA进行解码，以生成用于启用对应的字线的字线使能信号NWEI(n是大于”0”的整数)。

在与选定的存储器单元相关联的写入操作模式和读取操作模式中，可以激活行解码器260a的字线使能信号NWEI。此外，在自刷新操作模式中，行解码器260a可以对从刷新计数器245生成的行地址ROW_ADDR进行解码，并且可以启用对应的字线。

预解码器412和414可以响应于行地址ROW_ADDR生成预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>等。例如，预解码器412和414可以对行地址ROW_ADDR的低比特进行解码，以生成与选定的字线相对应的预解码信号PXI(j是大于”0”是整数)。预解码信号PXI可以通过主字线发送到连接区CONJ内的驱动电压发生器420、422、424和426。

驱动电压生成发生器420、422、424和426可以响应于预解码信号PXI<0>、PXI<1>、PXI<2>、PXI<3>等生成用于驱动字线的驱动信号PXID和PXIB。

随着半导体存储器件的集成度和速度变得更高，用于驱动字线的高电压电平可能对半导体存储器件的可靠性产生影响。为了提高半导体存储器件的可靠性，降低高电压电平并且同时禁止/防止由于泄露电流等引起的高电压电平的降低可能是有益的。因此，驱动电压发生器420、422、424和426可以包括上拉驱动器，该上拉驱动器用于向选定的字线提供高电压的目的。通常，上拉驱动器可以用p沟道金属氧化物半导体(PMOS)晶体管来实现。

子字线驱动器430、440、460和470可以响应于字线使能信号NWEI以及驱动信号PXID和PXIB来激活选定的字线或对其进行预充电。在选定存储器单元MC1的情况下，激活字线使能信号NWEI<0>，并且激活由驱动电压发生器420提供的驱动信号PXID<2>和PXIB<2>。在这种情况下，子字线驱动器430可以使用作为驱动信号PXID<2>的电平的高电压来驱动字线WL<1>。子字线驱动器430的操作同样适用于其余子字线驱动器440、460、470、430a、440a、460a和470a。

具体地，子字线驱动器430、440、460、470、430a、440a、460a和470a中的每一个包括相应的保持晶体管(未示出)。保持晶体管可以是n沟道金属氧化物半导体(NMOS)晶体管。

子字线驱动器430、440、460、470、430a、440a、460a和470a可以通过保持晶体管使用负电压对去激活的字线进行预充电。例如，子字线驱动器430可以包括响应于驱动信号PXIB<2>而使用负电压对字线WL<1>进行预充电的保持晶体管。同样，子字线驱动器440可以包括响应于驱动信号PXIB<2>而使用负电压对字线WL<5>进行预充电的保持晶体管。

根据示例实施例，分别在第二方向D2上彼此相邻的子字线驱动器430和440的两个保持晶体管可以合并，以共享栅电极并包括向其提供负电压的单独源极。即，可以设置相邻的子字线驱动器430和440的公共栅电极的图案。例如，对于两个保持晶体管，可以实现有源图案以形成分别连接到字线的分离漏极，并形成用于提供负电压的分离源极。具体地，公共栅电极可以形成为正方形、八边形、圆形或椭圆形。

位线读出放大器区490可以响应于列地址通过选定的列的位线对BTL和BTLB来访问存储器单元。此外，位线读出放大器区490还可以包括用于将输入数据存储在选定的存储器单元中的组件。位线读出放大器区490可以在自刷新模式期间重写存储在存储器单元中的数据。位线读出放大器区490可以与开放位线结构中的存储器单元连接。

子阵列块492可以包括多个存储器单元(例如，所示的MC0～MC7)，该多个存储器单元与字线WL(例如，所示的WL<0>～WL<7>)和位线BTL连接，并且沿行方向(第一方向D1)和列方向(第二方向D2)布置。存储器单元中的每一个可以包括单元电容器和存取晶体管。在每个存储器单元中，存取晶体管的栅极连接到沿行方向布置的字线WL中的任意一条字线。存取晶体管的第一端连接到沿列方向延伸的位线BTL或互补位线BLB。存取晶体管的第二端可以连接到单元电容器。

图7示出了根据本发明构思的实施例的图6中的相邻的子字线驱动器的框图。

参照图7，在图7中示出了驱动字线WL<1>和WL<5>并且彼此相邻的子字线驱动器430和440、以及驱动字线WL<3>和WL<7>并且彼此相邻的子字线驱动器460和470。

子字线驱动器430和440可以在第二方向D2上彼此相邻，并且子字线驱动器460和470可以在第二方向D2上彼此相邻。

可以向所有子字线驱动器430和440提供驱动信号PXID<2>和PXIB<2>。子字线驱动器430可以响应于字线使能信号NWEIB<0>而被激活，并且子字线驱动器440可以响应于字线使能信号NWEIB<1>而被激活。

如果字线使能信号NWEIB<0>被激活为低电平”L”，则子字线驱动器430向字线WL<1>提供通过驱动信号PXID<2>提供的高电压。此外，如果提供了高电平的字线使能信号NWEIB<0>，则子字线驱动器430可以阻断驱动信号PXID<2>，并且可以使用负电压VBB2对可以是非激活字线的字线WL<1>进行预充电。

同样，如果提供了低电平的字线使能信号NWEIB<1>，则子字线驱动器440向字线WL<5>提供通过驱动信号PXID<2>提供的高电压。如果提供了高电平的字线使能信号NWEIB<1>，则子字线驱动器440可以阻断驱动信号PXID<2>，并且可以使用负电压VBB2对字线WL<5>进行预充电。

可以向所有子字线驱动器460和470提供驱动信号PXID<0>和PXIB<0>。子字线驱动器460可以响应于字线使能信号NWEIB<0>而被激活，并且子字线驱动器470可以响应于字线使能信号NWEIB<1>而被激活。

如果字线使能信号NWEIB<0>被激活为低电平”L”，则子字线驱动器440向字线WL<3>提供通过驱动信号PXID<0>提供的高电压。此外，如果提供了高电平的字线使能信号NWEIB<0>，则子字线驱动器460可以阻断驱动信号PXID<0>，并且可以使用负电压VBB2对可以是非激活字线的字线WL<3>进行预充电。

同样，如果提供了低电平的字线使能信号NWEIB<1>，则子字线驱动器470向字线WL<7>提供通过驱动信号PXID<0>提供的高电压。如果提供了高电平的字线使能信号NWEIB<1>，则子字线驱动器470可以阻断驱动信号PXID<0>，并且可以使用负电压VBB2对字线WL<7>进行预充电。

子字线驱动器430和440可以包括用于在预充电操作之后将字线WL<1>和WL<5>保持在负电压VBB2的保持晶体管。保持晶体管可以响应于驱动信号PXIB<2>将字线WL<1>和WL<5>固定/耦合到负电压VBB2的电平。在这种情况下，字线WL<1>和WL<5>可以保持稳定的电压值，而与字线使能信号NWEIB<0>和NWEIB<1>的电平变化或噪声(例如，有噪声的信号)无关。保持晶体管还可以表征为固定晶体管。

子字线驱动器430和440的保持晶体管可以包括提供有负电压VBB2的分离的源区(电极)和施加有驱动信号PXIB<2>的公共栅电极。子字线驱动器430和440的保持晶体管可以包括分别连接到字线WL<1>和WL<5>的两个漏区(电极)。

图8示出了图7所示的子字线驱动器的配置的电路图。

参照图8，子字线驱动器430和440可以具有分别用于驱动字线WL<1>和WL<5>的电路结构，并且子字线驱动器460和470可以具有分别用于驱动字线WL<3>和WL<7>的电路结构。

可以向子字线驱动器430提供来自驱动电压发生器420的驱动信号PXID<2>和PXIB<2>(参见图6)。可以向子字线驱动器430提供来自行解码器260a的字线使能信号NWEIB<0>。

子字线驱动器430包括上拉晶体管PM1、下拉晶体管NM1和保持晶体管KP1。上拉晶体管PM1响应于字线使能信号NWEIB<0>将字线WL<1>上拉到驱动信号PXID<2>的电平。相反，下拉晶体管NM1响应于字线使能信号NWEIB<0>将字线WL<1>下拉到负电压VBB2。

保持晶体管KP1允许字线WL<1>在字线WL<1>被去激活的时间点保持在负电压VBB2的电平。在一些实施例中，保持晶体管KP1具有提供有负电压VBB2的源(电极)和连接到字线WL<1>的漏(电极)，并且响应于与驱动信号PXID<2>互补的驱动信号PXIB<2>而导通或截止。

可以向子字线驱动器440提供来自驱动电压生成器420的驱动信号PXID<2>和PXIB<2>。向子字线驱动器440提供来自行解码器260a的字线使能信号NWEIB<1>。

子字线驱动器440可以包括上拉晶体管PM2、下拉晶体管NM2和保持晶体管KP2。上拉晶体管PM2响应于字线使能信号NWEIB<1>将字线WL<5>上拉到驱动信号PXID<2>的电平。相反，下拉晶体管NM2响应于字线使能信号NWEIB<1>将字线WL<5>下拉到负电压VBB2。

保持晶体管KP2允许字线WL<5>在字线WL<5>被去激活的时间点保持在负电压VBB2的电平。为此，保持晶体管KP2具有提供有负电压VBB2的源极和连接到字线WL<5>的漏极，并且响应于与驱动信号PXID<2>互补的驱动信号PXIB<2>而导通或截止。

可以向子字线驱动器430的保持晶体管KP1和子字线驱动器440的保持晶体管KP2提供与驱动信号PXIB<2>的电压相对应的相同的栅极电压。可以向保持晶体管KP1和KP2的源极提供相同的负电压VBB2。

可以向子字线驱动器460提供来自驱动电压发生器420的驱动信号PXID<0>和PXIB<0>。可以向子字线驱动器460提供来自行解码器260a的字线使能信号NWEIB<0>。

子字线驱动器460包括上拉晶体管PM3、下拉晶体管NM3和保持晶体管KP3。上拉晶体管PM3响应于字线使能信号NWEIB<0>将字线WL<3>上拉到驱动信号PXID<0>的电平。相反，下拉晶体管NM3响应于字线使能信号NWEIB<0>将字线WL<3>下拉到负电压VBB2。

保持晶体管KP3允许字线WL<3>在字线WL<3>被去激活的时间点保持在负电压VBB2的电平。在一些实施例中，保持晶体管KP3具有提供有负电压VBB2的源极和连接到字线WL<3>的漏极，并且响应于与驱动信号PXID<0>互补的驱动信号PXIB<0>而导通或截止。

可以向子字线驱动器470提供来自驱动电压发生器420的驱动信号PXID<0>和PXIB<0>。向子字线驱动器470提供来自行解码器260a的字线使能信号NWEIB<1>。

子字线驱动器470可以包括上拉晶体管PM4、下拉晶体管NM4和保持晶体管KP4。上拉晶体管PM4响应于字线使能信号NWEIB<1>将字线WL<7>上拉到驱动信号PXID<0>的电平。相反，下拉晶体管NM4响应于字线使能信号NWEIB<1>将字线WL<7>下拉到负电压VBB2。

保持晶体管KP4允许字线WL<7>在字线WL<7>被去激活的时间点保持在负电压VBB2的电平。为此，保持晶体管KP4具有提供有负电压VBB2的源极和连接到字线WL<7>的漏极，并且响应于与驱动信号PXID<0>互补的驱动信号PXIB<0>而导通或截止。

可以向子字线驱动器460的保持晶体管KP3和子字线驱动器470的保持晶体管KP4提供与驱动信号PXIB<0>的电压相对应的相同的栅极电压。可以向保持晶体管KP3和KP4的源极提供相同的负电压VBB2。

保持晶体管KP1、KP2、KP3和KP4可以设置在NMOS区450中。

在图8中，(第一)子字线驱动器430和(第二)子字线驱动器440可以被称为子字线驱动器电路，并且(第三)子字线驱动器460和(第四)子字线驱动器470可以被称为另一子字线驱动器电路。

图9示出了说明图8的第一子字线驱动器的操作的波形图。

参照图9，第一子字线驱动器430响应于字线使能信号NWEIB<0>使用高电压VPP或负电压VBB2来驱动字线WL<1>。

第一子字线驱动器430响应于字线使能信号NWEIB<0>上拉或下拉字线WL<1>的电压。假设字线使能信号NWEIB<0>在时间点T1之前处于与非激活状态相对应的高电平“H”。在这种情况下，假设驱动信号PXID<2>处于低电平“L”，并且驱动信号PXIB<2>处于高电平“H”。当字线使能信号NWEIB<0>处于非激活状态时，字线WL<1>可以保持在负电压VBB2。

在时间点T1，字线使能信号NWEIB<0>被激活为低电平。此外，驱动信号PXID<2>可以转变为高电压VPP的电平，并且驱动信号PXIB<2>可以转变为低电平(例如，VSS)。随着字线使能信号NWEIB<0>转变为低电平，上拉晶体管PM1导通，并且下拉晶体管NM1截止。此外，由于驱动信号PXIB<2>保持在低电平，因此保持晶体管KP1截止。

在这种情况下，字线WL<1>与保持晶体管KP1的源极电分离。字线WL<1>与上拉晶体管PM1的源极连接。因此，驱动信号PXID<2>被提供给字线WL<1>。优选地，驱动信号PXID<2>可以具有高电压VPP的电平。通过上拉晶体管PM1的上拉操作，字线WL<1>的电压可以升高到高电压VPP的电平。

在时间点T2，字线使能信号NWEIB<0>被去激活为高电平。另外，驱动信号PXID<2>可以转变为地(VSS)电平，并且驱动信号PXIB<2>可以转变为高电平。随着字线使能信号NWEIB<0>转变为高电平，上拉晶体管PM1截止，并且下拉晶体管NM1导通。保持晶体管KP1根据驱动信号PXIB<2>到高电平的转变而导通。

在这种情况下，字线WL<1>与保持晶体管KP1的源极电连接，并且字线WL<1>与上拉晶体管PM1的源极电分离。因此，字线WL<1>的电压可以通过下拉晶体管NM1和保持晶体管KP1降低到负电压VBB2的电平。

图10示出了根据本发明构思的实施例的图8中的NMOS区的布局的示例的视图。

图10示出了用于形成相邻的子字线驱动器430和440的在NMOS区450中的第一保持晶体管KP1和第二保持晶体管KP2的分离的源区的布局。

另外，图10示出了用于形成相邻的子字线驱动器460和470的在NMOS区450中的第三保持晶体管KP3和第四保持晶体管KP4的分离的源区的布局。

首先，第一有源图案ACT1和第二有源图案ACT2可以形成在衬底(未示出)中。第一有源图案ACT1可以沿第一方向D1和与第一方向D1相交的第二方向D2延伸。

第二有源图案ACT2可以在第二方向D2上与第一有源图案ACT1间隔开第一间隙GAP1，并且可以沿第一方向D1和第二方向D2延伸。

第一有源图案ACT1和第二有源图案ACT2可以关于沿第一方向D1延伸的虚拟参考线VRL1彼此对称。换言之，第一有源图案ACT1和第二有源图案ACT2沿第一间隙GAP1彼此对称。

第一保持晶体管KP1的漏极(区域或端子)、源极(区域或端子)和沟道可以形成在第一有源图案ACT1中。另外，第三保持晶体管KP3的漏极、源极和沟道可以形成在第一有源图案ACT1中。

第二保持晶体管KP2的漏极、源极和沟道可以形成在第二有源图案ACT2中。另外，第四保持晶体管KP4的漏极、源极和沟道可以形成在第二有源图案ACT2中。

第一保持晶体管KP1的源极可以形成在第一有源图案ACT1的连接第一有源图案ACT1和第三直接接触部DC3的部分处。第二保持晶体管KP2的源极可以形成在第二有源图案ACT2的连接第二有源图案ACT2和第四直接接触部DC4的部分处。

第三直接接触部DC3可以形成在第一有源图案ACT1上，使得第三直接接触部DC3不与第一栅极图案453和第二栅极图案453a重叠。

第四直接接触部DC4可以形成在第二有源图案ACT2上，使得第四直接接触部DC4不与第一栅极图案453和第二栅极图案453a重叠。

第三保持晶体管KP3的源极可以形成在第一有源图案ACT1的连接第一有源图案ACT1和第三直接接触部DC3的部分处。第四保持晶体管KP4的源极可以形成在第二有源图案ACT2的连接第二有源图案ACT2和第四直接接触部DC4的部分处。

第一保持晶体管KP1的第一有源图案ACT1通过第一直接接触部DC1与栅极结构GS1连接的部分形成第一保持晶体管KP1的漏极。第一保持晶体管KP1处的栅极结构GS1可以对应于字线。

第二保持晶体管KP2的第二有源图案ACT2通过第二直接接触部DC2与栅极结构GS2连接的区域形成第二保持晶体管KP2的漏极。第二保持晶体管KP2处的栅极结构GS2可以对应于字线。

沿第二方向D2延伸的栅极图案453形成在第一有源图案ACT1和第二有源图案ACT2上，使得栅极图案453与第一有源图案ACT1和第二有源图案ACT2部分重叠。沿第二方向D2延伸的栅极图案453a形成在第一有源图案ACT1和第二有源图案ACT2上，使得栅极图案453a与第一有源图案ACT1和第二有源图案ACT2部分重叠。

栅极图案453和栅极图案453a可以关于沿第二方向D2延伸的虚拟参考线VRL2彼此对称。第一有源图案ACT1和第二有源图案ACT2可以通过器件隔离区(未示出)彼此分离。

栅极图案453和栅极图案453a可以形成为凸多边形的形状。

另外，可以在栅极图案453与第一有源图案ACT1和第二有源图案ACT2之间形成栅极绝缘层(未示出)，并且可以在栅极图案453a与第一有源图案ACT1和第二有源图案ACT2之间形成栅极绝缘层(未示出)。

可以通过使用第五直接接触部DC5向栅极图案453提供驱动信号PXIB<2>。可以通过使用第六直接接触部DC6向栅极图案453a提供驱动信号PXIB<0>。

图11示出了沿图10中的线A-A’截取的NMOS区的截面图。

图11沿第二方向D2和第三方向D3示出了用于形成NMOS区450的P型衬底402、栅极图案453以及字线WL<1>和WL<5>。

参照图11，P型衬底(P-Sub)402可以通过器件隔离区STI分成第一有源图案ACT1和第二有源图案ACT2。

用作第一保持晶体管KP1和第二保持晶体管KP2的漏极的N+掺杂区403a和403b形成在P型衬底402中，并且用作第一保持晶体管KP1和第二保持晶体管KP2的源极的N+掺杂区404a和404b形成在P型衬底402中。栅极绝缘层452和用作第一保持晶体管KP1和第二保持晶体管KP2的栅电极的栅极图案453顺序地堆叠在所得结构上。

用于连接字线WL<1>(即，GS1)和N+掺杂区403a的第一直接接触部DC1可以形成在N+掺杂区403a上。用于连接字线WL<5>(即，GS2)和N+掺杂区403b的第二直接接触部DC2可以形成在N+掺杂区403b上。

因为用作第一保持晶体管KP1和第二保持晶体管KP2的源极的N+掺杂区404a和404b被器件隔离区STI隔开，所以当将图11的结构与将用作第一保持晶体管KP1和第二保持晶体管KP2的源极的N+掺杂区合并的结构进行比较时，可以防止由于栅极图案453下方的短路现象引起的字线之间的干扰，并且可以减小N+掺杂区404a和404b之间在第二方向D2上的间隙。

图12示出了沿图10中的线B-B’截取的NMOS区的截面图。

图12沿第二方向D2和第三方向D3示出了用于形成NMOS区450的P型衬底402、第三直接接触部DC3和第四直接接触部DC4。

参照图12，P型衬底(P-Sub)402可以由器件隔离区STI分成第一有源图案ACT1和第二有源图案ACT2。

用作第一保持晶体管KP1的源极的N+掺杂区404a形成在第一有源图案ACT1中，并且用作第二保持晶体管KP2的源极的N+掺杂区404b形成在第二有源图案ACT2中。

通过第三直接接触部DC3向第一保持晶体管KP1的源极提供负电压VBB2，并且通过第四直接接触部DC4向第二保持晶体管KP2的源极提供负电压VBB2。

第三直接接触部DC3和第四直接接触部DC4中的每一个可以具有小正方形或点的形状，而不是具有条的形状。

图13示出了示意性地示出了根据本发明构思的实施例的保持晶体管的沟道形状的视图。

在图13中，第一保持晶体管KP1和第二保持晶体管KP2在图10所示的NMOS区450中在第二方向D2上彼此相邻。

参照图13，当具有高电压VPP的驱动信号PXIB<2>被施加到栅极图案453并且向第三直接接触部DC3和第四直接接触部DC4提供负电压VBB2时，第一保持晶体管KP1的沟道CH1和第二保持晶体管KP2的沟道CH2可以分别形成在栅极图案453下方。第一保持晶体管KP1的源极和第二保持晶体管KP2的源极可以通过器件隔离区STI彼此分离。

图14示出了根据本发明构思的实施例的图8中的NMOS区的布局的另一示例的视图。

图14示出了用于形成NMOS区450c中的子字线驱动器的在第二方向D2上相邻的第一保持晶体管和第二保持晶体管的分离的源区的布局。

参照图14，栅极图案453c可以形成为八边形。第一有源图案ACT1和第二有源图案ACT2可以关于第一方向D1彼此对称，并且可以通过器件隔离区在第二方向D2上彼此间隔开。

栅极图案453c可以根据用于实现子字线驱动器的各种条件进行各种改变。具体地，应该很好理解，考虑到字线WL<1>和WL<5>之间的距离(或单元间距)，以及字线WL<1>和WL<5>与主字线之间的布置/关系，栅极图案的形状可以实现为各种多边形形状。例如，栅极图案453c可以形成为各段具有相同长度的正八边形形状，或者可以形成为相邻段的长度彼此不同的八边形形状。

图15示出了根据本发明构思的实施例的图8中的NMOS区的布局的另一示例的视图。

图15示出了用于形成NMOS区450d中的子字线驱动器的在第二方向D2上相邻的第一保持晶体管KP1和第二保持晶体管KP2的分离的源区的布局。

参照图15，栅极图案453d可以形成为圆形。第一有源图案ACT1和第二有源图案ACT2可以关于第一方向D1彼此对称，并且可以通过器件隔离区在第二方向D2上彼此间隔开。

栅极图案453d可以根据用于实现子字线驱动器的各种条件进行各种改变。具体地，应该很好理解，考虑到字线WL<1>和WL<5>之间的距离(或单元间距)，以及字线WL<1>和WL<5>与主字线之间的(布置)关系，栅极图案的形状可以实现为各种圆弧形和/或多边形。例如，栅极图案453d可以形成为圆形，或者可以形成为特定方向上的半径相对较长的椭圆形。

图16示出了根据示例实施例的半导体存储器件的框图。

参照图16，半导体存储器件800可以包括在堆叠芯片结构中提供软错误分析和校正功能的至少一个缓冲器管芯810和多个存储器管芯820-1至820-p(p是等于或大于3的自然数)。

多个存储器管芯820-1至820-p堆叠在缓冲器管芯810上，并且通过多条硅通孔(TSV)线传送数据。

存储器管芯820-1至820-p中的至少一个可以包括用于存储数据的单元核心821和基于要向至少一个缓冲器管芯810发送的传输数据生成传输奇偶校验比特(即，传输奇偶校验数据)的单元核心ECC引擎823。单元核心821可以包括具有DRAM单元结构的多个存储器单元。单元核心821可以包括用于驱动耦合到多个存储器单元的字线的子字线驱动器。

子字线驱动器可以包括：第一子字线驱动器，包括用于响应于驱动信号而向沿第一方向延伸的第一字线提供负电压的第一保持晶体管；以及第二子字线驱动器，包括用于响应于驱动信号而向沿第一方向延伸的第二字线提供负电压的第二保持晶体管。

第一保持晶体管和第二保持晶体管包括：第一有源图案，沿与第一方向相交的第二方向延伸，并且通过第一直接接触部与第一字线连接；第二有源图案，沿第二方向延伸，并且沿第二方向与第一有源图案间隔开第一间隙；以及栅极图案，在第一有源图案和第二有源图案的一部分上，使得栅极图案与第一有源图案和第二有源图案部分地重叠。

因此，第一保持晶体管和第二保持晶体管共享栅极图案，但是包括由器件隔离区分离的相应的源区。因此，与将第一保持晶体管和第二保持晶体管的源区合并的结构相比，可以防止由于栅极图案下方的短路现象引起的字线之间的干扰，并且可以减小源区之间的在第二方向上的间隙。

缓冲器管芯810可以包括通孔ECC引擎812，当在通过TSV线接收到的传输数据中检测到传输错误时，通孔ECC引擎812使用传输奇偶校验比特校正传输错误，并且生成纠错数据。

缓冲器管芯810还可以包括数据I/O缓冲器814。数据I/O缓冲器814可以通过对来自通孔ECC引擎812的数据DTA进行采样来生成数据信号DQ，并且可以向外部输出数据信号DQ。

半导体存储器件800可以是堆叠芯片型存储器件或通过TSV线传送数据和控制信号的堆叠存储器件。TSV线也可以被称为“贯通电极”。

单元核心ECC引擎823可以在发送传输数据之前对从存储器管芯820-p输出的数据执行纠错。

在一个存储器管芯820-p处形成的数据TSV线组832可以包括128条TSV线L1至Lp，并且奇偶校验TSV线组834可以包括8条TSV线L10至Lq。数据TSV线组832的TSV线L1至Lp和奇偶校验TSV线组834的奇偶校验TSV线L10至Lq可以连接到在存储器管芯820-1至820-p之间相应地形成的微凸块MCB。

半导体存储器件800可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机(未示出)通信。缓冲器管芯810可以通过数据总线B10与存储器控制器连接。

根据示例实施例，如图16所示，单元核心ECC引擎823可以包括在存储器管芯中，并且通孔ECC引擎812可以包括在缓冲器管芯810中。因此，有可能检测并校正软数据故障。软数据故障可以包括当通过TSV线传输数据时由于噪声引起的传输错误。

图17示出了根据本发明构思的实施例的包括堆叠存储器件的半导体封装的配置图。

参照图17，半导体封装900可以包括一个或多个堆叠存储器件910和图形处理单元(GPU)920。

堆叠存储器件910和GPU 920可以安装在内插器930上，并且其上安装有堆叠存储器件910和GPU 920的内插器可以安装在封装衬底940上。焊球950可以设置在封装衬底940的下侧。GPU 920可以与可以执行存储器控制功能的半导体器件相对应，并且例如，GPU 920可以实现为应用处理器(AP)。CPU 920可以包括具有调度器的存储器控制器。

堆叠存储器件910可以以各种形式实现，并且堆叠存储器件910可以是高带宽存储器(HBM)形式的存储器件，其中堆叠了多个层。因此，堆叠存储器件910可以包括缓冲器管芯和多个存储器管芯，并且多个存储器管芯中的每一个可以包括单元核心，并且单元核心可以包括具有分离的源区的相邻的子字线驱动器。

多个堆叠存储器件910可以安装在内插器930上，并且GPU 920可以与多个堆叠存储器件910通信。例如，堆叠存储器件910和GPU 920中的每一个可以包括物理区，并且可以通过物理区在堆叠存储器件910和GPU 920之间执行通信。同时，当堆叠存储器件910包括直接访问区时，可以通过安装在封装衬底940和直接访问区下方的导电装置(例如，焊球950)将测试信号提供到堆叠存储器件910中。

本发明构思可以应用于使用采用易失性存储器单元和用于驱动字线的子字线驱动器的半导体存储器件的系统。例如，本发明构思可以应用于将半导体存储器件用作工作存储器的系统，例如，智能电话、导航系统、笔记本计算机、台式计算机和游戏控制台。

前述内容是对示例实施例的说明，而不应被解释为对其的限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上脱离本发明构思的新颖教导和优点的情况下，可以在示例实施例中进行多种修改。因此，所有这种修改旨在被包括在如权利要求中限定的本发明构思的范围内。