一种芯片封装结构及其制造方法

技术领域

本发明涉及芯片技术领域，尤其涉及一种芯片封装结构及其制造方法。

背景技术

在半导体制作工艺当中，封装工艺能够对一个或多个芯片的半导体部件进行包封，以形成封装模块，从而对半导体部件予以保护。当多颗不同功能的芯片垂直堆叠在一起并集成在同一封装模块内，除了可以节省电路板的面积，减少芯片所占据的空间外，更可以降低整体制造成本。但是在对同一封装模块中的多个芯片进行引出至外围电路的过程中，位于多个芯片中间的芯片无法实现引出，芯片封装结构可封装的芯片数量受到限制。

发明内容

本发明提供一种芯片封装结构及其制造方法，能够旨在增加芯片封装结构可封装的芯片数量。

本发明解决上述技术问题的技术方案如下：

一方面，本发明实施例提供一种芯片封装结构，包括封装体、第一芯片、第二芯片、第三芯片，封装体具有在封装体的厚度方向上相对的第一侧和第二侧，第一芯片位于封装体内，第一芯片的一侧暴露在封装体的第一侧，第一芯片包括暴露在封装体的第一侧的多个第一衬垫，第一芯片通过第一衬垫与外围电路连接，第二芯片位于封装体内，第二芯片的一侧暴露在封装体的第二侧，第二芯片包括暴露在封装体的第二侧的多个第二衬垫，第二芯片通过第二衬垫与外围电路连接，第三芯片位于封装体内，第三芯片具有第一表面以及与第一表面相对的第二表面，第三芯片的第一表面与第一芯片背离第一衬垫的一侧贴合，第三芯片的第二表面与第二芯片背离第二衬垫的一侧贴合，第三芯片包括位于第一表面的第三衬垫，和/或位于第二表面的第四衬垫，第三芯片通过第三衬垫和/或第四衬垫与外围电路连接。

在本发明提供的芯片封装结构中，第一芯片、第二芯片以及第三芯片均位于封装体内，第一芯片的一侧暴露在封装体的第一侧，第二芯片的一侧暴露在封装体的第二侧，第三芯片位于第一芯片和第二芯片之间，第一芯片包括暴露在封装体的第一侧的多个第一衬垫，第一芯片通过第一衬垫与外围电路连接，第二芯片包括暴露在封装体的第二侧的多个第二衬垫，第二芯片通过第二衬垫与外围电路连接，第三芯片包括位于第一表面的第三衬垫，和/或位于第二表面的第四衬垫，第三芯片可以通过第三衬垫和/或第四衬垫与外围电路连接，使在芯片封装结构增加封装的芯片的数量的前提下，实现了位于第一芯片和第二芯片之间的第三芯片与外围电路的连接，增加了芯片封装结构可封装的芯片数量。

在一种可能的实现方式中，第三芯片的第一表面包括相邻设置的第一连接表面和第一引出表面，第一芯片在第三芯片上的投影覆盖第一连接表面，第三衬垫位于第一引出表面，芯片封装结构还包括第一接触体，第一接触体的一端与第三衬垫连接，第一接触体的另一端暴露在封装体的第一侧。

通过上述设置，由于第一芯片在第三芯片上的投影覆盖第一连接表面，也就是说，在形成第一接触体使第一接触体的一端与第三衬垫连接的过程中，第一接触体与第一芯片间隔设置，则通过第一接触体和第三衬垫实现第三芯片与外围电路连接时，不会影响第一芯片与外围电路的连接，使得本发明提供的芯片封装结构在实现了增加芯片封装结构可封装的芯片数量的前提下，保证了第一芯片与外围电路的连接，提高了芯片封装结构的良品率。

在一种可能的实现方式中，第三芯片的第二表面包括相邻设置的第二连接表面和第二引出表面，第二芯片在第三芯片上的投影覆盖第二连接表面，第四衬垫位于第二引出表面，芯片封装结构还包括第二接触体，第二接触体的一端与第四衬垫连接，第二接触体的另一端暴露在封装体的第一侧。

通过上述设置，由于第二芯片在第三芯片上的投影覆盖第二连接表面，也就是说，在形成第二接触体使第二接触体的一端与第四衬垫连接的过程中，第二接触体与第二芯片间隔设置，则通过第二接触体和第四衬垫实现第三芯片与外围电路连接时，不会影响第二芯片与外围电路的连接，使得本发明提供的芯片封装结构在实现了增加芯片封装结构可封装的芯片数量的前提下，保证了第二芯片与外围电路的连接，提高了芯片封装结构的良品率。

在一种可能的实现方式中，芯片封装结构还包括封装基板，封装基板上设有连接电路，封装基板位于第二芯片背离第三芯片的一侧，第一芯片、第二芯片以及第三芯片均与连接电路连接。

通过上述设置，封装基板实现了对第一芯片、第二芯片以及第三芯片的引出，便于第一芯片、第二芯片以及第三芯片与外围电路之间的连接，同时由于封装基板上设有连接电路，简化了芯片封装结构的引出线路，进而减小了芯片封装结构的体积。

在一种可能的实现方式中，封装基板靠近第二芯片的表面上设置有第一触点、第二触点以及第三触点，第一触点、第二触点以及第三触点均与连接电路连接，第一触点与第一衬垫连接，第二触点与第二衬垫连接，第三触点与第一接触体连接。

通过上述设置，封装基板的连接电路通过第一触点与第一衬垫连接，通过第二触点与第二衬垫连接，通过第三触点与第一接触体连接，可以同时实现封装基板和第一芯片、第二芯片以及第三芯片的连接，又因为连接电路位于封装基板的内部，可以避免连接电路发生漏电，进而影响芯片封装结构与外围电路之间的连接。

在一种可能的实现方式中，第一触点和第三触点位于第二芯片在封装基板的投影外，第二触点位于第二芯片在封装基板的投影内。

第二触点位于第二芯片在封装基板的投影内，减小了第二触点与第二衬垫之间的距离，可以提高芯片封装结构的紧凑性，减小芯片封装结构的体积；同时，第一触点和第三触点位于第二芯片在封装基板的投影外，使在连接第一触点和第一衬垫的过程中以及在连接第三触点和第一接触体的过程中，减小对第二触点连接第二衬垫的影响。

在一种可能的实现方式中，封装基板还包括第一导线和第二导线，第一导线的一端与第一衬垫连接，第一导线的另一端与第一触点连接，第二导线的一端与第三衬垫连接，第二导线的另一端与第一接触体连接，第二触点与第二衬垫焊接。

通过上述设置，第一触点和第一衬垫之间可以通过第一导线实现电气互联，第一接触体和第三衬垫之间可以通过第二导线实现电气互联。第二触点与第二衬垫之间焊接可以实现第二触点与第二衬垫之间的电气互联，同时焊接形成的焊料也可以在第二芯片和封装基板之间起到应力缓冲的作用。

在一种可能的实现方式中，封装基板靠近第二芯片的表面上设置有第一触点、第二触点以及第四触点，第一触点、第二触点以及第四触点均与连接电路连接，第一触点与第一衬垫连接，第二触点与第二衬垫连接，第四触点与第二接触体连接。

通过上述设置，封装基板的连接电路通过第一触点与第一衬垫连接，通过第二触点与第二衬垫连接，通过第四触点与第二接触体连接，可以同时实现封装基板和第一芯片、第二芯片以及第三芯片的连接，又因为连接电路位于封装基板的内部，可以避免连接电路发生漏电，进而影响芯片封装结构与外围电路之间的连接。

在一种可能的实现方式中，第一触点位于第二芯片在封装基板的投影外，第二触点和第四触点位于第二芯片在封装基板的投影内。

通过上述设置，第二触点和第四触点位于第二芯片在封装基板的投影内，减小了第二触点与第二衬垫之间的距离以及第四触点和第二接触体之间的距离，可以提高芯片封装结构的紧凑性，减小芯片封装结构的体积；同时，第一触点位于第二芯片在封装基板的投影外，使在连接第一触点和第一衬垫的过程中，减小对第二触点连接第二衬垫的影响。

在一种可能的实现方式中，封装基板还包括第一导线，第一导线的一端与第一衬垫连接，第一导线的另一端与第一触点连接，第二触点与第二衬垫焊接，第四触点与第二接触体焊接。

通过上述设置，第一触点和第一衬垫之间可以通过第一导线实现电气互联。第二触点与第二衬垫之间焊接可以实现第二触点与第二衬垫之间的电气互联，第四触点与第二接触体之间焊接可以实现第四触点与第二接触体之间的电气互联，同时焊接形成的焊料也可以在第二芯片和封装基板之间起到应力缓冲的作用。

另一方面，本发明实施例还提供一种芯片封装结构的制造方法，包括：

层叠设置第一芯片、第二芯片以及第三芯片，其中第一芯片包括多个第一衬垫，第二芯片包括多个第二衬垫，第三芯片具有第一表面以及与第一表面相对的第二表面，第三芯片包括位于第一表面的第三衬垫，和/或位于第二表面的第四衬垫，使第三芯片的第一表面与第一芯片背离第一衬垫的一侧贴合，第三芯片的第二表面与第二芯片背离第二衬垫的一侧贴合；

形成封装体，封装体具有在封装体的厚度方向上相对的第一侧和第二侧，使第一芯片设有第一衬垫的一侧暴露在封装体的第一侧，第二芯片设有第二衬垫的一侧暴露在封装体的第二侧。

在一种可能的实现方式中，制造方法还包括：

在封装体上形成第一引出孔，第一引出孔的一端位于封装体的第一侧，第一引出孔的另一端向封装体的第二侧延伸，直至第三衬垫；

在第一引出孔内形成第一接触体，使第一接触体的一端与第三衬垫连接，第一接触体的另一端暴露在封装体的第一侧。

通过上述设置，通过上述设置，第一接触体和第三衬垫共同组成了第三芯片的第一引出结构，结合第一衬垫作为第一芯片的引出结构，第三芯片的第一引出结构与第一芯片的引出结构均暴露在封装体的第一侧，便于之后对第一芯片和第三芯片的引出。

在一种可能的实现方式中，制造方法还包括：

在封装体上形成第二引出孔，第二引出孔的一端位于封装体的第二侧，第二引出孔的另一端向封装体的第一侧延伸，直至第四衬垫；

在第二引出孔内形成第二接触体，使第二接触体的一端与第四衬垫连接，第二接触体的另一端暴露在封装体的第二侧。

通过上述设置，第二接触体和第四衬垫共同组成了第三芯片的第二引出结构，结合第二衬垫作为第二芯片的引出结构，第三芯片的第二引出结构与第二芯片的引出结构均暴露在封装体的第二侧，便于之后对第二芯片和第三芯片的引出。

在一种可能的实现方式中，制造方法还包括：

形成封装基板，封装基板上设有连接电路；

在封装基板靠近第二芯片的表面上形成第一触点、第二触点以及第三触点，第一触点、第二触点以及第三触点均与连接电路连接，其中第一触点和第三触点位于第二芯片在封装基板的投影外，第二触点位于第二芯片在封装基板的投影内。

通过焊接的方式连接第二衬垫和第二触点；

形成第一导线和第二导线，通过第一导线连接第一衬垫和第一触点，通过第二导线连接三衬垫和第一接触体。

通过上述设置，由于第二触点位于第二芯片在封装基板的投影内，则先连接第二衬垫和第二触点，再通过第一导线连接第一衬垫和第一触点，以及通过第二导线连接三衬垫和第一接触体的过程中，第一导线和第二导线的形成不会影响第二衬垫和第二触点之间的连接。

在一种可能的实现方式中，形成封装基板之后还包括：

形成封装基板，封装基板上设有连接电路；

在封装基板靠近第二芯片的表面上形成第一触点、第二触点以及第四触点，第一触点、第二触点以及第四触点均与连接电路连接，其中第一触点位于第二芯片在封装基板的投影外，第二触点和第四触点位于第二芯片在封装基板的投影内。

通过焊接的方式连接第二衬垫和第二触点，以及通过焊接的方式连接第二接触体和第四触点；

形成第一导线，通过第一导线连接第一衬垫和第一触点。

通过上述设置，由于第二触点和第四触点位于第二芯片在封装基板的投影内，则先连接第二衬垫和第二触点以及第二接触体和第四触点，再通过第一导线连接第一衬垫和第一触点的过程中，第一导线的形成不会影响第二衬垫和第二触点之间以及第二接触体和第四触点之间的连接。

又一方面，本发明实施例还提供一种存储系统，包括上述的芯片封装结构和控制器，其中，控制器与芯片封装结构耦接，以控制芯片封装结构存储数据。

又一方面，本发明实施例还提供一种电子设备，包括主机和上述的存储系统，其中主机和存储系统耦接。

可以理解地，本发明的上述实施例提供的芯片封装结构的制造方法、存储系统和电子设备，其所能达到的有益效果可参考上文中芯片封装结构的有益效果，此处不再赘述。

附图说明

图1为本发明一些实施例中芯片封装结构的结构示意图；

图2为本发明一些实施例中芯片封装结构的制造方法的流程图；

图3为本发明实施例示出的一种第一芯片、第二芯片以及第三芯片层叠设置的结构示意图；

图4为本发明实施例示出的一种形成第一引出孔和第二引出孔后的结构示意图；

图5为本发明实施例示出的一种形成第一接触体和第二接触体后的结构示意图；

图6为本发明实施例示出的一种形成封装基板后的结构示意图；

图7为本发明实施例示出的一种形成第一导线、第二导线以及凸块后的结构示意图；

图8为本发明实施例示出的一种存储系统的框图；

图9为本发明实施例示出的一种存储系统的框图。

具体实施方式

下面将结合附图，对本发明一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本发明的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。

以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所发明的实施例并不必然限制于本文内容。

“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。

“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。

如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差（即，测量系统的局限性）所确定。

在本发明的内容中，“在……上”、“上方”和“之上”的含义应当以最宽泛的方式解释，使得“在...上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”，还包括其间没有中间特征或层的在某物“上方”或“之上”的含义（即，直接在某物上）。

本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。

请参照图1，本发明实施例提供一种芯片封装结构1，包括封装体2、第一芯片3、第二芯片4、第三芯片5，封装体2沿图1中X-Y所在的平面设置，则封装体2在厚度方向（即沿图1中Z方向）上具有相对设置的第一侧和第二侧，第一芯片3、第二芯片4以及第三芯片5均沿X-Y所在的平面设置，第一芯片3、第二芯片4以及第三芯片5均位于封装体2内，第一芯片3的一侧暴露在封装体2的第一侧，第二芯片4的一侧暴露在封装体2的第二侧，第三芯片5具有第一表面以及与第一表面相对的第二表面，第三芯片5的第一表面与第一芯片3背离第一衬垫10的一侧贴合，第三芯片5的第二表面与第二芯片4背离第二衬垫11的一侧贴合，其中第一芯片3与第三芯片5之间以及第二芯片4与第三芯片5之间可以设有粘合层，以连接第一芯片3、第二芯片4以及第三芯片5，并固定第一芯片3、第二芯片4以及第三芯片5之间的相对位置。

上述实施例中，第一芯片3、第二芯片4以及第三芯片5可以是通过半导体制作工艺形成的，并且第一芯片3、第二芯片4以及第三芯片5可以是相同的或者不同的。例如，在一些实施方式中，第一芯片3、第二芯片4以及第三芯片5可以是相同的。示例性的，第一芯片3、第二芯片4以及第三芯片5均具有存储功能。在另一些实施方式中，第一芯片3、第二芯片4以及第三芯片5可以是不同的，并且第一芯片3、第二芯片4以及第三芯片5可以具有不同功能，但不限于此。可以基于要求选择任何种类的芯片来用作第一芯片3、第二芯片4以及第三芯片5。此外，在一些实施方式中，第一芯片3、第二芯片4以及第三芯片5均可以具有衬底以及设置在衬底上的电子部件。所述电子部件可以包括2D存储单元、3D存储单元和/或其他适当部件。例如，电子部件可以是3D存储单元，使得第一芯片3、第二芯片4以及第三芯片5可以具有存储功能，并且芯片封装结构1可以是3D存储器件，但不限于此。注意，“3D存储器件”一词是指具有垂直取向存储单元晶体管串的半导体器件，所述垂直取向存储单元晶体管串处于横向取向的衬底上，从而使得所述存储串相对于衬底沿垂直方向延伸。

继续参照图1，在一些实施例中，第三芯片5的第一表面包括相邻设置的第一连接表面6和第一引出表面7，第一芯片3在第三芯片5上的投影覆盖第一连接表面6，第三芯片5的第二表面包括相邻设置的第二连接表面8和第二引出表面9，第二芯片4在第三芯片5上的投影覆盖第二连接表面8，也就是说，第一芯片3、第二芯片4和第三芯片5错开连接，以便于将位于第一芯片3和第二芯片4之间的第三芯片5引出至外围电路。

在上述实现方式中，第三芯片5可以包括多个，也就是说，第一芯片3和第二芯片4之间可以包括多个第三芯片5，以增加芯片封装结构1中封装的芯片的数量。可以理解的是，结合第一芯片3、第二芯片4和第三芯片5错开连接的实施例，在第三芯片5包括多个的实现方式中，多个第三芯片5也可以错开连接，以便于将位于每个第三芯片5引出至外围电路。

继续参照图1，第一芯片3包括暴露在封装体2的第一侧的第一衬垫10，第一衬垫10可以有多个，第一芯片3通过第一衬垫10与外围电路连接，第二芯片4包括暴露在封装体2的第二侧的第二衬垫11，第二衬垫11也可以有多个，第二芯片4通过第二衬垫11与外围电路连接。一些实施例中，第三芯片5可以包括位于第一表面的第三衬垫12，其中第三芯片5通过第三衬垫12与外围电路实现连接。另一些实施例中，第三芯片5可以包括位于第二表面的第四衬垫13，其中第三芯片5通过第四衬垫13与外围电路实现连接。还有一些实施例中，第三芯片5既可以包括位于第一表面的第三衬垫12，也可以包括位于第二表面的第四衬垫13，其中第三芯片5通过第三衬垫12和第四衬垫13与外围电路实现连接，与前两项实施例相比，第三芯片5既可以包括位于第一表面的第三衬垫12，也可以包括位于第二表面的第四衬垫13的实施方式增加了第三芯片5与外围电路连接的连接处，提高了第三芯片5与外围电路连接的效率。

继续参照图1，在本发明提供的芯片封装结构1中，第一芯片3、第二芯片4以及第三芯片5均位于封装体2内，第一芯片3的一侧暴露在封装体2的第一侧，第二芯片4的一侧暴露在封装体2的第二侧，第三芯片5位于第一芯片3和第二芯片4之间，第一芯片3包括暴露在封装体2的第一侧的多个第一衬垫10，第一芯片3通过第一衬垫10与外围电路连接，第二芯片4包括暴露在封装体2的第二侧的多个第二衬垫11，第二芯片4通过第二衬垫11与外围电路连接，第三芯片5包括位于第一表面的第三衬垫12，和/或位于第二表面的第四衬垫13，第三芯片5可以通过第三衬垫12和/或第四衬垫13与外围电路连接，使在芯片封装结构1增加封装的芯片的数量的前提下，实现了位于第一芯片3和第二芯片4之间的第三芯片5与外围电路的连接，增加了芯片封装结构1可封装的芯片数量。

上述实施例中，封装体2可以由绝缘材质制成，以避免第一衬垫10、第二衬垫11、第三衬垫12以及第四衬垫13之间产生漏电，进而影响第一芯片3、第二芯片4以及第三芯片5与外围电路的连接。

继续参照图1，在第三芯片5的第一表面包括相邻设置的第一连接表面6和第一引出表面7，第一芯片3在第三芯片5上的投影覆盖第一连接表面6的实现方式中，第三衬垫12位于第一引出表面7，芯片封装结构1还包括第一接触体14，第一接触体14的一端与第三衬垫12连接，第一接触体14的另一端暴露在封装体2的第一侧。

通过上述设置，由于第一芯片3在第三芯片5上的投影覆盖第一连接表面6，也就是说，在形成第一接触体14使第一接触体14的一端与第三衬垫12连接的过程中，第一接触体14与第一芯片3间隔设置，则通过第一接触体14和第三衬垫12实现第三芯片5与外围电路连接时，不会影响第一芯片3与外围电路的连接，使得本发明提供的芯片封装结构1在实现了增加芯片封装结构1可封装的芯片数量的前提下，保证了第一芯片3与外围电路的连接，提高了芯片封装结构1的良品率。

继续参照图1，在第三芯片5的第二表面包括相邻设置的第二连接表面8和第二引出表面9，第二芯片4在第三芯片5上的投影覆盖第二连接表面8的实现方式中，第四衬垫13位于第二引出表面9，芯片封装结构1还包括第二接触体26，第二接触体26的一端与第四衬垫13连接，第二接触体26的另一端暴露在封装体2的第一侧。

通过上述设置，由于第二芯片4在第三芯片5上的投影覆盖第二连接表面8，也就是说，在形成第二接触体26使第二接触体26的一端与第四衬垫13连接的过程中，第二接触体26与第二芯片4间隔设置，则通过第二接触体26和第四衬垫13实现第三芯片5与外围电路连接时，不会影响第二芯片4与外围电路的连接，使得本发明提供的芯片封装结构1在实现了增加芯片封装结构1可封装的芯片数量的前提下，保证了第二芯片4与外围电路的连接，提高了芯片封装结构1的良品率。

继续参照图1，在一些实施例中，芯片封装结构1还包括封装基板15，封装基板15上设有连接电路16，封装基板15位于第二芯片4背离第三芯片5的一侧，第一芯片3、第二芯片4以及第三芯片5均与连接电路16连接。其中，第一芯片3通过第一衬垫10与封装基板15上的连接电路16连接，第二芯片4通过第二衬垫11与封装基板15上的连接电路16连接。在第三芯片5包括第三衬垫12的实现方式中，第三芯片5通过第三衬垫12和第一接触体14与封装基板15上的连接电路16连接。在第三芯片5包括第四衬垫13的实现方式中，第三芯片5通过第四衬垫13和第二接触体26与封装基板15上的连接电路16连接。在第三芯片5包括第三衬垫12和第四衬垫13的实现方式中，第三芯片5既通过第三衬垫12和第一接触体14也通过第四衬垫13和第二接触体26与封装基板15上的连接电路16连接。

其中封装基板15可以包括PCB（Printed Circuit Board，印刷电路板）或FPC（Flexible Printed Circuit，柔性印制电路板）等。

通过上述设置，封装基板15实现了对第一芯片3、第二芯片4以及第三芯片5的引出，便于第一芯片3、第二芯片4以及第三芯片5与外围电路之间的连接，同时由于封装基板15上设有连接电路16，简化了芯片封装结构1的引出线路，进而减小了芯片封装结构1的体积。

继续参照图1，在第三芯片5包括第三衬垫12和第一接触体14的实现方式中，封装基板15靠近第二芯片4的表面上设置有第一触点17、第二触点18以及第三触点19，第一触点17、第二触点18以及第三触点19均与连接电路16连接，第一触点17与第一衬垫10连接，第二触点18与第二衬垫11连接，第三触点19与第一接触体14连接。

通过上述设置，封装基板15的连接电路16通过第一触点17与第一衬垫10连接，通过第二触点18与第二衬垫11连接，通过第三触点19与第一接触体14连接，可以同时实现封装基板15和第一芯片3、第二芯片4以及第三芯片5的连接，又因为连接电路16位于封装基板15的内部，可以避免连接电路16发生漏电，进而影响芯片封装结构1与外围电路之间的连接。

继续参照图1，在一些实施例中，第一触点17和第三触点19位于第二芯片4在封装基板15的投影外，第二触点18位于第二芯片4在封装基板15的投影内。

通过上述设置，第二触点18位于第二芯片4在封装基板15的投影内，减小了第二触点18与第二衬垫11之间的距离，可以提高芯片封装结构1的紧凑性，减小芯片封装结构1的体积；同时，第一触点17和第三触点19位于第二芯片4在封装基板15的投影外，使在连接第一触点17和第一衬垫10的过程中以及在连接第三触点19和第一接触体14的过程中，减小对第二触点18连接第二衬垫11的影响。

继续参照图1，在上述实现方式中，第一触点17和第一衬垫10之间可以通过引线键合（Wire Bonding）的方式连接，第一接触体14和第三触点19之间也可以通过引线键合（Wire Bonding）的方式连接。示例性的，封装基板15还包括第一导线20和第二导线21，第一导线20的一端与第一衬垫10连接，第一导线20的另一端与第一触点17连接，第二导线21的一端与第三衬垫12连接，第二导线21的另一端与第一接触体14连接。

上述实现方式中，第二触点18与第二衬垫11可以采用焊接的方式连接。示例性的，第二触点18与第二衬垫11之间可以采用bumping工艺进行焊接，bumping工艺可以在第二触点18上形成凸块22，凸块22可以是具有金属导电特性的凸起物，例如铜、铜锡合金等，凸块22用于实现第二触点18与第二衬垫11之间的连接，其中焊接后第二触点18与第二衬垫11之间的形成的凸块22可呈球状和柱状或块状等形状。

通过上述设置，第一触点17和第一衬垫10之间可以通过第一导线20实现电气互联，第一接触体14和第三衬垫12之间可以通过第二导线21实现电气互联。第二触点18与第二衬垫11之间焊接可以实现第二触点18与第二衬垫11之间的电气互联，同时焊接形成的焊料也可以在第二芯片4和封装基板15之间起到应力缓冲的作用。

继续参照图1，在第三芯片5包括第四衬垫13和第二接触体26的实现方式中，封装基板15靠近第二芯片4的表面上设置有第一触点17、第二触点18以及第四触点23，第一触点17、第二触点18以及第四触点23均与连接电路16连接，第一触点17与第一衬垫10连接，第二触点18与第二衬垫11连接，第四触点23与第二接触体26连接。

通过上述设置，封装基板15的连接电路16通过第一触点17与第一衬垫10连接，通过第二触点18与第二衬垫11连接，通过第四触点23与第二接触体26连接，可以同时实现封装基板15和第一芯片3、第二芯片4以及第三芯片5的连接，又因为连接电路16位于封装基板15的内部，可以避免连接电路16发生漏电，进而影响芯片封装结构1与外围电路之间的连接。

继续参照图1，在一些实施例中，第一触点17位于第二芯片4在封装基板15的投影外，第二触点18和第四触点23位于第二芯片4在封装基板15的投影内。

通过上述设置，第二触点18和第四触点23位于第二芯片4在封装基板15的投影内，减小了第二触点18与第二衬垫11之间的距离以及第四触点23和第二接触体26之间的距离，可以提高芯片封装结构1的紧凑性，减小芯片封装结构1的体积；同时，第一触点17位于第二芯片4在封装基板15的投影外，使在连接第一触点17和第一衬垫10的过程中，减小对第二触点18连接第二衬垫11的影响。

继续参照图1，在一些实施例中，第一触点17和第一衬垫10之间可以通过引线键合（Wire Bonding）的方式连接，示例性的，封装基板15还包括第一导线20，第一导线20的一端与第一衬垫10连接，第一导线20的另一端与第一触点17连接。

上述实现方式中，第二触点18与第二衬垫11可以采用焊接的方式连接，第四触点23与第二接触体26也可以采用焊接的方式连接。示例性的，第二触点18与第二衬垫11之间可以采用bumping工艺进行焊接，第四触点23与第二接触体26之间可以采用bumping工艺进行焊接，bumping工艺可以在第二触点18和第四触点23上形成凸块22，凸块22可以是具有金属导电特性的凸起物，例如铜、铜锡合金等，凸块22用于实现第二触点18与第二衬垫11之间连接以及第四触点23与第二接触体26之间的连接，其中焊接后形成的凸块22可呈球状和柱状或块状等形状。

通过上述设置，第一触点17和第一衬垫10之间可以通过第一导线20实现电气互联。第二触点18与第二衬垫11之间焊接可以实现第二触点18与第二衬垫11之间的电气互联，第四触点23与第二接触体26之间焊接可以实现第四触点23与第二接触体26之间的电气互联，同时焊接形成的焊料也可以在第二芯片4和封装基板15之间起到应力缓冲的作用。

另一方面，请参照图2，本发明实施例还提供一种芯片封装结构的制造方法，包括：

S100：层叠设置第一芯片、第二芯片以及第三芯片，其中第一芯片包括多个第一衬垫，第二芯片包括多个第二衬垫，第三芯片具有第一表面以及与第一表面相对的第二表面，第三芯片包括位于第一表面的第三衬垫，和/或位于第二表面的第四衬垫，使第三芯片的第一表面与第一芯片背离第一衬垫的一侧贴合，第三芯片的第二表面与第二芯片背离第二衬垫的一侧贴合。

在步骤S100中，如图3所示，层叠设置第一芯片3、第二芯片4以及第三芯片5，可以包括：通过胶粘剂在第三芯片5的第一表面与第一芯片3背离第一衬垫10的一侧之间形成粘合层，通过胶粘剂在第三芯片5的第二表面与第二芯片4背离第二衬垫11的一侧之间形成粘合层，使第一芯片3在第三芯片5上的投影覆盖第三芯片5的第一连接表面6，且使第二芯片4在第三芯片5上的投影覆盖第三芯片5的第二连接表面8。

S200：形成封装体，封装体具有在封装体的厚度方向上相对的第一侧和第二侧，使第一芯片设有第一衬垫的一侧暴露在封装体的第一侧，第二芯片设有第二衬垫的一侧暴露在封装体的第二侧。

请参照图4和图5，在步骤S200中，形成封装体2还包括：在封装体2上形成第一引出孔24，使第一引出孔24的一端位于封装体2的第一侧，第一引出孔24的另一端向封装体2的第二侧延伸，直至第三衬垫12。并在第一引出孔24内形成第一接触体14，使第一接触体14的一端与第三衬垫12连接，第一接触体14的另一端暴露在封装体2的第一侧。

通过上述设置，第一接触体14和第三衬垫12共同组成了第三芯片5的第一引出结构，结合第一衬垫10作为第一芯片3的引出结构，第三芯片5的第一引出结构与第一芯片3的引出结构均暴露在封装体2的第一侧，便于之后对第一芯片3和第三芯片5的引出。

继续参照图4和图5，在步骤S200中，形成封装体2还包括：在封装体2上形成第二引出孔25，使第二引出孔25的一端位于封装体2的第二侧，第二引出孔25的另一端向封装体2的第一侧延伸，直至第四衬垫13。并在第二引出孔25内形成第二接触体26，使第二接触体26的一端与第四衬垫13连接，第二接触体26的另一端暴露在封装体2的第二侧。

通过上述设置，第二接触体26和第四衬垫13共同组成了第三芯片5的第二引出结构，结合第二衬垫11作为第二芯片4的引出结构，第三芯片5的第二引出结构与第二芯片4的引出结构均暴露在封装体2的第二侧，便于之后对第二芯片4和第三芯片5的引出。

在本发明提供的芯片封装结构的制造方法中，层叠设置的第一芯片3、第二芯片4以及第三芯片5均位于封装体2内，第一芯片3的一侧暴露在封装体2的第一侧，第二芯片4的一侧暴露在封装体2的第二侧，第三芯片5位于第一芯片3和第二芯片4之间，第一芯片3包括暴露在封装体2的第一侧的多个第一衬垫10，第一芯片3通过第一衬垫10与外围电路连接，第二芯片4包括暴露在封装体2的第二侧的多个第二衬垫11，第二芯片4通过第二衬垫11与外围电路连接，第三芯片5包括位于第一表面的第三衬垫12，和/或位于第二表面的第四衬垫13，第三芯片5可以通过第三衬垫12和/或第四衬垫13与外围电路连接，使在芯片封装结构1增加封装的芯片的数量的前提下，实现了位于第一芯片3和第二芯片4之间的第三芯片5与外围电路的连接，增加了芯片封装结构1可封装的芯片数量。

请参照图6和图7，在一些实施例中，形成封装体2之后，制造方法还包括：形成封装基板15，封装基板15上设有连接电路16。在封装基板15靠近第二芯片4的表面上形成第一触点17、第二触点18以及第三触点19，第一触点17、第二触点18以及第三触点19均与连接电路16连接，其中第一触点17和第三触点19位于第二芯片4在封装基板15的投影外，第二触点18位于第二芯片4在封装基板15的投影内。通过焊接的方式连接第二衬垫11和第二触点18。第一导线20和第二导线21，通过第一导线20连接第一衬垫10和第一触点17，通过第二导线21连接三衬垫和第一接触体14。

通过上述设置，由于第二触点18位于第二芯片4在封装基板15的投影内，则先连接第二衬垫11和第二触点18，再通过第一导线20连接第一衬垫10和第一触点17，以及通过第二导线21连接三衬垫和第一接触体14的过程中，第一导线20和第二导线21的形成不会影响第二衬垫11和第二触点18之间的连接。

继续参照图6和图7，在另一些实施例中，形成封装基板15之后还包括：形成封装基板15，封装基板15上设有连接电路16。在封装基板15靠近第二芯片4的表面上形成第一触点17、第二触点18以及第四触点23，第一触点17、第二触点18以及第四触点23均与连接电路16连接，其中第一触点17位于第二芯片4在封装基板15的投影外，第二触点18和第四触点23位于第二芯片4在封装基板15的投影内。通过焊接的方式连接第二衬垫11和第二触点18，以及通过焊接的方式连接第二接触体26和第四触点23。形成第一导线20，通过第一导线20连接第一衬垫10和第一触点17。

通过上述设置，由于第二触点18和第四触点23位于第二芯片4在封装基板15的投影内，则先连接第二衬垫11和第二触点18以及第二接触体26和第四触点23，再通过第一导线20连接第一衬垫10和第一触点17的过程中，第一导线20的形成不会影响第二衬垫11和第二触点18之间以及第二接触体26和第四触点23之间的连接。

请参照图8和图9，本发明的一些实施例还提供了一种存储系统1000。该存储系统1000包括控制器20和芯片封装结构1，其中芯片封装结构1可以包括如上所述的芯片封装结构1，控制器20耦合至芯片封装结构1，以控制芯片封装结构1存储数据。

其中，存储系统1000可以集成到各种类型的存储设备中，例如，包括在相同封装（例如，通用闪存存储（Universal Flash Storage，简称UFS）封装或嵌入式多媒体卡（Embedded Multi Media Card，简称eMMC）封装)中。也就是说，存储系统1000可以应用于并且封装到不同类型的电子产品中，例如，移动电话（例如手机）、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、游戏控制台、打印机、定位设备、可穿戴设备、智能传感器、移动电源、虚拟现实（Virtual Reality，简称VR）设备、增强现实（Augmented Reality，简称AR）设备或者其中具有储存器的任何其他合适的电子设备。

在一些实施例中，参照图8，存储系统1000包括控制器20和一个芯片封装结构1，存储系统1000可以被集成到存储器卡中。

其中，存储器卡包括PC卡（PCMCIA，个人计算机存储器卡国际协会）、紧凑型闪存（Compact Flash，简称CF）卡、智能媒体（Smart Media，简称SM）卡、存储器棒、多媒体卡（Multimedia Card，简称MMC）、安全数码（Secure Digital Memory Card，简称SD）卡、UFS中的任一种。

在另一些实施例中，参照图9，存储系统1000包括控制器20和多个芯片封装结构1，存储系统1000集成到固态硬盘（Solid State Drives，简称SSD）中。

在存储系统1000中，在一些实施例中，控制器20被配置为用于在低占空比环境中操作，例如，SD卡、CF卡、通用串行总线（Universal Serial Bus，简称USB）闪存驱动器或用于个人计算器、数字相机、移动电话等电子设备中使用的其他介质。

在另一些实施例中，控制器20被配置为用于在高占空比环境SSD或eMMC中操作，SSD或eMMC用于智能电话、平板电脑、笔记本电脑等移动设备的数据储存器以及企业存储阵列。

在一些实施例中，控制器20可以被配置为管理存储在芯片封装结构1中的数据，并且与外部设备（例如主机）通信。在一些实施例中，控制器20还可以被配置为控制芯片封装结构1的操作，例如读取、擦除和编程操作。在一些实施例中，控制器20还可以被配置为管理关于存储在或要存储在芯片封装结构1中的数据的各种功能，包括坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡中的至少一种。在一些实施例中，控制器20还被配置为处理关于从芯片封装结构1读取的或者被写入到芯片封装结构1的数据的纠错码。

当然，控制器20还可以执行任何其他合适的功能，例如格式化芯片封装结构1；例如控制器20可以通过各种接口协议中的至少一种与外部设备（例如，主机）通信。

需要说明的是，接口协议包括USB协议、MMC协议、外围部件互连（PCI）协议、PCI高速（PCI-E）协议、高级技术附件（ATA）协议、串行ATA协议、并行ATA协议、小型计算机小型接口（SCSI）协议、增强型小型磁盘接口（ESDI）协议、集成驱动电子设备（IDE）协议、Firewire协议中的至少一种。

本发明的一些实施例还提供了一种电子设备。电子设备可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备（例如智能手表、智能手环、智能眼镜等 ）、移动电源、游戏机、数字多媒体播放器等中的任一种。

电子设备可以包括主机以及上文所述的存储系统1000，其中主机和存储系统1000耦接。电子设备还可以包括中央处理器CPU（Central Processing Unit，中央处理器）和缓存器（cache）等中的至少一种。

以上所述仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。