半导体器件及其形成方法

技术领域

本公开涉及半导体器件及其形成方法。

背景技术

金属氧化物半导体(MOS)器件是集成电路中的基本构建元件。现有的MOS器件通常具有由掺杂有p型或n型杂质(使用诸如离子注入或热扩散之类的掺杂操作)的多晶硅形成的栅极电极。可以将栅极电极的功函数调整为硅的带边(band-edge)。对于n型金属氧化物半导体(NMOS)器件，可以将功函数调整为接近硅的导带(conduction band)。对于P型金属氧化物半导体(PMOS)器件，可以将功函数调整为接近硅的价带(valence band)。通过选择适当的杂质，可以实现对多晶硅栅极电极的功函数的调整。

具有多晶硅栅极电极的MOS器件表现出载流子耗尽效应，载流子耗尽效应也被称为多晶硅耗尽效应。当所施加的电场从靠近栅极电介质的栅极区域扫除载流子，形成耗尽层时，发生多晶耗尽效应。在n掺杂多晶硅层中，耗尽层包括电离的非移动供体部位，其中在p掺杂多晶硅层中，耗尽层包括电离的非移动受体部位。耗尽效应导致有效栅极电介质厚度的增加，使得在半导体的表面处创建反型层(inversion layer)更加困难。

通过形成金属栅极电极可以解决多晶耗尽问题，其中在NMOS器件和PMOS器件中使用的金属栅极也可以具有带边功函数。因此，所得金属栅极包括多个层以适应NMOS器件和PMOS器件的要求。

发明内容

根据本公开的一个实施例，提供了一种用于形成半导体器件的方法，包括：在半导体区域之上形成栅极电极；使得所述栅极电极凹陷以生成凹槽；执行第一沉积工艺以在所述栅极电极上和所述凹槽中形成第一金属层，其中，所述第一沉积工艺是使用第一前体来执行的；使用不同于所述第一前体的第二前体来执行第二沉积工艺以在所述第一金属层上形成第二金属层，其中，所述第一金属层和所述第二金属层包含相同的金属；在所述第二金属层之上形成电介质硬掩模；以及形成穿过所述电介质硬掩模的栅极接触插塞，其中，所述栅极接触插塞接触所述第二金属层的顶表面。

根据本公开的另一实施例，提供了一种半导体器件，包括：半导体区域；栅极电介质，位于所述半导体区域之上；栅极电极，包括：第一部分，包括位于所述第一部分中的功函数层；以及第二部分，覆盖于所述第一部分之上并且与所述第一部分接触，其中，所述第二部分包括氟和氯，并且其中，所述第二部分包括：底部子层，其中，氯的第一峰值原子百分比在所述底部子层中；以及顶部子层，位于所述底部子层之上并且与所述底部子层接触，其中，氟的第二峰值原子百分比在所述顶部子层中，并且其中，所述底部子层和所述顶部子层包含相同的金属；以及栅极接触插塞，位于所述顶部子层之上并且与所述顶部子层接触。

根据本公开的又一实施例，提供了一种半导体器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；半导体鳍，突出高于所述隔离区域中位于所述半导体鳍的相对侧上的部分；以及栅极堆叠，包括：高k栅极电介质，位于所述半导体鳍上；功函数层，位于所述高k栅极电介质上；阻挡层；第一钨层，位于所述功函数层和所述阻挡层之上并且与所述功函数层和所述阻挡层接触；和第二钨层，位于所述第一钨层之上并且与所述第一钨层接触，其中，所述第一钨层和所述第二钨层彼此能够区分。

附图说明

当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应当注意，根据工业中的标准实践，各种特征未按比例绘制。实际上，为了清楚的讨论，可以任意增加或减少各种特征的尺寸。

图1-图6、图7A、图7B、图8A、图8B、图9-图19、图20A和图20B示出了根据一些实施例的鳍式场效应晶体管(FinFET)的形成中的中间阶段的截面图和透视图。

图21示出了根据一些实施例的FinFET的平面图。

图22示出了根据一些实施例的一些元件的分布。

图23示出了根据一些实施例的用于形成FinFET的工艺流程的流程图。

具体实施方式

下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。

此外，本文可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“之上”、“上部”等)，以易于描述图中所示的一个元件或特征相对于另一个(一些)元件或特征的关系。这些空间相关术语意在涵盖器件在使用或操作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文所用的空间相关描述符同样可以被相应地解释。

根据一些实施例，提供了具有混合帽盖层的晶体管及其形成方法。第一低电阻率导电层被形成在凹陷的金属栅极之上并且与凹陷的金属栅极相接触。第一低电阻率导电层被用作种晶层(seed layer)，以便第二低电阻率导电层被选择性地形成，并达到期望的厚度。低电阻率导电层的电阻率值低于金属栅极中至少一些层的电阻率值，从而降低金属栅极的整体栅极电阻。根据一些实施例示出了形成晶体管的中间阶段。讨论了一些实施例的一些变型。在各个视图和说明性实施例中，相同的附图标记用于表示相同的元件。尽管方法实施例可以被论述为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。根据实施例，鳍式场效应晶体管(FinFET)的形成被用作示例来解释本公开的概念。诸如平面型晶体管之类的其他类型的晶体管也可以采用本公开的概念。根据本公开的一些实施例，形成FinFET的金属(替换)栅极。然后，蚀刻并凹陷金属栅极，从而生成凹槽。

图1-图6、图7A、图7B、图8A、图8B、图9-图19、图20A和图20B示出了根据本公开的一些实施例的FinFET的形成中的中间阶段的截面图和透视图。这些图中所示的工艺也示意性地反映在图23中所示的工艺流程200中。

参考图1，提供了衬底20。衬底20可以是半导体衬底，例如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型或n型掺杂剂)或未掺杂的。半导体衬底20可以是晶圆10(例如，硅晶圆)的一部分。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被设置在衬底(典型地为硅或玻璃衬底)上。也可以使用其他衬底，例如多层或梯度基底。在一些实施例中，半导体衬底20的半导体材料可以包括硅；锗；化合物半导体，包括碳掺杂硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或前述的组合。

进一步参考图1，阱区域22被形成在衬底20中。相应工艺在图23所示的工艺流程200中被示为工艺202。根据本公开的一些实施例，阱区域22为通过注入P型杂质至衬底20中而形成的P型阱区域，该P型杂质可以为硼、铟等。根据本公开的其他实施例，阱区域22为通过注入N型杂质至衬底20中而形成的N型阱区域，该N型杂质可以为磷、砷、锑等。所得阱区域22可延伸至衬底20的顶表面。N型或P型杂质浓度可以等于或小于10

参考图2，隔离区域24被形成为从衬底20的顶表面延伸到衬底20中。隔离区域24在下文中可替换地称为浅沟槽隔离(STI)区域。相应工艺在图23所示的工艺流程200中被示为工艺204。衬底20中位于相邻STI区域24之间的部分被称为半导体条带26。为了形成STI区域24，在半导体衬底20上形成衬垫氧化物层28和硬掩模层30，并且然后对其进行图案化。衬垫氧化物层28可以是由氧化硅形成的薄膜。根据公开的一些实施例，在热氧化工艺中形成衬垫氧化物层28，其中半导体衬底20的顶表面层被氧化。衬垫氧化物层28用作半导体衬底20和硬掩模层30之间的粘附层。衬垫氧化物层28也可以用作用于蚀刻硬掩模层30的蚀刻停止层。根据本公开的一些实施例，硬掩模层30由氮化硅形成，例如使用低压化学气相沉积(LPCVD)。根据本公开的其他实施例，通过硅的热氮化或等离子体增强化学气相沉积(PECVD)来形成硬掩模层30。在硬掩模层30上形成光致抗蚀剂(未示出)，并且然后对其进行图案化。然后使用经图案化的光致抗蚀剂作为蚀刻掩模来图案化硬掩模层30以形成硬掩模30，如图2所示。

接下来，使用经图案化的硬掩模层30作为蚀刻掩模来蚀刻衬垫氧化物层28和衬底20，随后用(一种或多种)电介质材料填充衬底20中的所得沟槽。执行诸如化学机械抛光(CMP)工艺或机械研磨工艺之类的平坦化工艺，以去除电介质材料的多余部分，并且(一种或多种)电介质材料的剩余部分是STI区域24。STI区域24可以包括衬里电介质(未示出)，其可以是通过衬底20的表面层的热氧化而形成的热氧化物。衬里电介质也可以是使用例如原子层沉积(ALD)、高密度等离子体化学气相沉积(HDPCVD)或化学气相沉积(CVD)而形成的经沉积的氧化硅层、氮化硅层等。STI区域24还可以包括位于衬里氧化物之上的电介质材料，其中可以使用可流动化学气相沉积(FCVD)、旋涂等来形成电介质材料。根据一些实施例，位于衬里电介质之上的电介质材料可以包括氧化硅。

硬掩模30的顶表面和STI区域24的顶表面可以基本上彼此齐平。半导体条带26位于相邻的STI区域24之间。根据本公开的一些实施例，半导体条带26是原始衬底20的一部分，并且因此半导体条带26的材料与衬底20的材料相同。根据本公开的替代实施例，半导体条带26是通过以下方式而形成的替换条带：蚀刻衬底20中位于STI区域24之间的部分以形成凹槽，并且执行外延以在凹槽中再生长另一种半导体材料。因此，半导体条带26由与衬底20的半导体材料不同的半导体材料形成。根据一些实施例，半导体条带26由硅锗、硅碳或III-V族化合物半导体材料形成。然后去除硬掩模30。

参考图3，使得STI区域24凹陷，以使半导体条带26的顶部部分突出高于STI区域24的剩余部分的顶表面24A，以形成突出鳍36。相应工艺在图23所示的工艺流程200中被示为工艺206。还去除衬垫氧化物28。可以使用干法蚀刻工艺来执行蚀刻，其中例如HF

在上述实施例中，鳍可以通过任何适当的方法图案化。例如，可以使用包括双图案化或多图案化工艺的一个或多个光刻工艺来图案化鳍。通常，双图案化或多图案化工艺将光刻和自对准工艺组合，从而允许产生的图案的间距例如比使用单一直接光刻工艺可获得的间距小。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对其进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件或心轴(mandrel)来图案化鳍。

参考图4，形成虚设栅极堆叠38以在(突出)鳍36的顶表面和侧壁上延伸。相应工艺在图23所示的工艺流程200中被示为工艺208。虚设栅极堆叠38可以包括虚设栅极电介质40和位于虚设栅极电介质40之上的虚设栅极电极42。虚设栅极电介质40可以由氧化硅或类似材料形成。例如，可以使用多晶硅来形成虚设栅极电极42，并且还可以使用其他材料。虚设栅极堆叠38中的每一个还可以包括位于虚设栅极电极42之上的一个(或多个)硬掩模层44。硬掩模层44可以由氮化硅、氧化硅、硅碳氮化物或前述的多层形成。虚设栅极堆叠38可以跨越单个或多个突出鳍36和/或STI区域24。虚设栅极堆叠38的长度方向还垂直于突出鳍36的长度方向。

接下来，在虚设栅极堆叠38的侧壁上形成栅极间隔件46。相应工艺在图23所示的工艺流程200中还被示为工艺208。根据本公开的一些实施例，栅极间隔件46由(一种或多种)低k电介质材料(例如，多孔氮氧化硅、多孔碳氮化硅、多孔氮化硅等)形成，并且可以具有单层结构或包含多个电介质层的多层结构。栅极间隔件46的电介质常数(k值)低于3.8，并且可以低于约3.0，例如，在约2.5与约3.0之间的范围内。

然后执行蚀刻工艺以蚀刻突出鳍36中未被虚设栅极堆叠38和栅极间隔件46覆盖的部分，得到图5所示的结构。相应工艺在图23所示的工艺流程200中被示为工艺210。凹陷可以是各向异性的，因此鳍36中直接位于虚设栅极堆叠38和栅极间隔件46下面的部分受到保护未被蚀刻。根据一些实施例，凹陷的半导体条带26的顶表面可以低于STI区域24的顶表面24A。因此形成凹槽50。凹槽50包括位于虚设栅极堆叠38的相对侧上的部分，以及位于突出鳍36的剩余部分之间的部分。

接下来，通过在凹槽50中选择性生长(通过外延)半导体材料来形成外延区域(源极/漏极区域)54，得到图6中的结构。相应工艺在图23所示的工艺流程200中被示为工艺212。根据所得FinFET是p型FinFET还是n型FinFET，可以利用外延的进行而原位掺杂p型或n型杂质。例如，当所得FinFET是p型FinFET时，可以生长硅锗硼(SiGeB)、硅硼(SiB)等。相反，当所得FinFET是n型FinFET时，可以生长硅磷(SiP)、硅碳磷(SiCP)等。根据本公开的替代实施例，外延区域54包括III-V族化合物半导体，例如GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlAs、AlP、GaP、前述的组合或前述的多层。在凹槽50被外延区域54填充之后，外延区域54的进一步外延生长导致外延区域54水平扩展，并且可以形成小平面(facet)。外延区域54的进一步生长也可以导致相邻的外延区域54彼此合并。可能生成空隙(气隙)56。根据本公开的一些实施例，外延区域54的形成可以在外延区域54的顶表面仍然是波状时完成，或者在合并的外延区域54的顶表面已经变得平坦(这通过如图6所示在外延区域54上进一步生长来实现)时完成。

在外延步骤之后，外延区域54可以进一步被注入P型或N型杂质以形成源极和漏极区域，其也使用参考数字54表示。根据本公开的替代实施例，当外延区域54在外延期间原位掺杂有P型或N型杂质时，省略注入步骤。

图7A示出了在形成接触蚀刻停止层(CESL)58和层间电介质(ILD)60之后的结构的透视图。相应工艺在图23所示的工艺流程200中被示为工艺214。CESL 58可以由氮化硅、氧化硅、碳氮化硅等形成，并且可以使用CVD、ALD等形成。ILD 60可以包括使用例如FCVD、旋涂、CVD或其他沉积方法形成的电介质材料。ILD 60可以由含氧电介质材料形成，该含氧电介质材料可以是基于氧化硅的材料，例如氧化硅、磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)等。可以执行诸如CMP工艺或机械研磨工艺之类的平坦化工艺，以使ILD 60、虚设栅极堆叠38和栅极间隔件46的顶表面彼此齐平。图7B示出了根据一些实施例的如图7A所示的参考横截面7B-7B，其中示出了一个虚设栅极堆叠38。

在形成图7A和图7B所示的结构之后，如图8A、图8B以及图9-图12所示，用金属栅极和替换栅极电介质来代替虚设栅极堆叠38。在后续附图中，示出了STI区域24的顶表面24A以示出半导体鳍36的位置，其突出得比STI区域24的顶表面24A更高。

为了形成替换栅极，首先去除如图7B所示的硬掩模层44、虚设栅极电极42和虚设栅极电介质40，形成如图8A和图8B所示的开口59。相应工艺在图23所示的工艺流程200中被示为工艺216。突出鳍36的顶表面和侧壁暴露于开口59。

接下来，参考图9，形成栅极电介质61，该栅极电介质61延伸到开口59中。相应工艺在图23所示的工艺流程200中被示为工艺218。根据本公开的一些实施例，栅极电介质61包括界面层(IL)62，IL 62被形成在突出鳍36的暴露的顶表面和侧壁表面上。IL 62可以包括氧化物层，例如氧化硅层，其通过突出鳍36的表面部分的热氧化、化学氧化工艺或沉积工艺形成。栅极电介质61还可以包括位于IL 62之上的高k电介质层64。高k电介质层64可以由高k电介质材料(例如，氧化铪、氧化镧、氧化铝、氧化锆、前述的组合、前述的多层等)形成。高k电介质材料的电介质常数(k值)高于3.9，并且可以高于约7.0，并且有时高达21.0或更高。高k电介质层64覆盖IL 62并且可以与IL 62接触。高k电介质层64被形成为共形层，并且在突出鳍36的侧壁以及栅极间隔件46的顶表面和侧壁上延伸。根据本公开的一些实施例，使用ALD、CVD等来形成高k电介质层64。

根据一些实施例，在高k电介质层64之上形成粘附层(也是扩散阻挡层)65。相应工艺在图23所示的工艺流程200中被示为工艺220。粘附层65可以由TiN或氮化钛硅(TSN)形成。TiN层可以使用ALD或CVD形成，并且TSN层可以包括交替沉积的TiN层和SiN层，其例如使用ALD形成。由于TiN层和SiN层非常薄，因此这些层可能无法彼此区分，并且因此被称为TSN层。根据替代实施例，不形成粘附层65，并且随后形成的功函数层与高k电介质层64接触。因此，图23中的工艺220使用虚线框示出以表明它可以被执行或可能被跳过。在后续附图中，未示出粘附层65，尽管可以形成或可以不形成。

参考图10和图11，通过沉积来形成功函数层66。相应工艺在图23所示的工艺流程200中被示为工艺222。功函数层66包括由相同材料形成整体的至少一个同质层(例如，图10中的子层66A)，或者可以包括由彼此不同的材料形成的多个子层。可以根据所形成的相应FinFET是n型FinFET还是p型FinFET来选择功函数层66中的(一个或多个)层的材料。例如，当FinFET是n型FinFET时，功函数层66可以包括n功函数层，该n功函数层可以是(例如，由TiAl、TiAlN、TiAlC、TaAlN、TaAl、TaAlC等或前述的多层形成的)基于Al的层。如果没有形成粘附层65，则可以在n功函数层和高k电介质层64之间(并与其接触)形成或不形成氮化钛(TiN)层(未示出)，以调整功函数。当FinFET是p型FinFET时，相应功函数层66可以包括p功函数层，例如TiN层、碳氮化钨(WCN)层等。

根据一些实施例，功函数层66可以包括子层66A和子层66B，如图11所示。例如，n型FinFET的功函数层66可以包括n功函数层(表示为66A)和位于n功函数层之上的p功函数层(表示为66B)，其中n功函数层主导着相应FinFET的功函数，并且p功函数层是在形成p型FinFET的p功函数层的同时形成的。

根据替代实施例，如图11所示，p型FinFET的功函数层还可以包括p功函数层(表示为66A)和位于p功函数层之上的n功函数层(表示为66B)，其中p功函数层主导着相应FinFET的功函数，并且n功函数层是在形成n型FinFET的n功函数层的同时形成的。在后续示例附图中，示出了功函数层66A和66B两者，而根据一些实施例，可以替代地使用单个功函数层。

根据本公开的一些实施例，在功函数层66之上形成阻挡层70(其为粘附层)。相应工艺在图23所示的工艺流程200中被示为工艺224。根据一些实施例，阻挡层70可以是含金属层，其可以由TiN形成。也可以使用其他材料，例如TaN。根据一些实施例，使用ALD、CVD等来形成阻挡层70。根据一些实施例，阻挡层70完全填充剩余的开口59(图8B)。根据替代实施例，执行间隙填充工艺以用填充金属填充剩余的开口59，该填充金属可以由钨、钴等形成。

在开口59被完全填充之后，执行诸如化学机械抛光(CMP)工艺或机械抛光工艺之类的平坦化工艺以去除图11所示所沉积的层的多余部分，从而形成栅极堆叠76，如图12所示。相应工艺在图23所示的工艺流程200中被示为工艺226。栅极堆叠76包括栅极电介质61和栅极电极74。

图13和图14示出了用于使得栅极堆叠76凹陷的工艺。相应工艺在图23所示的工艺流程200中被示为工艺228。图13示出了在栅极堆叠76和栅极间隔件46上执行的第一回蚀刻工艺78，其中蚀刻由箭头表示。相应地生成凹槽80。第一回蚀刻工艺可以包括干法蚀刻工艺和/或湿法蚀刻工艺。此外，蚀刻可以是各向同性的或各向异性的。根据本公开的一些实施例，使用蚀刻栅极间隔件46和栅极堆叠76而不蚀刻CESL 58和60的蚀刻剂来执行第一回蚀刻工艺。根据一些实施例，当使用干法蚀刻工艺时，蚀刻气体包括基于氟的蚀刻剂，例如CF

根据如图13所示的一些实施例，通过第一回蚀刻工艺78来使得栅极间隔件46凹陷。根据替代实施例，通过第一回蚀刻工艺78而不使栅极间隔件46凹陷，其中虚线46’被示出以示出在第一回蚀刻工艺之后保留的栅极间隔件46的顶部部分。

在如图13所示的第一回蚀刻工艺之后，可以执行第二回蚀刻工艺78’，如图14所示。因此，在相应高k电介质层64的相对部分之间形成凹槽81。使用与第一回蚀刻工艺78中使用的蚀刻气体或蚀刻化学溶液不同的蚀刻气体或蚀刻化学溶液来执行第二回蚀刻工艺78’。第二回蚀刻工艺78’可以包括干法蚀刻工艺和/或湿法蚀刻工艺。此外，蚀刻可以是各向同性的或各向异性的。根据本公开的一些实施例，使用蚀刻栅极电极74而不蚀刻栅极间隔件46、高k电介质层64、CESL 58和ILD 60的蚀刻剂来执行第二回蚀刻工艺。根据一些实施例，当使用干法蚀刻工艺时，蚀刻气体可以包括BCl

由于蚀刻剂对不同的材料具有选择性，因此栅极间隔件46的顶表面46TS可以与高k电介质层64的顶表面64TS齐平、高于或低于高k电介质层64的顶表面64TS。

图15示出了根据一些实施例来执行的钝化工艺82。相应工艺在图23所示的工艺流程200中被示为工艺230。根据一些实施例，当在蚀刻工艺78和78’中使用干法蚀刻时，栅极电极74的材料可能被重新溅射到高k电介质层64、栅极间隔件46、CESL 58和ILD 60上。这可能导致一些问题。例如，经重新溅射的材料成为后续选择性沉积的低电阻率层84A和84B的种晶层(图18)，导致低电阻率层84A和84B生长到不期望的位置。此外，这些材料可能导致栅极电极74与其他导电特征(例如，接触插塞94)之间的电气短路(图20A)。因此，执行钝化工艺以提高在后续沉积工艺中的选择性，并且将经重新溅射的材料(如果有的话)转换为电介质材料。根据其他实施例，当重新溅射的强度不足以影响沉积的选择性时，跳过钝化工艺82。因此，在图23中使用虚线框示出了钝化工艺230。

根据一些实施例，通过以下方式来执行钝化工艺82：在包含氧(O

参考图16，使用选择性沉积工艺来形成可以是金属层的第一低电阻率导电层84A。在下文中，低电阻率导电层84A也称为底部子(金属)层84A。相应工艺在图23所示的工艺流程200中被示为工艺232。在整个说明书中，底部子层84A也可以被认为是相应栅极电极的部分。根据本公开的一些实施例，底部子层84A由钨(W)形成。底部子层84A的电阻率可以低于栅极电极74中的层(其包括层66和70)的电阻率。底部子层84A被形成在栅极电极74上，而不是形成在电介质材料(包括栅极间隔件46、高k电介质层64、CESL 58和ILD 60)的暴露表面上。根据一些实施例，使用ALD来执行沉积。前体可以包括WCl

应当理解，WCl

参考图17，在沉积底部子层84A之后，执行钝化工艺86。相应工艺在图23所示的工艺流程200中被示为工艺234。根据替代实施例，跳过钝化工艺86。因此，图23中的步骤234使用虚线框示出以指示其可以被执行或跳过。钝化工艺86可以使用选自用于钝化工艺82的方法和工艺气体的相同候选组的方法和工艺气体来执行(图15)。因此，这里不再重复其细节。此外，可以使用相同的方法和工艺气体或不同的方法和工艺气体来执行钝化工艺86。

参考图18，在形成底部子层84A和可能的钝化工艺86之后，将金属层84B(以下称为顶部子(金属)层84B)选择性地沉积在底部子层84A上。相应工艺在图23所示的工艺流程200中被示为工艺236。底部子层84A的电阻率也低于栅极电极74中的层(其包括层66和70)的电阻率。使用底部子层84A作为种晶层来形成顶部子层84B，并且因此不会沉积在电介质材料(例如，栅极间隔件46、高k电介质层64、CESL 58和ILD 60)的暴露表面上。根据一些实施例，使用ALD来执行顶部子层84B的沉积。该前体与用于沉积底部子层84A的前体不同。例如，用于形成顶部子层84B的前体可以包括WF

子层84A和84B具有不同的功能。底层子层84A(其可以使用WCl

顶部子层84B(可以使用WF

由于选择性沉积，子层84A和84B可以是共形层。此外，如果栅极电极74’的下面部分的顶表面是平面的，则子层84A和84B可以是基本上平面的。或者，子层84A与84B是弯曲的，并且具有遵循栅极电极74’的相应下方部分的顶表面轮廓的拓扑。

接下来，参考图19，用电介质材料填充剩余的凹槽80和81(如果有的话)以形成自对准硬掩模88。相应工艺在图23所示的工艺流程200中被示为工艺238。自对准硬掩模88可以由非低k电介质材料(例如，氮化硅、氮氧化硅、碳氧化硅等)形成。自对准硬掩模88也可以由同质低k电介质材料形成，其可以由多孔氮化硅、多孔氮氧化硅、多孔碳氧化硅等形成。自对准硬掩模88也被平坦化，使得其顶表面与ILD 60的顶表面共面。根据一些实施例，自对准硬掩模88的侧壁与CESL 58的侧壁接触。根据其中栅极间隔件46没有凹陷的其他实施例，自对准硬掩模88的侧壁与栅极间隔件46的顶部部分(以虚线46’示出)的侧壁接触。

图20A示出了栅极接触插塞90、源极/漏极硅化物区域92以及源极/漏极接触插塞94的形成。相应工艺在图23所示的工艺流程200中被示为工艺240。源极/漏极接触插塞94的形成包括通过蚀刻ILD 60来暴露CESL 58的下面部分，并且然后蚀刻CESL 58的暴露部分以暴露源极/漏极区域54来形成接触开口。在后续工艺中，金属层(例如，钛层)被沉积以延伸到接触开口中。可以形成金属氮化物阻挡层(例如，TiN层)。然后执行退火工艺以使金属层与源极/漏极区域54的顶部部分反应以形成硅化物区域92。接下来，或者保留先前形成的金属氮化物层而不被去除，或者去除先前形成的金属氮化物层，然后沉积新的金属氮化物层(例如，氮化钛层)。然后将诸如钨、钴等之类的填充金属材料填充到接触开口中，随后进行平坦化工艺以去除多余的材料，从而产生源极/漏极接触插塞94。栅极接触插塞90的形成可以包括：蚀刻自对准硬掩模88以露出顶部子层84B，并且在相应开口中形成栅极接触插塞90。栅极接触插塞90还可以包括扩散阻挡层(例如，氮化钛)和位于扩散阻挡层之上的金属(例如，铜、钨、钴等)。由此形成FinFET 100。图20B示出了FinFET 100的透视图。

在图20A中，厚度比率T2/T1被设计为在不太大且不太小的范围内。当比率T2/T1太大时，厚度T1太小，和/或厚度T2太大。如果厚度T1太小，则底部子层84A可能不能完全覆盖栅极电极66，并且不能用作有效的种晶层。如果厚度T2太大，则顶部子层84B的顶表面可能高于高k电介质层64的顶端，造成后续形成自对准硬掩模88的问题。另一方面，当比率T2/T1太小时，厚度T1太大，和/或厚度T2太小。如果厚度T1太大，则可能在诸如ILD 60之类的电介质材料上生长底部子层84A，并且底部子层84A和顶部子层84B的沉积不是选择性的。如果厚度T2太小，则层84B的电阻(以及因此层84A和84B的总电阻)较高，从而达不到形成低电阻率导电层84A和84B的目的。根据一些实施例，比率T2/T1在1至约5之间的范围内。

根据一些实施例，为了确保顶部子层84B不生长在高k电介质层64和栅极间隔件46的顶部上，顶部子层84B的顶表面可以与高k电介质层64的顶端和/或栅极间隔件46的顶端齐平。根据替代实施例，顶部子层84B的顶表面比高k电介质层64的顶端和/或栅极间隔件46的顶端低一差值，以提供工艺裕度。该差值可以小于约1nm。

如图20A所示，栅极接触插塞90的底表面可以从顶部子层84B的所示左边缘延伸到所示右边缘。或者，如图20A所示，栅极接触插塞90的底表面可以从顶部子层84B的左边缘和/或右边缘横向凹陷。根据又一替代实施例，栅极接触插塞90的底表面可以在高k电介质层的顶端上延伸并与其接触，并且可以在栅极间隔件46的顶端上延伸并与其接触，也可以不在栅极间隔件46的顶端上延伸并与其接触。

图21示出了FinFET 100的一些部分的俯视图。栅极电极74’和上覆低电阻率导电层84A和84B。高k电介质层64的垂直部分可以形成环绕相应栅极电极74’(包括相应上覆低电阻率导电层84)的环。还示出了栅极接触插塞90、突出鳍36以及源极/漏极区域54。

如图21所示，低电阻率导电层84A和84B可以完全覆盖功函数层66，并且导电层84A和84B的边缘可以与功函数层66的相应边缘齐平。高k栅极电介质64可以形成接触低电阻率导电层84A和84B以及功函数层66的侧壁的环。硬掩模88可以完全被CESL 58的垂直部分环绕。栅极接触插塞90可以接触顶部子层84B的部分而不是全部，其中低电阻率导电层84A和84B延伸超过栅极接触插塞90的左侧壁90C和右侧壁90D。应当理解，尽管栅极接触插塞90的侧壁90A和90B被示为直接位于顶部子层84B上，但是侧壁90A和90B可以沿箭头95的方向延伸，并且可以在箭头95的路径上的任何位置。

图22示出了一些元素的示意性分布，其中元素F、Cl和N的原子百分比被示出为栅极电极74中的高度的函数，其中该高度是在图20A中的箭头108的方向上测量的。线102、104和106分别示出了氯、氟和氮的示例原子百分比。如线102所示，当采用WCl

线106示出了其中在沉积层84A之后且在沉积层84B之前，使用N

本公开的实施例具有一些有利特征。通过形成第一低电阻率导电层，可以实现第一低电阻率导电层在栅极电极上而不是在暴露的电介质层上的选择性沉积。通过停止第一低电阻率导电层的沉积，并且沉积选择性沉积在金属上的第二低电阻率导电层，解决了由于低电阻率导电层的延长设置而导致的选择性损失。当第二低电阻率导电层的厚度增加时，沉积的选择性没有损失。

根据本公开的一些实施例，一种方法包括：在半导体区域上形成栅极电极；使得栅极电极凹陷以生成凹槽；执行第一沉积工艺以在栅极电极上和凹槽中形成第一金属层，其中第一沉积工艺是使用第一前体来执行的；使用不同于第一前体的第二前体来执行第二沉积工艺以在第一金属层上形成第二金属层，其中，第一金属层和第二金属层包含相同的金属；在第二金属层之上形成电介质硬掩模；以及形成穿过电介质硬掩模的栅极接触插塞，其中栅极接触插塞接触第二金属层的顶表面。在实施例中，第一前体包括氯化钨(WCl

根据本公开的一些实施例，一种器件包括：半导体区域；栅极电介质，位于半导体区域之上；栅极电极，包括第一部分，包括位于该第一部分中的功函数层；以及第二部分，覆盖于第一部分之上并且与第一部分接触，其中第二部分包括氟和氯，并且其中第二部分包括底部子层，其中，氯的第一峰值原子百分比在底部子层中；以及顶部子层，位于底部子层之上并且与底部子层接触，其中，氟的第二峰值原子百分比在顶部子层中，并且其中，底部子层和顶部子层包含相同的金属；以及栅极接触插塞，位于顶部子层之上并且与顶部子层接触。在实施例中，第一部分包括钛，并且第二部分包括钨。在实施例中，底部子层和顶部子层可通过透射电子显微镜(TEM)来区分。在实施例中，栅极电介质包括侧壁部分以及位于侧壁部分下方并且连接到侧壁部分的底部部分，并且其中，栅极电极的第一部分和第二部分位于侧壁部分之间。在实施例中，顶部子层的顶表面与栅极电介质的侧壁部分的顶部边缘齐平或者低于栅极电介质的侧壁部分的顶部边缘。在实施例中，该器件还包括栅极间隔件，位于栅极电介质和栅极电极的相对侧上；以及层间电介质，其中，栅极间隔件位于层间电介质中，其中，栅极电介质的第一顶表面被凹陷低于层间电介质的第二顶表面。在实施例中，栅极间隔件被凹陷以具有低于第二顶表面的第三顶表面。

根据本公开的一些实施例，一种器件包括：半导体衬底；隔离区域，延伸到半导体衬底中；半导体鳍，突出高于隔离区域中位于半导体鳍的相对侧上的部分；以及栅极堆叠，包括高k栅极电介质，位于半导体鳍上；功函数层，位于高k栅极电介质上；阻挡层；第一钨层，位于功函数层和阻挡层之上并且与功函数层和阻挡层接触；和第二钨层，位于第一钨层之上并且与第一钨层接触，其中，第一钨层和第二钨层彼此可区分。在实施例中，第一钨层和第二钨层两者均包含氟和氯，并且其中，氯的第一峰值原子百分比在第一钨层中。在实施例中，氟的第二峰值原子百分比在第二钨层中。在实施例中，第一钨层和第二钨层两者均包括氮，并且其中，栅极堆叠中的氮原子百分比在第一钨层和第二钨层之间的界面处具有峰值。在实施例中，高k栅极电介质包括位于第一钨层和第二钨层的相对侧上的侧壁部分，并且第二钨层的顶表面位于高k栅极电介质的侧壁部分的顶部边缘之间，并且与高k栅极电介质的侧壁部分的顶部边缘齐平或者低于高k栅极电介质的侧壁部分的顶部边缘。在实施例中，阻挡层包括氮化钛。

以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以容易地使用本公开作为基础来设计或修改用于实现相同的目的和/或实现与本文介绍的实施例的相同优点的其他工艺和结构。本领域技术人员还应该认识到，这种等同构造并不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文进行各种改变、替换和变更。

示例1是一种用于形成半导体器件的方法，包括：在半导体区域之上形成栅极电极；使得所述栅极电极凹陷以生成凹槽；执行第一沉积工艺以在所述栅极电极上和所述凹槽中形成第一金属层，其中，所述第一沉积工艺是使用第一前体来执行的；使用不同于所述第一前体的第二前体来执行第二沉积工艺以在所述第一金属层上形成第二金属层，其中，所述第一金属层和所述第二金属层包含相同的金属；在所述第二金属层之上形成电介质硬掩模；以及形成穿过所述电介质硬掩模的栅极接触插塞，其中，所述栅极接触插塞接触所述第二金属层的顶表面。

示例2是示例1所述的方法，其中，所述第一前体包括氯化钨(WCl

示例3是示例1所述的方法，其中，在所述第一沉积工艺中，与所述栅极电极相邻的电介质材料的表面被暴露，并且所述第一沉积工艺在所述第一金属层开始在与所述栅极电极相邻的经暴露的电介质材料上生长之前停止。

示例4是示例1所述的方法，其中，所述第一沉积工艺和所述第二沉积工艺中的每一者均包括原子层沉积工艺。

示例5是示例1所述的方法，其中，使得所述栅极电极凹陷，包括：第一凹陷工艺，用于使得所述栅极电极、栅极电介质和栅极间隔件凹陷，其中，所述栅极电介质包括位于所述栅极电极的侧壁上的第一侧壁部分，并且所述栅极电极和所述栅极电介质位于所述栅极间隔件之间；以及第二凹陷工艺，用于使得所述栅极电极凹陷以低于所述栅极电介质的顶部边缘。

示例6是示例1所述的方法，其中，所述第一金属层具有小于约3nm的第一厚度。

示例7是示例6所述的方法，其中，所述第二金属层具有大于约3nm的第二厚度。

示例8是一种半导体器件，包括：半导体区域；栅极电介质，位于所述半导体区域之上；栅极电极，包括：第一部分，包括位于所述第一部分中的功函数层；以及第二部分，覆盖于所述第一部分之上并且与所述第一部分接触，其中，所述第二部分包括氟和氯，并且其中，所述第二部分包括：底部子层，其中，氯的第一峰值原子百分比在所述底部子层中；以及顶部子层，位于所述底部子层之上并且与所述底部子层接触，其中，氟的第二峰值原子百分比在所述顶部子层中，并且其中，所述底部子层和所述顶部子层包含相同的金属；以及栅极接触插塞，位于所述顶部子层之上并且与所述顶部子层接触。

示例9是示例8所述的器件，其中，所述第一部分包括钛，并且所述第二部分包括钨。

示例10是示例8所述的器件，其中，所述底部子层和所述顶部子层能够通过透射电子显微镜(TEM)来区分。

示例11是示例8所述的器件，其中，所述栅极电介质包括侧壁部分以及位于所述侧壁部分下方并且连接到所述侧壁部分的底部部分，并且其中，所述栅极电极的第一部分和第二部分位于所述侧壁部分之间。

示例12是示例11所述的器件，其中，所述顶部子层的顶表面与所述栅极电介质的侧壁部分的顶部边缘齐平或者低于所述栅极电介质的侧壁部分的顶部边缘。

示例13是示例8所述的器件，还包括：栅极间隔件，位于所述栅极电介质和所述栅极电极的相对侧上；以及层间电介质，其中，所述栅极间隔件位于所述层间电介质中，其中，所述栅极电介质的第一顶表面被凹陷低于所述层间电介质的第二顶表面。

示例14是示例13所述的器件，其中，所述栅极间隔件被凹陷以具有低于所述第二顶表面的第三顶表面。

示例15是一种半导体器件，包括：半导体衬底；隔离区域，延伸到所述半导体衬底中；半导体鳍，突出高于所述隔离区域中位于所述半导体鳍的相对侧上的部分；以及栅极堆叠，包括：高k栅极电介质，位于所述半导体鳍上；功函数层，位于所述高k栅极电介质上；阻挡层；第一钨层，位于所述功函数层和所述阻挡层之上并且与所述功函数层和所述阻挡层接触；和第二钨层，位于所述第一钨层之上并且与所述第一钨层接触，其中，所述第一钨层和所述第二钨层彼此能够区分。

示例16是示例15所述的器件，其中，所述第一钨层和所述第二钨层两者均包含氟和氯，并且其中，氯的第一峰值原子百分比在所述第一钨层中。

示例17是示例16所述的器件，其中，氟的第二峰值原子百分比在所述第二钨层中。

示例18是示例15所述的器件，其中，所述第一钨层和所述第二钨层两者均包括氮，并且其中，所述栅极堆叠中的氮原子百分比在所述第一钨层和所述第二钨层之间的界面处具有峰值。

示例19是示例15所述的器件，其中，所述高k栅极电介质包括位于所述第一钨层和所述第二钨层的相对侧上的侧壁部分，并且所述第二钨层的顶表面位于所述高k栅极电介质的侧壁部分的顶部边缘之间，并且所述第二钨层的顶表面与所述高k栅极电介质的侧壁部分的顶部边缘齐平或者低于所述高k栅极电介质的侧壁部分的顶部边缘。

示例20是示例15所述的器件，其中，所述阻挡层包括氮化钛。