半导体存储器件及其操作方法

相关申请的交叉引用

本申请要求2020年2月14日提交的申请号为10-2020-0018293的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本文中描述的各种实施例涉及一种半导体存储器件以及操作半导体存储器件的方法。

背景技术

半导体存储器件包括多个存储器单元。每一个存储器单元可以包括用作开关的晶体管和存储电荷(即，数据)的电容器。数据可以具有两个逻辑电平中的一个，两个逻辑电平即高逻辑电平(例如，逻辑1)和低逻辑电平(逻辑0)。数据的逻辑电平可以取决于电容器中是否存储有电荷，即，电容器的端子电压是高还是低。

由于数据以累积在电容器中的电荷的形式存储，因此理论上存储数据不应消耗功率。然而，由于由晶体管的PN耦接引起的电流泄漏，可能无法稳定地维持存储在每一个存储器单元的电容器中的初始电荷量。结果，存储在存储器单元中的数据可能会丢失。为了防止丢失数据，可以在数据丢失之前读取存储器单元中的数据，并且可以对电容器再充电以确保存储足够量的电荷。可以以预定周期重复执行该操作以保持数据的准确性。(对存储器单元再充电的过程可以称为刷新操作，例如“正常刷新操作”)。

除了执行正常刷新操作之外，还可以对可能由于行锤击(hammering)现象而丢失数据的字线的存储器单元执行“目标刷新操作”。行锤击是指这样的现象，其中由于字线的高激活频率，而耦接至同一字线或与特定字线相邻的字线的存储器单元的数据被损坏或失真。为了防止行锤击，可以在频繁激活(例如，预定次数或更多)的字线上或在相邻的字线上执行目标刷新操作。

发明内容

各种实施例致力于一种能够根据如下操作执行目标刷新的半导体存储器件以及用于操作半导体存储器件的方法，所述操作包括：跟踪存储在地址存储电路中的锁存地址是否已被访问多于确定的次数，并且根据跟踪结果来保持或丢弃所述锁存地址。

根据一个实施例，一种半导体存储器件包括：单元阵列，其包括多个字线；多个地址存储电路，所述多个地址存储电路中的每一个适用于将采样地址存储为锁存地址，并且存储有效位和有效锁定位，所述有效位指示所述锁存地址是否有效，所述有效锁定位指示所述锁存地址是否被访问多于确定的次数，所述多个地址存储电路中的每一个还适用于根据所述有效位和有效锁定位将所述锁存地址输出为目标地址；以及行控制电路，其适用于响应于刷新命令而基于所述目标地址刷新一个或更多个字线。

根据一个实施例，一种半导体存储器件包括：随机采样电路，其适用于在随机点处对与活跃命令一起输入的活跃地址进行采样，并且输出采样地址；多个地址存储电路，所述多个地址存储电路中的每一个适用于将各个所述采样地址存储为锁存地址；以及行控制电路，其适用于响应于刷新命令而刷新与目标地址相对应的一个或更多个字线，其中，所述地址存储电路中的每一个包括：锁存电路，其适用于存储所述锁存地址、有效位和有效锁定位中的相应一个；跟踪电路，其适用于在其中设置所述有效位的评估时段期间，根据所述锁存地址和所述活跃地址的比较结果来激活第一设置信号或第一驱逐信号；锁存控制电路，适用于当所述锁存地址与所述采样地址相同并且设置所述有效位时或者当激活第一设置信号时设置所述有效锁定位，并且当所述第一驱逐信号被激活时释放所述有效位和所述有效锁定位；以及输出控制电路，其适用于当设置所述有效锁定位并且激活所述刷新命令时，将所述锁存地址输出为目标地址。

根据一个实施例，一种用于操作半导体存储器件的方法，所述半导体存储器件包括多个锁存电路，所述多个锁存电路中的每一个存储锁存地址、有效位和有效锁定位，所述方法包括：在将采样地址作为所述锁存地址存储至所述锁存电路中的一个之后，设置所述锁存电路之一的有效位；当与所述锁存电路之一的锁存地址相同的所述采样地址被输入至少一次时，设置所述锁存电路之一的有效锁定位；以及根据所述有效位和有效锁定位，从所述锁存电路之一输出锁存地址作为目标地址，并响应于刷新命令而基于所述目标地址刷新一个或更多个字线。

根据一个实施例，一种半导体存储器件包括：输入部，其用于接收第一地址；以及至少一个处理器，其适用于基于所述第一地址生成用于目标刷新操作的目标地址，所述至少一个处理器适用于：接收第二地址；将所述第二地址与存储在存储区中的所述第一地址进行比较，当所述第二地址等于所述第一地址时，控制所述第一地址作为所述目标地址输出；以及将所述目标地址发送至控制器以基于所述目标地址执行所述目标刷新操作，其中，从活跃地址电路中随机地采样所述第一地址和所述第二地址。

与以下详细描述相关的本领域普通技术人员将结合附图更好地理解本文公开的实施例的这些和其它特征和优点。

附图说明

图1是示出根据一个实施例的半导体存储器件的框图。

图2是示出图1的目标地址生成电路的实施例的详细框图。

图3是示出图2的地址存储电路的实施例的详细框图。

图4是示出图3的锁存控制电路的实施例的详细框图。

图5是用于描述图4的设置电路的有效位和有效锁定位的设置和释放的状态图的实施例。

图6是示出图4的设置电路的实施例的详细框图。

图7是示出图6的第一控制信号生成电路的实施例的详细框图。

图8是示出图6的第二控制信号生成电路的实施例的详细框图。

图9是根据一个实施例的用于控制半导体存储器件的方法的流程图。

图10是用于描述根据一个实施例的半导体存储器件的采样地址存储操作的流程图。

图11A至图11C是用于描述相对于图10描述的操作的实施例的图。

图12和图13是用于描述根据一个实施例的半导体存储器件的跟踪操作的流程图。

图14是用于描述根据一个实施例的半导体存储器件的目标刷新操作的流程图。

图15是用于描述根据一个实施例的锁存电路的状态的图。

图16是示出根据一个实施例的存储系统的框图。

具体实施方式

下面将参照附图更详细地描述各种实施例。然而，所描述的主题以不同的形式体现，并且不应被解释为限于本文中阐述的实施例。确切地说，提供这些实施例使得本公开将是全面和完整的，并将向本领域技术人员充分地传达所描述主题的范围。贯穿本公开，在各个附图和实施例中，相同的附图标记指代相同的部分。

应当注意的是，对“一个实施例”，“另一个实施例”等的引用不一定意味着仅是一个实施例，并且对任何这样的短语的不同引用不一定是对相同的实施例的引用。

将理解的是，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离所描述主题的精神和范围的情况下，下面描述的第一元件也可以被称为第二元件或第三元件。

将进一步理解的是，当在本说明书中使用术语“包括”、“包括有”，“包含”和“包含有”时，其指定存在所述的元件，并且不排除存在或添加一个或更多个其它元件。如本文所使用的，术语“和/或”包括一个或更多个相关联的所列项目的任何和所有组合。

如本文所使用的，单数形式也可以包括复数形式，反之亦然，除非上下文另外明确指出。如在本申请和所附权利要求中使用的冠词“一种”和“一个”应当解释为表示“一个(种)或多个(种)”，除非另有说明或从上下文清楚地指示为单数形式。

在一个或更多个实施例中，顺序地刷新存储器件的多个字线的操作可以被定义为正常刷新操作，而刷新与具有较高激活频率的字线(以下称为“高活跃(active)字线”)相邻的一个或更多个字线的操作可以被定义为目标刷新操作。

图1是示出根据一个实施例的半导体存储器件100的框图。参见图1，半导体存储器件100可以包括：单元阵列110、活跃地址生成电路122、随机采样电路124、目标地址生成电路130、正常地址生成电路140、行控制电路150、命令输入电路172、地址输入电路174和命令解码器176。

单元阵列110可以包括多个字线WL0至WLn，每一个字线耦接至一个或更多个存储器单元MC。单元阵列110还可以包括多个位线，每一个位线耦接至一个或更多个存储器单元MC。

命令输入电路172可以接收命令CMD，并且地址输入电路174可以接收地址ADD。地址输入电路174可以接收地址ADD并输出内部的输入地址IADD。命令CMD和地址ADD中的每一个可以包括多比特位信号。命令解码器176可以对经由命令输入电路172输入的命令CMD进行解码，并且可以生成活跃命令ACT、预充电命令PCG、正常刷新命令NREF和目标刷新命令TREF。命令解码器176可以通过对接收到的命令CMD进行解码来生成读取命令和写入命令以及其它命令。

活跃地址生成电路122可以存储与活跃命令ACT一起输入的输入地址IADD，以输出活跃地址ACT_ADD。

随机采样电路124可以例如在随机点处存储与活跃命令ACT相对应的输入地址IADD。在随机点，随机采样电路124可以激活采样使能信号SAM_EN，并根据采样使能信号SAM_EN对活跃地址ACT_ADD进行采样以输出采样地址SAM_ADD。例如，随机采样电路124可以通过在随机点处对与活跃命令ACT一起输入的输入地址IADD进行采样来生成采样地址SAM_ADD。尽管各种实施例执行随机采样，但是在其它实施例中，活跃地址ACT_ADD可以在其它时间采样。例如，可以在一个或更多个设定时间点和/或在操作期间发生设定条件时，对活跃地址ACT_ADD进行采样。

作为参考，输入地址IADD可以指示响应于对应的活跃命令ACT而要被激活的字线(以下称为“激活字线”)。如果激活字线的地址在随机点存储，则可以在与存储的地址相对应的激活字线和/或与激活字线相邻的一个或更多个字线上执行目标刷新操作。因此，在至少一个实施例中，可能不必为了执行目标刷新操作而对所有激活的字线的数目进行计数。实施这种不利用(例如，省略)用来对所有激活的字线的数目进行计数的计数器的方法，可以使存储器件的尺寸显著减小或最小化。同时，该方法防止了由于行锤击现象而可能至少以一定概率发生的字线干扰。尽管已经讨论了在一个或更多个随机点处执行采样的实施例，但是在其它实施例中，可以在一个或更多个设定点处和/或以设定频率执行采样。

在一个实施例中，目标地址生成电路130可以根据采样使能信号SAM_EN将采样地址SAM_ADD存储为锁存地址LADD。目标地址生成电路130可以包括多个地址存储电路210，每一个地址存储电路210用于存储对应的锁存地址LADD之一。在一个实施例中，每一个地址存储电路210可以存储锁存地址LADD、有效位VD和有效锁定位VL。有效位VD可以指示相应的锁存地址LADD是否有效。有效锁定位VL可以指示相应的锁存地址LADD是否已被访问多于确定(certain)的次数。

地址存储电路210中的一个或更多个可以基于相应的有效位VD和有效锁定位VL来输出其锁存地址LADD作为目标地址TADD。例如，目标地址生成电路130可以根据分别存储在地址存储电路210之一中的有效位VD和有效锁定位VL，将存储在各个地址存储电路210中的锁存地址LADD顺序地输出为目标地址TADD。

在一个实施例中，每一个目标地址TADD可以指示在目标刷新操作期间要被激活和刷新的字线的地址。目标地址TADD可以指示例如高活跃字线的地址。在一个实施例中，在目标刷新操作期间，可以刷新与高活跃字线相邻的一个或更多个字线。在下文中，将描述何时将有效位VD或有效锁定位VL设置为高比特位和将有效位VD或有效锁定位VL释放为低比特位。

当接收到采样地址SAM_ADD时，目标地址生成电路130可以将采样地址SAM_ADD作为锁存地址LADD存储在有效位VD被释放的地址存储电路210中，然后在已经存储了锁存地址LADD之后，设置该地址存储电路的有效位VD。如果没有具有释放的有效位VD的地址存储电路，则目标地址生成电路130可以例如丢弃采样地址SAM_ADD。

当与锁存地址LADD相同的采样地址SAM_ADD被输入至少一次时，每一个地址存储电路210可以设置其有效锁定位VL。在一个实施例中，当例如在目标刷新命令TREF被激活确定的次数的评估时段(tEV)期间，与锁存地址LADD相同的活跃地址ACT_ADD被输入多于第一预设次数时，每一个地址存储电路210可以设置其有效锁定位VL。

在评估时段(tEV)期间，当与锁存地址LADD相同的活跃地址ACT_ADD被输入少于第二预设次数时，每一个地址存储电路210可以释放其有效位VD和其有效锁定位VL。第二预设数目可以不同于(例如，小于)第一预设数目。例如，在目标刷新命令TREF被激活“x”次的评估时段(tEV)期间，当与锁存地址LADD相同的活跃地址ACT_ADD被输入5次时，每一个地址存储电路210可以设置其有效锁定位VL。例如，在目标刷新命令TREF被激活“x”次的评估时段(tEV)期间，当与锁存地址LADD相同的活跃地址ACT_ADD没有被输入时，每一个地址存储电路210可以释放其有效位VD和其有效锁定位VL。

在一个实施例中，第一预设次数可以对应于第一阈值TH1T，并且第二预设次数可以对应于第二阈值TH2。在根据目标刷新命令TREF将锁存地址LADD输出为目标地址TADD之后，每一个地址存储电路210可以释放其有效位VD和其有效锁定位VL。

正常地址生成电路140可以生成计数地址CADD，计数地址CADD的值基于字线WL0至WLn中的任一个的刷新而改变。例如，每当正常刷新命令NREF被激活时，正常地址生成电路140可以增加计数地址CADD的值。计数地址CADD可以指示在正常刷新操作期间要被激活和刷新的字线的地址。当先前选择第K字线WLK时，正常地址生成电路140可以改变计数地址CADD的值，使得选择第(K+1)字线WLK+1。

行控制电路150可以响应于活跃命令ACT的激活，而激活与输入地址IADD相对应的字线，并且可以响应于预充电命令PCG而对激活的字线进行预充电。行控制电路150可以响应于正常刷新命令NREF，而激活和刷新与计数地址CADD相对应的字线，并且可以响应于目标刷新命令TREF，而激活和刷新与目标地址TADD相对应的字线。

行控制电路150可以刷新与例如通过目标地址TADD加1或减1计算出的地址相对应的一个或更多个相邻字线。尽管图1示出了目标地址生成电路130将锁存地址LADD输出为目标地址TADD，但是可以进行变化。在一个实施例中，目标地址生成电路130可以通过将锁存地址LADD加1或减1来将目标地址TADD提供给行控制电路150。

如上所述，根据一个实施例，半导体存储器件100可以响应于可以周期输入的正常刷新命令NREF而对字线WL0至WLn顺序地执行正常刷新，并且响应于目标刷新命令TREF而在字线上执行目标刷新。此时，存储器件100可以将接收到的随机采样地址SAM_ADD存储为锁存地址LADD，并且可以利用存储的锁存地址LADD来执行目标刷新操作，从而减小字线干扰的可能性并且减小或最小化存储器件100的尺寸。例如，存储器件100可以通过根据活跃地址ACT_ADD和采样地址SAM_ADD来跟踪存储的锁存地址LADD是否被访问多于确定的次数来管理有效锁定位VL。因此，可以通过对不可能引起行锤击现象的锁存地址LADD进行过滤来提高目标刷新操作的效率。

图2是示出图1的目标地址生成电路130的实施例的详细框图。图3是示出图2的第二地址存储电路210_2的实施例的详细框图。

参见图2，目标地址生成电路130可以包括地址存储电路210和锁存选择电路230。地址存储电路210可以包括第一地址存储电路210_1至第m地址存储电路210_m。

每当目标刷新命令TREF被激活时，锁存选择电路230可以顺序地激活锁存选择信号SEQ<0:m>的每个比特位。例如，当目标刷新命令TREF被激活一次时，锁存选择电路230可以激活锁存选择信号SEQ<0:m>的第一比特位SEQ<0>。当目标刷新命令TREF被激活两次时，锁存选择电路230可以激活锁存选择信号SEQ<0:m>的第二比特位SEQ<1>。以这种方式，当目标刷新命令TREF被激活(m+1)次时，锁存选择电路230可以激活锁存选择信号SEQ<0:m>的第(m+1)比特位SEQ。当锁存选择信号SEQ<0:m>的所有比特位变为高比特位时，锁存选择电路230可以将锁存选择信号SEQ<0:m>复位以全部具有低比特位。

第一地址存储电路210_1至第m地址存储电路210_m中的每一个可以包括：锁存电路212、锁存控制电路214、跟踪电路216和输出控制电路218。由于第一地址存储电路210_1至第m地址存储电路210_m包括大致上相同的配置，因此将以第二地址存储电路210_2作为示例进行说明。

参见图3，锁存电路212可以存储锁存地址LADD、有效位VD和有效锁定位VL。有效位VD可以存储指示锁存地址LADD是否有效的信息。有效锁定位VL可以通过根据活跃地址ACT_ADD和采样地址SAM_ADD跟踪锁存地址LADD，来存储指示锁存地址LADD是否被访问多于确定的次数的跟踪信息。

在有效位VD被设置的评估时段(tEV)期间，跟踪电路216可以将活跃地址ACT_ADD与锁存地址LADD进行比较。根据比较结果，跟踪电路216可以增加第一计数值TC1。在评估时段(tEV)期间，当第一计数值TC1大于或等于第一阈值TH1时，跟踪电路216可以激活第一设置信号SET1。在评估时段(tEV)期间，当第一计数值TC1小于第二阈值TH2时，跟踪电路216可以激活第一驱逐信号EVICT1。第一阈值TH1可以不同于(例如，大于)第二阈值TH2。

在一个实施例中，跟踪电路216可以包括：跟踪比较器2162、第一计数器2164、第二计数器2166和判定电路2168。当活跃地址ACT_ADD与锁存地址LADD相同时，跟踪比较器2162可以将活跃地址ACT_ADD与锁存地址LADD进行比较并输出计数命中信号TC_H。

第一计数器2164可以根据计数命中信号TC_H来增加第一计数值TC1。

第二计数器2166可以根据有效位VD而被激活，并且可以当目标刷新命令TREF被激活时增加第二计数值TC2。此时，根据第二计数值TC2，可以定义评估时段(tEV)。例如，假设当第二计数值TC2变为“x”时第二计数器2166被复位，则可以将一个评估时段(tEV)定义为目标刷新命令TREF被输入一次到x次的区间，并且可以将下一个评估时段(tEV)定义为目标刷新命令TREF被输入(x+1)次到2x次的区间。

判定电路2168可以根据第一计数值TC1和第二计数值TC2生成第一设置信号SET1和第一驱逐信号EVICT1。判定电路2168可以基于第一计数值TC1生成第一设置信号SET1和第一驱逐信号EVICT1，直到第二计数值TC2达到设定的次数为止。在评估时段(tEV)期间，例如直到第二计数值TC2达到设定次数时,当第一计数值TC1大于或等于第一阈值TH1时,判定电路2168可以激活第一设置信号SET1。

在评估时段(tEV)结束时，当第一计数值TC1小于第二阈值TH2时，判定电路2168可以激活第一驱逐信号EVICT1。在一个实施例中，可以将第一阈值TH1设定为第一计数器2164的最大值，并且可以将第二阈值TH2设定为1。例如，在评估时段(tEV)完成之前，当第一计数值TC1达到第一计数器2164的最大值时，判定电路2168可以激活第一设置信号SET1。在评估时段(tEV)结束时，当第一计数值TC1为0时，判定电路2168可以激活第一驱逐信号EVICT1。判定电路2168可以在第二计数值TC2达到设定次数的评估时段(tEV)结束时，复位第一计数器2164的第一计数值TC1和第二计数器2166的第二计数值TC2。

可以根据采样使能信号SAM_EN和从前一级的(例如，第一地址存储电路210_1的)锁存控制电路发送的无命中信号HITB<0>来激活锁存控制电路214。当有效位VD被释放时，锁存控制电路214可以在存储采样地址SAM_ADD之后控制锁存电路212以设置有效位VD。当有效位VD被设置时，锁存控制电路214可以将采样地址SAM_ADD与锁存地址LADD进行比较，并且当存在匹配时控制锁存电路212以设置有效锁定位VL。

此外，锁存控制电路214可以根据第一设置信号SET1来控制锁存电路212以设置有效锁定位VL。锁存控制电路214可以根据第一驱逐信号EVICT1或第二驱逐信号EVICT2来控制锁存电路212以释放有效位VD和有效锁定位VL。锁存控制电路214可以将第一控制信号EMPTY和第二控制信号VL_P提供给锁存电路212。锁存电路212可以根据第一控制信号EMPTY存储锁存地址LADD，并在存储锁存地址LADD之后设置有效位VD。锁存电路212可以根据第二控制信号VL_P来设置有效锁定位VL。

在有效位VD被设置的状态下，当采样地址SAM_ADD与锁存地址LADD的比较结果指示不匹配时，锁存控制电路214可以在下一级向(第三地址存储电路210_3的)锁存控制电路提供无命中信号HITB<1>。当有效位VD被释放或者比较结果指示存在匹配时，锁存控制电路214可以不输出无命中信号HITB<1>。

当锁存选择信号SEQ<0:m>的第二比特位SEQ<1>被激活时，输出控制电路218可以根据有效锁定位VL将锁存地址LADD输出为目标地址TADD。当有效锁定位VL被设置时，输出控制电路218可以将锁存地址LADD输出为目标地址TADD。当有效锁定位VL被释放时，即使当有效位VD被设置时，输出控制电路218也可以阻止锁存地址LADD被输出为目标地址TADD。根据实施例，当有效位VD被设置时，输出控制电路218可以将锁存地址LADD输出为目标地址TADD。在将锁存地址LADD输出为目标地址TADD之后，输出控制电路218可以激活第二驱逐信号EVICT2。

图4是示出图3的锁存控制电路214的实施例的详细框图。参见图4，锁存控制电路214可以包括：采样比较器2142、采样计数器2144和设置电路2146。

采样比较器2142可以根据有效位VD将采样地址SAM_ADD与锁存地址LADD进行比较，并输出采样命中信号SC_H。当有效位VD被设置时，采样比较器2142可以被激活，并且当比较结果指示匹配时，采样比较器2142可以生成采样命中信号SC_H。即，采样比较器2142可以根据有效位VD而激活，并且可以当锁存地址LADD与采样地址SAM_ADD相同时输出采样命中信号SC_H。在有效位VD被设置的状态下，当比较结果不匹配时，采样比较器2142可以输出无命中信号HITB<1>。即，当锁存地址LADD与采样地址SAM_ADD不同时，采样比较器2142可以输出无命中信号HITB<1>。采样比较器2142可以将无命中信号HITB<1>提供给(第三地址存储电路210_3的)下一个锁存控制电路。

采样计数器2144可以根据采样命中信号SC_H来增加采样计数值，并且可以当采样计数值达到目标值时激活第二设置信号SET2。在一个实施例中，可以省略采样计数器2144。例如，当采样地址SAM_ADD与锁存地址LADD匹配至少一次时，锁存控制电路214可以控制锁存电路212以设置有效锁定位VL。在那种情况下，可以省略采样计数器2144，并且可以将采样命中信号SC_H用作第二设置信号SET2。在下文中，将说明当采样计数值大于或等于1时激活第二设置信号SET2的情况。

设置电路2146可以根据采样使能信号SAM_EN、从前一锁存控制电路发送的无命中信号HITB<0>、第一驱逐信号EVICT1和第二驱逐信号EVICT2，生成用于设置或释放有效位VD的第一控制信号EMPTY。第一控制信号EMPTY可以具有与有效位VD的相位相反的相位。例如，当第一控制信号EMPTY被激活为逻辑高电平时，释放有效位VD为低电平，或者第一控制信号EMPTY被去激活为逻辑低电平，则设置有效位VD为高比特位。在有效位VD被释放的状态下，当采样使能信号SAM_EN和无命中信号HITB<0>被激活时，设置电路2146可以生成第一控制信号EMPTY以将采样地址SAM_ADD存储在锁存电路212中并且设置有效位VD。设置电路2146可以根据第一驱逐信号EVICT1和第二驱逐信号EVICT2生成第一控制信号EMPTY，以释放有效位VD。

此外，设置电路2146可以根据第一设置信号SET1、第二设置信号SET2、第一驱逐信号EVICT1和第二驱逐信号EVICT2，来生成用于设置/释放有效锁定位VL的第二控制信号VL_P。例如，设置电路2146可以生成第二控制信号VL_P，以根据第一设置信号SET1或第二设置信号SET2设置有效锁定位VL，并根据第一驱逐信号EVICT1或第二驱逐信号EVICT2释放有效锁定位VL。

图5是用于描述图4的设置电路2146的有效位VD和有效锁定位VL的设置和释放的状态图的实施例。

参见图5，情况(①)对应于不存在其中有效位VD和有效锁定位VL为“01”的情况。即，根据实施例，仅当设置有效位VD时，才可以设置有效锁定位VL。

情况(②)对应于其中有效位VD和有效锁定位VL都被释放为“00”的情况。在这种情况下，当采样使能信号SAM_EN和无命中信号HITB<0>被激活时，设置电路2146可以生成第一控制信号EMPTY以设置有效位VD。此时，为了释放有效位VD，第一控制信号EMPTY可以具有逻辑高电平。为了设置有效位VD，第一控制信号EMPTY可以具有逻辑低电平。

情况(③)对应于其中有效位VD被设置为“1”并且有效锁定位VL被释放为“0”的情况。在这种情况下，设置电路2146可以根据第一驱逐信号EVICT1生成第一控制信号EMPTY以释放有效位VD。设置电路2146可以根据第一设置信号SET1或第二设置信号SET2生成第二控制信号VL_P以设置有效锁定位VL。

情况(④)对应于其中有效位VD和有效锁定位VL都被设置为“11”的情况。在这种情况下，设置电路2146可以根据第一驱逐信号EVICT1或第二驱逐信号EVICT2来生成第一控制信号EMPTY和第二控制信号VL_P以释放有效位VD和有效锁定位VL。

图6是示出图4的设置电路2146的实施例的详细框图。参见图6，设置电路2146可以包括第一控制信号生成电路310和第二控制信号生成电路330。

在释放有效位VD的状态下，当采样使能信号SAM_EN和无命中信号HITB<0>被激活时，第一控制信号生成电路310可以将第一控制信号EMPTY去激活为逻辑低电平。结果，锁存电路212可以存储采样地址SAM_ADD，然后设置有效位VD。当第一驱逐信号EVICT1和第二驱逐信号EVICT2中的任一个被激活时，第一控制信号生成电路310可以将第一控制信号EMPTY激活为逻辑高电平。结果，锁存电路212可以释放有效位VD。

图7是示出图6的第一控制信号生成电路310的实施例的详细框图。参见图7，第一控制信号生成电路310可以包括：复位信号生成电路312、第一或门OR1和第一SR锁存器314。复位信号生成电路312可以包括第一与门AD1和第二与门AD2、以及第一反相器INV1。第一与门AD1可以对采样使能信号SAM_EN和无命中信号HITB<0>执行逻辑与运算。第一反相器INV1可以将有效位VD反相。第二与门AD2可以对第一与门AD1和第一反相器INV1的输出执行逻辑与运算。在释放有效位VD的状态下，当采样使能信号SAM_EN和无命中信号HITB<0>被激活时，复位信号生成电路312可以将复位信号R1激活至逻辑高电平。第一或门OR1可以对第一驱逐信号EVICT1和第二驱逐信号EVICT2执行逻辑或运算，以生成设置信号S1。第一SR锁存器314可以生成第一控制信号EMPTY，所述第一控制信号EMPTY根据设置信号S1进行设置，并根据复位信号R1进行复位。在其它实施例中，可以利用不同的逻辑来执行第一控制信号生成电路310的操作。

返回参见图6，当第一设置信号SET1和第二设置信号SET2中的任一个被激活时，第二控制信号生成电路330可以将第二控制信号VL_P激活为逻辑高电平。结果，锁存电路212可以设置有效锁定位VL。第一驱逐信号EVICT1和第二驱逐信号EVICT2中的任一个被激活时，第二控制信号生成电路330可以将第二控制信号VL_P去激活为逻辑低电平。结果，锁存电路212可以释放有效锁定位VL。

图8是示出图6的第二控制信号生成电路330的实施例的详细框图。参见图8，第二控制信号生成电路330可以包括第二或门OR2和第三或者OR3、以及第二SR锁存器334。第二或门OR2可以对第一驱逐信号EVICT1和第二驱逐信号EVICT2执行逻辑“或”运算以生成复位信号R2。第三或门OR3可以对第一设置信号SET1和第二设置信号SET2执行逻辑或运算，以生成设置信号S2。第二SR锁存器334可以生成第二控制信号VL_P，所述第二控制信号VL_P根据设置信号S2进行设置，并且根据复位信号R2进行复位。

图9至图13示出与在半导体存储器件的操作期间生成目标地址的方法有关的各种实施例。

图9是用于描述根据一个实施例的半导体存储器件的操作的流程图。参见图9，活跃地址生成电路122接收并存储与活跃命令ACT一起输入的输入地址IADD，以输出活跃地址ACT_ADD(操作S910)。当活跃命令ACT被输入确定的次数时，激活目标刷新命令TREF(操作S920)。随机采样电路124在随机点处激活采样使能信号SAM_EN，并根据采样使能信号SAM_EN对活跃地址ACT_ADD进行采样，以输出采样地址SAM_ADD(操作S930)。

第一地址存储电路210_1至第m地址存储电路210_m中的每一个的锁存控制电路214可以执行采样地址存储操作(A)，以将采样地址SAM_ADD作为锁存地址LADD存储至锁存电路212中。

图10和图11A至图11C示出与根据一个实施例的半导体存储器件的采样地址存储操作(A)有关的附加操作和示例。具体地，图11A至图11C示出提供第一地址存储电路210_1至第五地址存储电路210_5的示例。在另一个实施例中，半导体存储器件可以包括不同数目的地址存储电路。

参见图10，第一地址存储电路210_1首先根据采样使能信号SAM_EN进行操作(操作S1010)。第一地址存储电路210_1检查是否释放了锁存电路212的有效位VD(操作S1020)。

当有效位VD被释放为低比特位时(例如，操作S1020中的“是”)，第一地址存储电路210_1将采样地址SAM_ADD存储为锁存地址LADD，然后设置有效位VD(操作S1030)。例如，第一地址存储电路210_1的锁存控制电路214可以将第一控制信号EMPTY去激活为逻辑低电平，以允许锁存电路212存储采样地址SAM_ADD，并且可以设置有效位VD。在设置有效位VD之后，可以终止操作(A)。

当有效位VD被设置为高比特位时(例如，操作S1020中的“否”)，第一地址存储电路210_1将采样地址SAM_ADD与锁存地址LADD进行比较(操作S1050)。当比较结果指示匹配时(例如，操作S1060中“是”)，第一地址存储电路210_1设置有效锁定位VL(操作S1070)。例如，第一地址存储电路210_1的锁存控制电路214可以将第二设置信号SET2和第二控制信号VL_P激活为逻辑高电平，以使锁存电路212设置有效锁定位VL。在设置有效锁定位VL之后，可以终止操作(A)。

当比较结果未指示匹配时(例如，操作S1060中的“否”)，第一地址存储电路210_1激活无命中信号HITB<0>并将其提供给第二地址存储电路210_2(例如，操作S1080中的“否”)。第二地址存储电路210_2根据采样使能信号SAM_EN和无命中信号HITB<0>进行操作(操作S1090)。

第二地址存储电路210_2可以根据有效位VD将采样地址SAM_ADD存储为锁存地址LADD(操作S1020和S1030)，或者可以根据采样地址SAM_ADD与锁存地址LADD的比较结果来设置有效锁定位VL(操作S1050至S1070)。当最后地址存储电路210_m未能存储采样地址SAM_ADD时(例如，操作S1080中的“是”)，可以丢弃采样地址SAM_ADD而不对其进行存储。

参见图11A，当锁存地址“B”、“C”、“D”和“E”分别存储在地址存储电路210_1、210_2、210_3和210_5中时，可以输入采样地址“A”。由于有效位VD被设置并且存储在地址存储电路210_1、210_2和210_3中的锁存地址“B”、“C”和“D”与采样地址“A”不匹配，因此采样地址“A”移动到地址存储电路210_4。由于释放了有效位VD，所以地址存储电路210_4可以将采样地址“A”存储为锁存地址并设置其有效位VD，从而完成采样地址存储操作(A)。

参见图11B，在将锁存地址“B”、“C”、“D”和“E”分别存储在地址存储电路210_1、210_2、210_3和210_5中时输入采样地址“C”。由于有效位VD被设置并且存储在地址存储电路210_1中的锁存地址“B”与采样地址“C”不匹配，因此采样地址“C”移至地址存储电路210_2。由于锁存地址“C”与采样地址“C”相同，因此地址存储电路210_2可以设置其有效锁定位VL，从而完成采样地址存储操作(A)。

参见图11C，在将锁存地址“B”、“C”、“D”、“A”和“E”分别存储在地址存储电路210_1至210_5中时，输入采样地址“F”。由于所有有效位VD被设置并且锁存地址“B”、“C”、“D”、“A”和“E”与采样地址“F”不匹配，因此采样地址“F”可以被丢弃而不进行存储，从而完成采样地址存储操作(A)。

图12和图13示出与跟踪操作(B和C)有关的实施例，其可以通过根据一个实施例的半导体存储器件的跟踪电路216执行。例如，第一地址存储电路210_1至第m地址存储电路210_m中的每一个的跟踪电路216可以在目标刷新命令TREF被激活确定的次数的评估时段(tEV)期间，根据活跃地址ACT_ADD执行跟踪操作(B和C)以跟踪锁存地址LADD。

参见图12，跟踪电路216的跟踪比较器2162将活跃地址ACT_ADD与锁存地址LADD进行比较(操作S1210)。当比较结果指示匹配时(例如，操作S1220中的“是”)，第一计数器2164增加第一计数值TC1(操作S1230)。当第一计数值TC1大于或等于第一阈值TH1时(例如，操作S1240中的“是”)，判定电路2168激活第一设置信号SET1，并且锁存控制电路214根据第一设置信号SET1设置有效锁定位VL(操作S1250)。跟踪操作(B)终止。

参见图13，当有效位VD被设置时(例如，操作S1310中的“是”)，当激活目标刷新命令TREF时，跟踪电路216的第二计数器2166增加第二计数值TC2(操作S1320)。当释放有效位VD时(例如，操作S1310中的“否”)，跟踪操作(C)终止。

当第二计数值TC2变为“x”时，定义一个评估时段(tEV)(例如，操作S1330中的“是”)。在评估时段(tEV)期间，当第一计数值TC1小于第二阈值TH2时(例如，操作S1340中的“是”)，判定电路2168激活第一驱逐信号EVICT1。锁存控制电路214可以根据第一驱逐信号EVICT1释放有效位VD和有效锁定位VL(操作S1360)。判定电路2168复位第一计数器2164的第一计数值TC1和第二计数器2166的第二计数值TC2(操作S1370)。跟踪操作(C)终止。

在评估时段(tEV)期间，当第一计数值TC1大于或等于第二阈值TH2时(例如，操作S1340中的“否”)，判定电路2168可以复位第一计数器2164的第一计数值TC1和第二计数器2166的第二计数值TC2，无需进一步的释放或设置的操作。作为参考，由于第一计数值TC1在一个评估时段(tEV)结束时被复位，因此可以在一个评估时段(tEV)内执行跟踪操作(B)。

图14示出根据一个实施例的针对半导体存储器件执行的目标刷新操作(D)。例如，图14示出当目标刷新命令TREF被激活时执行的一个实施例。当TREF被激活时，第一地址存储电路210_1至第m地址存储电路210_m中的每一个的输出控制电路218根据有效锁定位VL将锁存地址LADD顺序地输出为目标地址TADD，并且行控制电路150可以在与目标地址TADD相对应的字线上执行目标刷新操作(D)。

参见图14，当目标刷新命令TREF被激活时，锁存选择电路230顺序地激活锁存选择信号SEQ<0:m>的每个比特位。第一地址存储电路210_1根据锁存选择信号SEQ<0:m>的第一比特位SEQ<0>首先进行操作(操作S1410)。当有效锁定位VL被设置时(例如，操作S1420中的“是”)，第一地址存储电路210_1将锁存地址LADD输出为目标地址TADD(操作S1430)。此时，在将锁存地址LADD输出为目标地址TADD之后，输出控制电路218激活第二驱逐信号EVICT2，使得锁存控制电路214可以释放有效位VD和有效锁定位VL(操作S1440)。行控制电路150可以在与目标地址TADD相对应的字线上执行目标刷新操作(D)(操作S1450)。

当有效锁定位VL被释放时(操作S1420的“否”)或在目标刷新操作之后(操作S1450)，第二地址存储电路210_2根据锁存选择信号SEQ<0:m>的第二比特位SEQ<1>进行操作(操作S1460中的“否”和S1470)。同样，第二地址存储电路210_2可以根据有效锁定位VL将锁存地址LADD选择性地输出为目标地址TADD(操作S1420至S1450)。在顺序地执行上述步骤之后(操作S1460中的“是”)，操作(D)可以终止。

图15是描述根据一个实施例的锁存电路212的状态的图。参见图15，当锁存地址“B”、“C”、“D”和“E”分别存储在地址存储电路210_1、210_2、210_3和210_5中时，输入采样地址“A”。由于释放了有效位VD，因此地址存储电路210_4通过采样地址存储操作将采样地址“A”存储为锁存地址并设置其有效位VD。

接下来，根据活跃命令ACT和目标刷新命令TREF来执行跟踪操作。地址存储电路210_1至210_5可以跟踪到：在目标刷新命令TREF被激活确定的次数的评估时段(tEV)期间，活跃地址“C”、“D”和“E”被输入不止一次(例如，大于或等于第一阈值TH1)。因此，地址存储电路210_2、210_3和210_5可以设置其有效锁定位VL。

当目标刷新命令TREF被激活时，地址存储电路210_1至210_5根据各个有效锁定位VL将锁存地址顺序地输出为目标地址，使得行控制电路150可以在与目标地址相对应的字线上执行目标刷新操作。例如，(在地址存储电路210_1至210_5中的)地址存储电路210_2、210_3和210_5将锁存地址“C”、“D”和“E”顺序地输出为目标地址。在输出锁存地址“C”、“D”和“E”之后，地址存储电路210_2、210_3和210_5释放有效位VD和有效锁定位V。其它地址存储电路210_1和210_4不执行任何设置或释放有效位VD和有效锁定位VL的操作。

图16是示出根据一个实施例的存储系统1600的框图。参见图16，存储系统1600可以包括存储器件1610和存储器控制器1620。存储器控制器1620可以通过向存储器件1610施加命令信号CMD和地址ADD来控制存储器件1610的操作，并且在读取和写入操作中与存储器件1610交换数据DATA。存储器控制器1620可以通过将命令信号CMD发送至存储器件1610来将命令信号CMD(例如，活跃命令ACT、预充电命令PCG、读取命令RD、写入命令WT或刷新命令REF)提供给存储器件1610。当活跃命令ACT要输入至存储器件1610时，存储器控制器1620可以发送用于选择要在存储器件1610中激活的单元块和字线的地址ADD。存储器控制器1620可以将刷新命令REF周期性地发送至存储器件1610。刷新命令REF可以包括正常刷新命令NREF和目标刷新命令TREF。

存储器件1610可以是例如参照图1描述的存储器件。当存储器件1610是图1的存储器件100时，随机采样电路124可以在随机点处对与活跃命令ACT相对应的输入地址IADD进行采样，以生成采样地址SAM_ADD。目标地址生成电路130可以包括多个地址存储电路210，多个地址存储电路210适合于将采样地址SAM_ADD存储为锁存地址LADD并且适用于存储有效位VD和有效锁定位VL。有效位VD可以指示锁存地址LADD是否有效，并且有效锁定位VL可以指示锁存地址LADD是否已被访问多于确定的次数。目标地址生成电路130可以根据存储在各个地址存储电路210中的有效位VD和有效锁定位VL，将存储在各个地址存储电路210中的锁存地址LADD顺序地输出为目标地址TADD。

因此，存储系统1600可以通过跟踪随机采样的地址来执行目标刷新操作，从而防止根据相同的地址执行不必要的刷新操作。因此，可以提高刷新效率并且降低字线干扰可能发生的可能性。此外，根据一个或更多个实施例，可以通过跟踪随机采样的地址执行目标刷新操作来提高刷新操作的效率。

根据一个实施例，一种存储器控制器包括：输入部，其用于接收第一地址；以及至少一个处理器，其用于基于第一地址生成用于目标刷新操作的目标地址。输入部和至少一个处理器可以例如对应于本文描述的任何实施例。例如，输入部和至少一个处理器可以对应于图1中所示的命令输入电路172、地址输入电路174、命令解码器176、活跃地址生成电路122、随机采样电路124和目标地址生成电路130中的一个或更多个。第一地址可以是输入至地址输入电路174的地址ADD、输入至活跃地址生成电路122和随机采样电路124的输入地址IADD、或采样的地址SAM_ADD。

在操作中，至少一个处理器接收第二地址；将第二地址与存储在(例如，目标地址生成电路130的地址存储电路的)存储区域中的第一地址进行比较；当第二地址等于第一地址时，控制第一地址输出(例如，由图3中的输出控制电路218)为目标地址(TADD)；将输出的第一地址发送至控制器(例如，图1中的行控制电路150)，以基于目标地址执行目标刷新操作。第二地址可以是输入至地址输入电路174中的地址ADD、输入至活跃地址生成电路122和随机采样电路124中的输入地址IADD、或采样的地址SAM_ADD中的另一个。在一个实施例中，可以从活跃地址电路中随机地采样第一地址和第二地址。

尽管已经参照各种实施例描述了本发明，但是对于本领域技术人员而言显而易见的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。例如，以上实施例中示出的逻辑门和晶体管应根据输入信号的极性实现为不同的位置和类型。