存储系统、存储器及其编程方法

技术领域

本公开属于半导体技术领域，具体涉及但不限于一种存储系统、存储器及其编程方法。

背景技术

半导体存储设备可以主要地分为易失性存储设备和非易失性存储设备。其中，非易失性存储设备即使在电源断电时也能保持存储的数据，因此通常被用作便携式和/或电子产品上的存储介质等。常见的非易失性存储设备包括闪存(Flash)、相变随机存储器(Phase Change Random Access Memory，PCRAM)、磁性随机存储器(MagnetoresistiveRandom Access Memory，MRAM)、阻变随机存储器(Resistive Random Access Memory，RRAM)或铁电随机存储器(Ferroelectric Random Access Memory，FRAM)等

随着半导体技术的进步，三维NAND闪存(3D NAND Flash)逐渐作为主流的存储设备，其通过堆叠的多层存储单元来增加存储器的存储密度，以适应社会大数据的存储需求。随着3D NAND的层数增加，对存储设备的控制(例如，编程、读取或擦除等)要求也随之增加。

发明内容

有鉴于此，本公开实施例提供了一种存储系统、存储器及其编程方法。

第一方面，本公开实施例提供了一种存储器的编程方法，所述存储器包括多条存储单元串，所述存储单元串包括多个存储单元；其中，待编程的所述存储单元的栅极连接选择字线，未编程的所述存储单元的栅极连接未选择字线；所述编程方法包括：

将编程电压施加到所述选择字线，并在第一时间间隔内将第一通过电压施加到所述未选择字线；

在所述第一时间间隔内的预设时刻，断开所述存储单元串与对应位线的电连接；

在所述第一时间间隔后的第二时间间隔内，将小于所述第一通过电压的第二通过电压施加到所述未选择字线。

在一些实施例中，所述断开所述存储单元串与对应位线的电连接，包括：

将第一截止电压施加到所述存储单元串连接的顶部选择开关。

在一些实施例中，施加所述编程电压至所述预设时刻的时长为第一预设时长；所述在所述第一时间间隔，断开所述存储单元串与对应位线的电连接，包括：

响应于施加所述编程电压的时长达到所述第一预设时长时，断开所述存储单元串与对应位线的电连接。

在一些实施例中，所述第一通过电压与所述第二通过电压的差值为第一电压差；其中，所述第一电压差基于所述选择字线上未编程的所述存储单元的阈值电压确定。

在一些实施例中，所述第二通过电压大于或等于所述存储单元串上未编程的所述存储单元的阈值电压中的最大电压。

在一些实施例中，所述断开所述存储单元串与对应位线的电连接之前，所述编程方法还包括：

将开启电压施加到所述顶部选择开关；以及

将第二截止电压施加到所述存储单元串连接的底部选择开关。

在一些实施例中，所述将编程电压施加到所述选择字线之前，所述编程方法还包括：

在预定的预充电时段内，开启所述底部选择开关；

将预充电电压施加至所述存储单元串的公共源极。

第二方面，本公开实施例提供了一种存储器，包括：

存储单元阵列，包括多条存储单元串以及与所述存储单元串耦接的多条字线；其中，所述存储单元串包括多个存储单元；所述多条字线包括：连接待编程的所述存储单元的栅极选择字线；以及连接未编程的所述存储单元栅极的未选择字线；

外围电路，与所述存储单元阵列耦接；所述外围电路被配置为：

将编程电压施加到所述选择字线，并在第一时间间隔内将第一通过电压施加到所述未选择字线；

在所述第一时间间隔内的预设时刻，断开所述存储单元串与对应位线的电连接；

在所述第一时间间隔后的第二时间间隔内，将小于所述第一通过电压的第二通过电压施加到所述未选择字线。

在一些实施例中，所述存储单元串还包括顶部选择开关和底部选择开关；

所述外围电路还被配置为：

在断开所述存储单元串与对应位线的电连接之前，将开启电压施加到所述顶部选择开关；以及

将截止电压施加到所述底部选择开关。

此外，本公开实施例还提供了一种存储系统，包括：

存储器，用于执行上述任一实施例所提供的编程方法；

控制器，与所述存储器耦接，用于控制所述存储器。

本公开实施例提供的存储器的编程方法，在施加所述编程电压的时段中，可以在第一时间间隔内将第一通过电压施加到未选择字线，再断开存储单元串与对应位线的电连接，这样可以使得沟道浮置，并且在第一时间间隔后的第二时间间隔内，通过将小于第一通过电压的第二通过电压施加到未选择字线，可以产生电耦合效应来降低沟道的电势，从而使得待编程的存储单元的编程电压相对增大，提高了存储单元的编程速度以及存储器的性能。

附图说明

图1A为根据本公开实施例示出的一种示例性系统；

图1B为根据本公开实施例示出的一种存储器卡的示意图；

图1C为根据本公开实施例示出的一种固态驱动器(SSD)的示意图；

图1D为根据本公开实施例示出的一种存储器的示意图一；

图1E为根据本公开实施例示出的一种外围电路的示意图；

图1F为根据本公开实施例示出的一种存储单元阵列的电路示意图一；

图2为根据本公开实施例示出的一种存储器的编程方法的流程示意图；

图3为根据本公开实施例示出的一种编程方法的时序图一；

图4A为根据本公开实施例示出的一种编程方法的时序图二；

图4B为根据本公开实施例示出的一种沟道电势的示意图；

图4C为根据本公开实施例示出的一种包括预充电的编程方法的时序图；

图5为根据本公开实施例示出的一种存储单元阵列的电路示意图二；

图6为根据本公开实施例示出的一种包括验证操作的编程方法的时序图；

图7为根据本公开实施例示出的一种存储器的示意图二；

图8为根据本公开实施例示出的一种存储系统的示意图。

具体实施方式

为了便于理解本公开，下面将参照相关附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在一些实施例中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里可以不描述实际实施例的全部特征，不详细描述公知的功能和结构。

除非另有定义，本文所使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本公开，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本公开的技术方案。本公开的较佳实施例详细描述如下，然而除了这些详细描述外，本公开还可以具有其他实施方式。

图1A为根据本公开实施例示出的一种示例性系统10。

参照图1A所示，示例性系统10可以包括主机20和存储系统30。具体地，示例性系统10可以包括但不限于移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有存储器34的任何其他合适的电子设备。

主机20可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。进一步地，主机20可以被配置为将数据发送到存储系统30或者从存储系统30接收数据。

存储系统30可以包括控制器32以及一个或多个存储器34，控制器32可以耦合到存储器34和主机20，且用于控制存储器34。

示例性地，存储器34可以是半导体存储器，包括但不限于NAND闪存、垂直NAND闪存(Vertical NAND Flash Memory)、NOR闪存(NOR Flash Memory)、动态随机存储器(DynamicRandom Access Memory，DRAM)、铁电随机存储器、磁性随机存储器、阻变随机存储器或纳米随机存储器(Nano Random Access Memory，NRAM)等。

需要指出的是，在本公开实施例中，控制器32和一个或多个存储器34可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储系统30可以实施并且封装到不同类型的终端电子产品中。

图1B为根据本公开实施例示出一种存储器卡40的示意图。

参照图1B所示，存储器卡40中集成有一个控制器32和一个存储器34。这里，存储器卡40可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)或UFS等。在一些实施例中，存储器卡40还可以包括将存储器卡40与主机(例如，图1A中的主机20)耦合的存储器卡连接器42。

图1C为根据本公开实施例示出的一种固态驱动器50的示意图。

参照图1C所示，固态驱动器50中集成有一个控制器32和多个存储器34。在一些实施例中，固态驱动器50可以包括将固态驱动器50与主机(例如，图1A中的主机20)耦合的固态驱动器连接器52，且固态驱动器50的存储容量和/或操作速度可以大于上述存储器卡40的存储容量和/或操作速度。

图1D为根据本公开实施例示出的一种存储器60的示意图。

参照图1D所示，存储器60可以由存储单元阵列62和耦合到存储单元阵列62的外围电路64组成。示例性地，存储单元阵列62可以在衬底(图中未示出)上方垂直地延伸，并形成堆叠结构。具体地，存储单元阵列62可以由多条存储单元串66组成，且每条存储单元串66可以包括串联耦合的多个存储单元。这里，存储单元阵列62中的每个存储单元可以是包括浮栅(Floating Gate)晶体管的浮栅类型的存储单元，或者是包括电荷捕获(Charge Trap)晶体管的电荷捕获类型的存储单元。

在一些实施例中，上述存储单元可以是具有两种可能的存储状态并且因此可以存储一位数据的单层存储单元(Single Level Cell，SLC)。例如，第一存储状态“0”可以对应于第一电压范围，并且第二存储状态“1”可以对应于第二电压范围。在另一些实施例中，每个存储单元是能够在多于四个的存储器状态中存储多于单个位的数据的多层存储单元(Multi-Level Cell，MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三层存储单元(Triple Level Cell，TLC))，或者每单元存储四位(又被称为四层存储单元(QuadLevel Cell，QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。示例性地，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该存储单元而从擦除状态采取三个可能的编程级中的一个。其中，第四标称存储值可以用于擦除状态。

可以理解的是，上述存储器60可以与图1A至图1C中的存储器34相同。

示例性地，外围电路64可以通过位线(Bit Line，BL)、字线(Word Line，WL)、源极线(Source Line)、串列选择线(String Select Line，SSL)和接地选择线(Ground SelectLine，GSL)耦合到存储单元阵列62。在一些实施例中，外围电路64可以包括任何合适的模拟、数字以及混合信号电路，以将电压信号和/或电流信号施加到每个目标存储单元以及从每个目标存储单元感测电压信号和/或电流信号来促进存储单元阵列62的操作。在另一些实施例中，外围电路64还可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的电路以及电子元器件。

图1E为根据本公开实施例示出的一种外围电路70的示意图。

参照图1E所示，外围电路70包括页缓冲器(Page Buffer)/感测放大器71、列解码器/位线驱动器72、行解码器/字线驱动器73、电压发生器74、控制逻辑单元75、寄存器76、接口77和数据总线78。可以理解的是，上述外围电路70可以与图1D中的外围电路64相同。在另一些实施例中，外围电路70还可以包括图1E中未示出的附加外围电路。

页缓冲器/感测放大器71可以被配置为根据控制逻辑单元75的控制信号向存储单元阵列62写入数据或从存储单元阵列62读取数据。在一些实施例中，页缓冲器/感测放大器71还可以执行编程验证操作，以确保数据已经被正确地写入到与选定字线耦合的存储单元中。此外，页缓冲器/感测放大器71还可以感测来自位线的表示存储单元中数据位的低功率信号，并且将小电压摆幅放大到可识别的逻辑电平。

列解码器/位线驱动器72可以被配置为由控制逻辑单元75控制，并通过施加从电压发生器74生成的位线电压来选择一个或多个NAND存储单元串66。

行解码器/字线驱动器73可以被配置为由控制逻辑单元75控制，并选择或取消选择存储单元阵列62的一条或多条字线，以及使用从电压发生器510生成的字线电压来驱动字线。在一些实施例中，行解码器/字线驱动器73还被配置为对耦合到(一个或多个)选定字线的存储单元执行擦除操作。

电压发生器74可以被配置为由控制逻辑单元75控制，并生成要被供应到存储单元阵列62的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。

控制逻辑单元75可以耦合到上文描述的每个电路或电子元器件，并被配置为控制每个电路或电子元器件的操作。

寄存器76可以耦合到控制逻辑单元75，并包括但不限于状态寄存器、命令寄存器和地址寄存器等，以用于存储控制每个电路或电子元器件的状态信息、命令操作码(OP码)和命令地址。

接口77可以耦合到控制逻辑单元75，并充当控制缓冲器，以缓冲从主机(例如，图1A中的主机20)接收的控制命令并且将其传输到控制逻辑单元75，以及缓冲从控制逻辑单元75接收的状态信息并且将其传输到主机。

数据总线78可以将接口77与列解码器/位线驱动器72耦合，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其传输到存储单元阵列62或从存储单元阵列62中缓冲数据。

图1F为根据本公开实施例示出的一种存储单元阵列80的电路示意图一。

参照图1F所示，存储单元阵列80可以包括多条在行方向和列方向以阵列形式排布的存储单元串81，多条位线82可以连接同一行方向或同一列方向上的多条存储单元串81。可以理解的是，图1F中的存储单元串81可以与图1D中的存储单元串66相同，即串联耦合起多个沿存储单元串81延伸方向堆叠的存储单元83。

示例性地，多条字线84在存储单元串81的延伸方向上相互平行，并分别连接同一平面上的多个存储单元83。此外，存储单元串81靠近位线82的部分可包括顶部选择栅85(Top Select Gate，TSG)，并与对应的串列选择线86耦接；远离位线82的部分可包括底部选择栅87(Bottom Select Gate，BSG)，并与对应的接地选择线88耦接。

具体地，多条位线82之间可以在第一水平方向(例如，图中x轴方向)上相互平行，并连接多条存储单元串81；多条串列选择线86和多条接地选择线88也可以在第二水平方向(例如，图中y轴方向)上相互平行。其中，串列选择线86之间与位线82可以在水平面(例如，图中xy平面)上相交，多条接地选择线88可以耦合至阵列公共源极89(Array CommonSource，ACS)。

可以理解的是，上述存储单元阵列80可以是3D NAND阵列。在一些实施例中，随着存储单元层数的增加，形成NAND存储单元串的沟道孔的工艺难度也逐渐增加。示例性地，可以通过减小栅极长度(Gate Length)或者减小层结构的间距(Space Length)来降低深孔刻蚀工艺的难度，但是，这样会使得存储单元的编程速度降低。另一方面，随着堆叠层数的增加，外围电路中与字线连接的CMOS器件也会越来越多，在不增加占用面积的情况下，CMOS器件的尺寸越来越小，从而导致编程过程中能提供的编程最大电压(Program Max Voltage)受到限制，也降低了存储器的编程速度和性能。

参照图2所示，本公开实施例提出了一种新的存储器的编程方法，所述存储器包括多条存储单元串，所述存储单元串包括多个存储单元；其中，待编程的所述存储单元的栅极连接选择字线，未编程的所述存储单元的栅极连接未选择字线；所述编程方法包括以下步骤：

步骤S10、将编程电压施加到所述选择字线，并在第一时间间隔内将第一通过电压施加到所述未选择字线；

步骤S20、在所述第一时间间隔内的预设时刻，断开所述存储单元串与对应位线的电连接；

步骤S30、在所述第一时间间隔后的第二时间间隔内，将小于所述第一通过电压的第二通过电压施加到所述未选择字线。

在本公开实施例中，存储器可以是三维半导体存储器，例如，3D NAND存储器。可以理解的是，存储器包括的多条存储单元串可以是图1D中的存储单元串66或图1F中的存储单元串81，每个存储单元串在其延伸方向上串联起多个存储单元，所述多个存储单元通过导电沟道而相互耦接，另一方面，多个存储单元还分别与对应的字线一一连接。进一步地，在编程操作中，同一存储单元串中的多个存储单元可以根据实际需求被分为待编程的存储单元以及未编程的存储单元。

具体地，在步骤S10中，本公开实施例中涉及的编程电压可以由图1E中的电压发生器产生，并通过字线驱动器传递至待编程的存储单元连接的字线，即上述选择字线。示例性地，编程电压可以通过脉冲的方式逐渐增大，以使上述存储单元被编程至预设的编程状态。在另一些实施例中，编程电压(例如，20V)也可一次性地施加到选择字线上。可以理解的是，编程电压的大小需要根据待编程存储单元的目标状态确定，本公开在此不做过多限制。

类似地，第一通过电压也可由电压发生器产生，并通过字线驱动器传递至未编程的存储单元连接的字线，即上述未选择字线。这里，需要强调的是，本公开实施例中涉及的第一时间间隔可以定义为：编程操作的初始时刻至第一通过电压施加在未选择字线上的结束时刻。可以理解的是，根据实际应用中确定的编程操作的起始时刻不同，第一时间间隔中执行施加电压的操作顺序也对应不同。

示例性地，若规定编程操作的起始时刻在施加编程电压之前，则在上述第一时间间隔内，可以先执行施加第一通过电压的操作，再执行施加编程电压的操作，这样可以使得未编程的存储单元对应的沟道提前导通且保持电压稳定的状态，从而减小对编程电压的干扰。若规定编程操作的起始时刻为施加编程电压的时刻，则在上述第一时间间隔内，可同步地执行施加编程电压和施加第一通过电压的操作。

另一方面，需要说明的是，上述选择字线以及未选择字线是为了便于区分在编程过程中对应的不同操作，并非表示存在两种不同类型的字线。在实际应用中，选择字线可以是存储阵列中耦接的任意一条字线，并且在不同的编程过程中对应的选择字线可以为同一条字线，也可以为不同字线。需要被禁止编程的字线则为当前编程过程中的未选择字线。

图3为根据本公开实施例示出的一种编程方法的时序图一。

参照图3所示，在t1时刻将上述编程电压Vpgm施加到选择字线，且一直持续到编程操作结束，即t2时刻。若将t1时刻作为编程操作的起始时刻，则对应的第一时间间隔为t1至t2时间段，如图3所示，施加编程电压Vpgm和施加第一通过电压Vpass1的操作可以同步进行。另一方面，可以在t1时刻之前，将第一通过电压Vpass1施加至未选择字线。若将施加第一通过电压Vpass1的时刻作为编程操作的起始时刻，则在第一时间间隔内可以先执行施加第一通过电压Vpass1的操作，再执行施加编程电压Vpgm的操作。

需要说明的是，这里的第一通过电压Vpass1是指开启未编程存储单元对应的导电沟道的电压，其幅值大于或等于阈值电压的幅值。进一步地，在第一通过电压Vpass1的作用下，存储单元串上的沟道导通，可以为待编程的存储单元提供更多的载流子(例如，电子)。并且在编程电压Vpgm的同步作用下，使得待编程存储单元的栅极与沟道之间产生电势差，进而通过隧穿效应将载流子存储到对应的存储介质层(例如，浮栅或氮化物层)中。

在本公开实施例中涉及的导电沟道的电压是指：存储单元对应的导电沟道达到开启条件的阈值电压。示例性地，当施加到存储单元栅极的电压大于或等于阈值电压时，在靠近栅极一侧的半导体层将会聚集较多的电荷，从而使得源极和漏极之间的导电沟道开启。相对地，当施加到存储单元栅极的电压小于阈值电压时，所述存储单元对应的导电沟道截止。

可以理解的是，在一些实施例中，与存储单元串连接的对应位线上还可施加位线电压V_BL，存储单元串的顶部选择栅和底部选择栅也可分别施加开启电压Vcc和截止电压Vss，本公开在此不做过多限制。

需要强调的是，基于图3中t1至t2时段所示的编程操作，在存储单元的层数增加时，沟道与选择字线间的电势差保持不变，这样无法适应存储器更快的编程速度的需求。

图4A示出了一种编程方法对应的时序图二。

在本公开实施例的步骤S20中，参照图4A所示，上述第一时间间隔为：在编程操作的初始时刻至第一通过电压Vpass1在未选择字线上的结束时刻(即T3时刻)的时间间隔。在T2时刻，即上述预设时刻，可以断开存储单元串与其连接的位线之间的电连接，从而使得沟道浮置。这里的浮置可以是指沟道两端连接的顶部选择栅和底部选择栅关断，从而使沟道中的电势为零。需要说明的是，在本公开实施例中，可以将预设时刻定义为：编程电压稳定后且沟道浮置操作前的某一时刻。可以理解的是，上述预设时刻在实际应用中可根据施加编程电压的速度和电压的稳定程度进行确定。

进一步地，在步骤S30中，参照图4A所示，在T3至T4时刻，即上述第一时间间隔后的第二时间间隔内，上述沟道处于浮置状态，可以将第二通过电压Vpass2施加到存储单元中的未编程存储单元所连接的字线，即未选择字线。这里的第二通过电压Vpass2的幅值小于第一通过电压Vpass1的幅值，示例性地，二者的差值可以是0.5V至2V。需要说明的是，这里的第二通过电压Vpass2同样可以由图1E中的电压发生器产生，并且可以在第一通过电压Vpass1的基础上直接降低得到。在另一些实施例中，也可以先断开第一通过电压Vpass1，再重新提供第二通过电压Vpass2，本公开在此不做过多限制。

需要说明的是，本公开实施例中涉及的第二时间间隔可以定义为：第一通过电压施加在未选择字线上的结束时刻至编程操作的结束时刻。因此，第一时间间隔与第二时间间隔可以是同一编程操作中两个相邻的编程时间间隔。

进一步地，降低第一通过电压Vpass1会产生电耦合(Down Coupling)效应，以使得沟道的电势降低，即可以从零电势降低至负电势，从而增大了选择字线与沟道之间的电势差。

图4B示出了图4A中T1至T4时段内导电沟道的电势情况。

示例性地，参照图4B所示，在T1至T2时段内，沟道电势与对应位线的电势相等，可以为0V。在T3至T4时段内，第一通过电压Vpass1降低V

因此，本公开实施例提供的存储器的编程方法，在施加所述编程电压的时段中，可以在第一时间间隔内将第一通过电压施加到未选择字线，再断开存储单元串与对应位线的电连接，这样可以使得沟道浮置，并且在第一时间间隔后的第二时间间隔内，通过将小于第一通过电压的第二通过电压施加到未选择字线，可以产生电耦合效应来降低沟道的电势，从而使得待编程的存储单元的编程电压增大，提高了存储单元的编程速度以及存储器的性能。

在一些实施例中，所述断开所述存储单元串与对应位线的电连接，包括：

将第一截止电压Vss1施加到所述存储单元串连接的顶部选择开关。

需要指出的是，本公开实施例中的顶部选择开关可以是上述实施例所述的顶部选择栅TSG。示例性地，顶部选择开关可以与如图1F所示的串列选择线连接，并与如图1E中的电压发生器实现电连接。第一截止电压Vss1也可以通过电压发生器产生，并施加到上述顶部选择开关的栅极。

具体地，参照图4A所示，在本公开实施例的步骤S20中，即图4A中T2时刻之后，当施加到顶部选择开关的第一截止电压Vss1小于其沟道的阈值电压时，该顶部选择开关处于截止状态，这时存储单元串与对应连接的位线之间的电连接断开。

示例性地，上述第一截止电压Vss1可以是接地电压，即0V，这样可以使得存储单元串与对应位线之间完全断开，不仅易于操作，也减少了电干扰。

在一些实施例中，施加所述编程电压Vpgm至所述预设时刻的时长为第一预设时长；所述在所述第一时间间隔内，断开所述存储单元串与对应位线的电连接，包括：

响应于施加所述编程电压Vpgm的时长达到所述第一预设时长时，断开所述存储单元串与对应位线的电连接。

参照图4A所示，在本公开实施例中，第一预设时长的起始时刻为施加所述编程电压Vpgm的时刻，即T1时刻；施加第一截止电压Vss1的时刻为T2时刻。这里，在T2时刻，施加的编程电压Vpgm保持稳定，且对沟道进行浮置操作，因此T2时刻可作为本公开实施例中的预设时刻，对应地，第一预设时长在图4A所示的时序图中为T1至T2时间段。另一方面，上述第一时间间隔的起始时刻为编程操作的起始时刻，第一时间间隔的结束时刻为T3时刻。示例性地，若编程操作的起始时刻也为施加编程电压Vpgm的时刻，则对应的第一时间间隔为T1至T3时间段；若编程操作的起始时刻为施加编程电压Vpgm之前的某一时刻，则对应的第一时间间隔为编程操作的起始时刻至T3时间段。

因此，可以理解的是，上述第一预设时长的时间段范围位于所述第一时间间隔中。具体地，响应于施加编程电压Vpgm的时长达到所述第一预设时长时，断开存储单元串与对应位线的电连接，并且在所述预设时刻后的编程阶段中保持所述顶部选择开关的截止状态。

在本公开实施例中，第一预设时长可以根据实际应用中施加编程电压Vpgm的速度和电压稳定程度进行确定。示例性地，当编程电压Vpgm可以快速地施加到对应的选择字线上，且电压能在较短时间内保持稳定时，所述第一预设时长较短。相对地，当编程电压Vpgm由于已编程或冗余的存储单元较多，无法快速施加到对应的选择字线上，且编程电压Vpgm也受到电干扰而无法保持稳定时，所述第一预设时长较长。可以理解的是，还有其他因素可以影响施加上述编程电压Vpgm的速度与电压稳定性，本公开在此不做过多限制。

在一些实施例中，所述断开所述存储单元串与对应位线的电连接之前，所述编程方法还包括：

将开启电压Vcc施加到所述顶部选择开关；以及

将第二截止电压Vss2施加到所述存储单元串连接的底部选择开关。

类似地，本公开实施例中的底部选择开关可以是上述实施例所述的底部选择栅BSG。示例性地，底部选择开关可以与如图1F所示的接地选择线连接，并与如图1E中的电压发生器实现电连接。这里，第二截止电压Vss2也可以通过电压发生器产生，并施加到上述底部选择开关的栅极。

具体地，参照图4A所示，在T1至T2时段内，当施加到顶部选择开关的开启电压Vcc大于其沟道的阈值电压时，该顶部选择开关处于开启状态，这时存储单元串与对应连接的位线之间电连接。当施加到底部选择开关的第二截止电压Vss2小于其沟道的阈值电压时，该底部选择开关处于截止状态，这时存储单元串与衬底或公共源极之间的电连接断开。

需要指出的是，当顶部选择开关开启，且底部选择开关断开时，沟道中的电势与所述存储单元串对应连接的位线上的电势相等。进一步地，通过在位线上施加不同的位线电压V_BL，可以将待编程的存储单元所在的存储单元串与其他存储单元串进行区分。

可以理解的是，图4A中T1至T2时段内的编程操作可以与图3中t1至t2时段内的编程操作相同，也可以是不同编程阶段的编程操作，本公开在此不做过多限制。

在一些实施例中，所述将第一通过电压Vpass1施加到所述未选择字线，包括：

在所述顶部选择开关处于开启状态下，将所述第一通过电压Vpass1施加到所述未选择字线。

参照图4A所示，在本公开实施例的步骤S10中，第一通过电压Vpass1由电压发生器产生，电连接至未选择字线，并施加到对应的未编程存储单元的栅极，从而使得该未编程的存储单元对应的沟道导通。

示例性地，在上述顶部选择开关开启的状态下，存储单元串与对应的位线电连接，且存储单元串中的沟道导通，这样可以使得位线与沟道间的电势相等。进一步地，当编程电压Vpgm施加到选择位线时，该选择位线连接的待编程的存储单元的栅极与沟道间的电势差对编程速度具有重大的影响。在一些实施例中，位线电压可以是接地电压，即0V，则与该位线对应连接的存储单元串上的沟道的电势为零，当编程电压Vpgm大于该待编程的存储单元目标状态的阈值电压时，该存储单元得到编程。

在一些实施例中，在所述第二时间间隔内，所述顶部选择开关切换为截止状态；所述将小于所述第一通过电压Vpass1的第二通过电压Vpass2施加到所述未选择字线，包括：

将施加到所述未选择字线的所述第一通过电压降低Vpass1至所述第二通过电压Vpass2。

参照图4A所示，在本公开实施例的步骤S30中，类似地，第二通过电压Vpass2也可以由电压发生器产生，电连接至未选择字线，并施加到对应的未编程存储单元的栅极。

具体地，在图4A中的T2时刻，施加到存储单元串的顶部选择开关的电压从开启电压Vcc降低至第一截止电压Vss1，从而使得该顶部选择开关从开启状态切换为截止状态，且在底部选择开关也处于截止状态时，该存储单元串上的沟道浮置。

进一步地，在T2时刻后，顶部选择开关保持在截止状态，即沟道也保持浮置状态，且在T3时刻至编程操作的结束时刻，即上述第二时间间隔内，可将其他未选择字线上的第一通过电压Vpass1降低至第二通过电压Vpass2，以产生电耦合效应。这里，需要说明的是，上述电压下降的过程可以是瞬时的，也可以是如图4A所示的连续下降过程，这需要根据实际的操作需求确定。

需要说明的是，图4A中所示的T2至T3时段可以是很短的时间，即在T2时刻将顶部选择开关切换为截止状态后，可以立即在T3时刻将第一通过电压Vpass1降低至第二通过电压Vpass2，这样可以减少编程操作的时间，增加编程效率。

在一些实施例中，参照图4A所示，所述第一通过电压Vpass1与所述第二通过电压Vpass2的差值为第一电压差V1；其中，所述第一电压差V1基于所述选择字线上未编程的所述存储单元的阈值电压确定。

在一些实施例中，所述第二通过电压Vpass2大于或等于所述存储单元串上未编程的所述存储单元的阈值电压中的最大电压。

在本公开实施例中，第一通过电压Vpass1是开启未编程存储单元对应的沟道的电压，其幅值可以大于或等于阈值电压的幅值。在将第一通过电压Vpass1降低至第二通过电压Vpass2时，在上述选择字线上产生的电压降为第一电压差V1，且该第一电压差V1可以基于选择字线上未编程的存储单元和/或未选择字线上未编程的存储单元的阈值电压来确定。

示例性地，上述一条选择字线由一页(Page)上的多个存储单元对应的栅极耦接组成。其中，上述多个存储单元包括选择存储单元串连接的待编程的存储单元和未选择存储单元串连接的未编程的存储单元。具体地，在将第一通过电压Vpass1降低至第二通过电压Vpass2的过程中，可在选择存储单元串和未选择存储单元串上都产生电耦合，从而使得选择字线上连接的待编程存储单元与未编程存储单元分别与其对应的导电沟道之间的电势差增大。可以理解的是，若第一通过电压Vpass1降低的幅值越大，即第一电压差V1越大，则产生的电耦合效应越强，这样会使得部分未编程的存储单元由于电势差的增大而被错误编程。也就是说，未编程的存储单元与沟道间的电势差大于或等于了其阈值电压。

本公开实施例中的第一电压差V1可以基于选择字线上的其他存储单元即上述未编程存储单元的阈值电压来确定，该第一电压差V1不应当过大从而导致该选择字线上的未编程存储单元因为电耦合效应而打开。

示例性地，可以设定第一电压差V1满足预设电压范围，该预设电压范围可以基于上述选择字线上未编程的所述存储单元的阈值电压来确定，该预设电压范围可以满足该选择字线上耦接的未编程的存储单元在电耦合后仍小于其阈值电压的沟道电势差，从而保持截止的状态。示例性地，若第一通过电压Vpass1为9V，则预设电压范围可为0～2V，这样在第一通过电压Vpass1上降低的第一电压差V1小于或等于2V，以使第二通过电压Vpass2的幅值大于或等于7V且小于9V。可以理解的是，当第一电压差V1越大，产生的电耦合效应使得待编程存储单元与沟道间的电势差越大，从而使得编程性能越好。

需要说明的是，存储单元的阈值电压对应导电沟道达到开启条件的临界电压，而预设电压范围基于选择字线上未编程的所述存储单元的阈值电压确定。也就是说，上述第一电压差V1取值范围可以使得第二通过电压Vpass2小于或等于存储单元本身的阈值电压。示例性地，当第一电压差V1较大时时，第二通过电压Vpass2可以小于任一存储单元的阈值电压，这样选择存储单元串上的未编程存储单元的导电沟道处于截止状态，待编程存储单元需存储的载流子由自身的导电沟道提供；当第一电压差V1较小时，第二通过电压Vpass2也可以大于或等于该存储单元串上各存储单元的阈值电压，这样，即使未选择字线上的通过电压降低，也能在产生电耦合效应的同时，使得尽可能多的沟道导通，以提供更多的载流子，从而提高待编程的存储单元的编程效率。

在一些实施例中，第二通过电压Vpass2可以大于存储单元串上各存储单元的阈值电压中的最大电压，这样，可以使得该存储单元串的导电沟道整体处于导通状态，从而未待编程存储单元提供更多的载流子，以达到更好的编程效果。

在一些实施例中，同一选择存储单元串上未编程的存储单元由于实际的操作用途不同，对应的阈值电压也不完全相同，则本公开实施例可按照预设条件分别将多个幅值不同的第二通过电压Vpass2施加到上述未编程的存储单元的栅极。示例性地，在第二通过电压Vpass2大于或等于未编程的存储单元的阈值电压的基础上，对于阈值电压较大的存储单元，可以施加较大的第二通过电压Vpass2；对于阈值电压较小的存储单元，可以施加较小的第二通过电压Vpass2。

图4C为根据本公开实施例示出的一种包括预充电操作的编程时序图。

在一些实施例中，参照图4C所示，所述将编程电压Vpgm施加到所述选择字线之前，所述编程方法还包括：

在预定的预充电时段(Tp至Tq)内，开启所述底部选择开关；

将预充电电压Vpre1施加至所述存储单元串的公共源极。

在本公开实施例中，在T1时刻将编程电压Vpgm施加到选择字线之前，还可以执行对应的预充电操作。参照图4C所示，在Tp至Tq时段为预定的预充电时段，在T1至T4时段为编程阶段。

需要强调的是，本公开实施例中涉及的预充电操作是指编程操作前的预充电过程，可以用于调整沟道电势，以有效地减少编程操作中因沟道电势所导致的负面效应，例如编程干扰等。

具体地，在预充电时段中，可以将底部开启电压Vp施加到底部选择开关，以将其从截止状态转换为开启状态，从而使得沟道与公共源极电连接。进一步地，通过将预充电电压Vpre1施加到存储单元串电连接的公共源极，可以使得公共源极的电势高于沟道电势，从而将沟道中的电子引出。这样不仅可以中和待编程存储单元串对应的沟道中多余的载流子，又可以抬高了未编程存储单元串对应的沟道电势，从而减小后续编程操作中的编程干扰等问题。

可以理解的是，上述两个施加电压的过程，即将底部开启电压Vp施加到底部选择开关和将预充电电压Vpre1施加到公共源极，可以在Tp时刻同时进行或依次进行，本公开在此不做过多限制。另一方面，在Tq时刻可以将底部选择开关截止，以减少后续编程操作过程中公共源极对沟道的电干扰。

在一些实施例中，所述待编程的存储单元的漏极连接选择位线，所述未编程的存储单元的漏极连接未选择位线，所述编程方法还包括：

将第一位线电压施加到所述选择位线，并将大于所述第一位线电压的第二位线电压施加到所述未选择位线。

在本公开实施例中，存储单元串在其延伸方向上串联起多个耦接的存储单元，并与对应的位线连接。具体地，多个存储单元的漏极可以电连接至位线，其中，待编程的存储单元对应连接选择位线，未编程的存储单元对应连接未选择位线。

需要说明的是，上述选择位线以及未选择位线是为了便于区分在编程过程中对应的不同操作，并非表示存在两种不同类型的位线。在实际应用中，选择位线可以是存储阵列中耦接的任意一条位线，并且在不同的编程过程中对应的选择位线可以为同一条位线，也可以为不同位线。需要被禁止编程的位线则为当前编程过程中的未选择位线。

图5示出了一种存储单元阵列的电路示意图二，本公开实施例将以图5中存储单元110为待编程存储单元为例进行说明。示例性地，多条位线BL之间可以在第一水平方向(例如，图5中x轴方向)上相互平行，并连接多条存储单元串100(例如，100a1、100b1、100c1…100c3)；多条串列选择线SSL(例如，SSL1、SSL2和SSL3)也可以在第二水平方向(例如，图5中y轴方向)上相互平行，并连接多条存储单元串100的顶部选择开关120。这里，位线BL与串列选择线SSL之间可以在水平面(例如，图5中xy平面)上相交，从而唯一地选择出待编程的存储单元110所在的存储单元串100a1。

具体地，第一位线电压V_BL1，例如，接地电压(0V)或第二截止电压Vss2可以被施加到选择位线BL1，此时，参照图3至图5所示，串列选择线SSL1处于开启状态，SSL2和SSL3处于截止状态，则与SSL1相连的存储单元串100a1、100b1和1001c的顶部选择开关120开启，待编程的存储单元110所在的存储单元串100a1与该选择位线BL1电连接。另一方面，第二位线电压V_BL2，例如电源电压(例如，5V)或开启电压Vcc可以被施加到未选择位线BL2和BL3，以使得存储单元串100b1和100c1的沟道电势升高。

因此，本公开实施例中的第二位线电压大于第一位线电压可以使得未编程存储单元串的沟道电势升高，从而减少后续编程操作的电干扰。

在一些实施例中，所述编程方法还包括：

在所述顶部选择开关开启和所述底部选择开关截止的状态下，所述未编程的存储单元编程禁止。

参照图3至图5所示，在所述顶部选择开关120开启的状态下，多条接地选择线GSL(例如，GSL1、GSL2和GSL3)被施加第二截止电压Vss，以使得多条存储单元串100的多个底部选择开关130截止。

示例性地，若选择位线BL1上施加的第一位线电压V_BL1为接地电压，则待编程存储单元110所在的存储单元串100a1的沟道电势为零；若为选择位线BL2和BL3上施加的第二位线电压V_BL2为电源电压，则第一存储单元串100b1和100c1中的沟道电势升高为5V。

进一步地，将编程电压Vpgm施加到选择字线，并将第一通过电压Vpass1施加到未选择字线，即可对待编程的存储单元110进行编程，而未编程的存储单元则编程禁止。

在一些实施例中，参照图6所示，所述编程方法还包括：

对已编程的所述存储单元执行验证操作。

需要说明的是，图6为根据本公开实施例示出的一种包括验证操作的编程时序图。在本公开实施例中，所述编程方法可以是包括多个编程验证循环的操作方法，即在对待编程的存储单元进行编程操作后，可以对其执行验证操作，以确定该存储单元是否被编程至预设的目标状态。

具体地，参照图6所示，可以在预定的验证时段，即T5至T6时段，可以先对位线进行预充电。需要说明的是，这里的预充电是指验证操作的预充电过程，用于将位线的电势升高。进一步地，可以开启顶部选择开关和底部选择开关，以及将第一通过电压Vpass1施加到未选择字线和将验证电压Vv施加到选择字线，然后通过位线上的电压是否降低来判断编程是否成功。

示例性地，当验证电压Vv大于待验证存储单元目标状态对应的阈值电压时，该存储单元对应的沟道导通，从而使得整个存储单元串上的沟道都导通。此时，位线上的载流子会通过沟道以及衬底或公共源极被引出，导致位线电势降低(如图6中虚线所示)。类似地，当验证电压Vv小于待验证存储单元目标状态对应的阈值电压时，该存储单元对应的沟道截止，位线电势将保持不变。

参照图7所示，本公开实施例还提供了一种存储器1000，包括：

存储单元阵列1100，包括多条存储单元串1110以及与所述存储单元串1110耦接的多条字线1120；其中，所述存储单元串1110包括多个存储单元1130；所述多条字线1120包括：连接待编程的所述存储单元的栅极选择字线；以及连接未编程的所述存储单元栅极的未选择字线；

外围电路1200，与所述存储单元阵列1100耦接；所述外围电路1200被配置为：

将编程电压施加到所述选择字线，并在第一时间间隔内将第一通过电压施加到所述未选择字线；

在所述第一时间间隔内的预设时刻，断开所述存储单元串1110与对应位线1140的电连接；

在所述第一时间间隔后的第二时间间隔内，将小于所述第一通过电压的第二通过电压施加到所述未选择字线。

需要说明的是，图7中的存储器1000可以与图1D中的存储器60具有相同的结构。在本公开实施例中，外围电路1200可以包括任何合适的模拟、数字以及混合信号电路，并通过数据总线、行解码器、字线驱动器、列解码器、位线驱动器和感测方法器等电子元器件或电路与存储单元阵列1100耦接。

示例性地，外围电路1200中还可包括电压发生器，以产生上述编程电压、第一通过电压和第二通过电压。具体地，编程电压通过行解码器与字线驱动器施加到待编程的存储单元连接的字线，即上述选择字线；第一通过电压也通过解码器与字线驱动器施加到未编程的存储单元连接的字线，即上述未选择字线；第二通过电压可在第一通过电压的基础上直接降低，也可重新产生。

在一些实施例中，断开存储单元串1110与对应位线1140的电连接可以通过关断存储单元串1110所连接的顶部选择开关来实现。可以理解的是，存储单元串1110上的多个存储单元1130之间通过导电沟道相互耦接，当存储单元串1110与对应位线1140断开电连接，且存储单元串1110所连接的底部选择开关也处于截止状态时，上述导电沟道浮置。

在本公开实施例中，外围电路1200可在编程时段内，先将编程电压施加到选择字线，以及将第一通过电压施加到未选择字线，再断开存储单元串1110与对应位线1140的电连接，这样可以使得沟道浮置，并且通过将小于第一通过电压的第二通过电压施加到未选择位线，可以产生电耦合效应来降低沟道的电势，从而使得待编程的存储单元的编程电压增大，提高了存储单元的编程速度以及存储器的性能。

在一些实施例中，如图7所示，所述存储单元串1110还包括顶部选择开关1150和底部选择开关1160；

所述外围电路1200还被配置为：

在断开所述存储单元串1110与对应位线1140的电连接之前，将开启电压施加到所述顶部选择开关1150；以及

将截止电压施加到所述底部选择开关1160。

在本公开实施例中，顶部选择开关1150可以是顶部选择栅TSG，其通过串列选择线SSL电连接至外围电路1200；类似地，底部选择开关1160可以是底部选择栅BSG，其通过接地选择线GSL电连接至外围电路1200。

具体地，在编程过程中，外围电路1200中的电压发生器产生对应的开启电压(例如，电源电压5V)，并通过串列选择线SSL施加到顶部选择开关1150，使得处于开启状态。另一方面，电压发生器产生对应的截止电压(例如，接地电压0V)，并通过接地选择线GSL施加到底部选择开关1160，使得处于截止状态。这样，既可以减少与底部选择开关1160连接的衬底或公共源极对导电沟道的电干扰，又可以使得沟道与对应位线1140之间的电势相等，以便于区分待编程与未编程的存储单元。

在一些实施例中，如图7所示，所述存储器1000还包括：

连接各存储单元串的位线1400；其中，所述位线包括：连接所述待编程的存储单元漏极的选择位线；以及连接所述未编程的存储单元漏极的未选择位线；

所述外围电路1200还被配置为：

将第一位线电压施加到所述选择位线，并将大于所述第一位线电压的第二位线电压施加到所述未选择位线。

在本公开实施例中，存储单元串1110在其延伸方向上串联起多个耦接的存储单元1130，并与对应的位线1140连接。具体地，多个存储单元1130的漏极可以电连接至位线1140，其中，待编程的存储单元对应连接选择位线，未编程的存储单元对应连接未选择位线。

具体地，多条位线1140可以电耦合至感测放大器、列解码器以及位线驱动器，并与电压发生器电连接。在编程操作中，电压发生器产生第一位线电压，并通过列解码器和感测放大器进行选择，将其施加到待编程的存储单元漏极所连接的位线，即上述选择位线。类似地，电压发生器产生第二位线电压，在进行选择后，将其施加到未编程的存储单元漏极所连接的位线，即上述未选择位线。需要指出的是，上述选择位线和未选择位线为同一串列选择线连接的多条相互平行的位线。

在一些实施例中，所述外围电路1200还被配置为：

在预定的预充电时段内，开启所述底部选择开关1160；

将预充电电压施加至所述存储单元串1110的公共源极。

在本公开实施例中，多条存储单元串还可耦接至公共源极。示例性地，在预充电时段中，可以将底部开启电压施加到底部选择开关，以将其从截止状态转换为开启状态，从而使得沟道与公共源极电连接。进一步地，通过将预充电电压施加到存储单元串电连接的公共源极，可以使得公共源极的电势高于沟道电势，从而将沟道中的电子引出。这样不仅可以中和待编程存储单元串对应的沟道中多余的载流子，又可以抬高了未编程存储单元串对应的沟道电势，从而减小后续编程操作中的编程干扰等问题。

参照图8所示，本公开实施例还提供了一种存储系统2000，包括：

存储器1000；该存储器可以为上述任一实施例所提供的存储器；该存储器可以被配置为执行上述任一实施例所提供的编程方法；

控制器2100，与所述存储器1000耦接，用于控制所述存储器1000。

在本公开实施例中，控制器2100可以通过多个接口与存储器1000耦接，并且可以控制存储器1000的读取、擦除和编程等操作。可以理解的是，图8中所示的控制器2100可以与图1A中的控制器32相同，本公开在此不做过多限制。

在一些实施例中，控制器2100可以被设计为用于在低占空比环境，例如安全数字(SD)卡、紧凑型闪存(CF)卡或通用串行总线(USB)闪存驱动器中操作，或者用于在诸如个人计算器、数字相机或移动电话等电子设备中使用。在另一些实施例中，控制器2100还可以被设计为用于在高占空比环境，例如SSD或嵌入式多媒体卡(eMMC)中操作，并且SSD或eMMC可用作诸如智能电话、平板计算机、膝上型计算机等移动设备的数据储存器以及企业存储阵列。

在一些实施例中，控制器2100可以管理存储器1000中的数据，并且与主机(例如，图1A示出的主机20)通信。示例性地，控制器2100可以被配置为控制存储器1000读取、擦除和编程等操作；还可以被配置为管理关于存储在或要存储在存储器1000中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等；还可以被配置为处理关于从存储器1000读取的或者被写入到存储器1000中的数据的纠错码(ECC)。

在另一些实施例中，控制器2100还可以执行任何其他合适的功能，例如格式化存储器1000，或者根据特定通信协议与外部设备(例如，图1A示出的主机20)通信。示例性地，控制器2100可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议或Firewire协议等。

需要说明的是，本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。