一种SRAM芯片安全性能的测试方法

技术领域

本发明涉及测试技术领域，尤其涉及一种SRAM芯片安全性能的测试方法。

背景技术

在SRAM芯片投入使用前，需要对其进行安全性能的测试。为了保护数据安全，现有的安全芯片系统一旦检测到未授权的非法访问，会切断SRAM芯片的电源以避免攻击者窃取数据。但是，SRAM芯片存在信息残留问题，会部分恢复掉电前存储的信息。即利用某一存储单元长期存储固定数据时，对称的两个MOS管将发生不同程度的BTI老化效应，产生永久性阈值电压失配，导致该单元上电后有一定概率(约10％～20％)读出与原存储数值相反的上电初值。

现有技术测试SRAM芯片老化时存在变量单一的问题，目前，只考虑了电压对老化的影响。此外，通过比较图片的差异判断很难准确地评估SRAM芯片的老化情况。

发明内容

鉴于上述的分析，本发明实施例旨在提供一种SRAM芯片安全性能的测试方法，用以解决现有技术评估变量过于单一、无法准确衡量老化程度的问题。

一方面，本发明实施例提供了一种SRAM芯片安全性能的测试方法，包括如下步骤：

对多个待测SRAM芯片上电，对其存储阵列的背栅电压进行初始化，获得每一待测SRAM芯片初始化后的一次上电初值；

向所有SRAM芯片写入统一数据，将写入统一数据后的SRAM芯片分组，每组设置不同的背栅电压，并分别在不同辐照环境中保持预定时间后断电；

对所有SRAM芯片重新上电，获得每一SRAM芯片重新上电后的二次上电初值；

分别将不同辐照环境下的每组中的每一SRAM芯片的二次上电初值、对应的一次上电初值输入至老化压印力度模型，获得不同辐照环境下每组中每一SRAM芯片的老化压印力度；

根据上述不同辐照环境下的每组中每一SRAM芯片的老化压印力度，得到所述待测SRAM芯片的安全性能测试结果。

上述技术方案的有益效果如下：提出了一种多变量且便于定量化的SRAM老化压印力度测试方法。考虑通过背栅电压以及辐照效应的引入，解决了现有技术测试SRAM芯片老化时变量单一的问题，同时通过试验测量的数据，以及自定义的老化压印力度模型，不再需要通过肉眼比较图片模糊程度判断老化情况，解决了老化压印力度难以定量评估的问题。通过比较一批SRAM芯片的抗老化压印能力，同时兼顾背栅与辐照等多个变量的影响因素，使最终对待测SRAM芯片安全性能达标的评估结果更加全面可信。上述方法能直接应用于已经投入使用的SRAM芯片，定量分析其安全性能是否达标，评估对应的安全系统是否存在安全漏洞。经大量试验验证，结果可信。

基于上述方法的进一步改进，所述上电初值为上电后待测SRAM芯片中值为1的存储单元数量与值为0的存储单元数量的比值；

所述对多个待测SRAM芯片上电，并对其存储阵列的背栅电压进行初始化，获得每一待测SRAM芯片初始化后的一次上电初值的步骤，包括：

分别将每一待测SRAM芯片接入测试系统，通过测试系统对SRAM芯片上电；

将SRAM芯片的存储阵列中所有NMOS晶体管与PMOS晶体管的背栅电压均置为0V，完成初始化，统计初始化后存储阵列中1、0的个数与比例；

将上述过程重复n次，按照下式计算Rate

式中，N

上述进一步改进方案的有益效果是：控制SRAM芯片的存储阵列中所有NMOS晶体管与PMOS晶体管的背栅电压，排除电压波动带来的干扰。重复统计上电初值，减小强抖动节点带来的影响。

进一步，所述测试系统包括依次连接的测试板和FPGA芯片；

测试板，用于接入待测SRAM芯片，根据FPGA芯片的控制对其存储阵列中所有NMOS晶体管与PMOS晶体管的背栅电压进行调节；以及，将SRAM芯片的存储阵列存储的信息输出至FPGA芯片；

FPGA芯片，用于测试时向测试板发送初始化指令，所述初始化指令用于将SRAM芯片的存储阵列中所有NMOS晶体管与PMOS晶体管的背栅电压均置为0V；以及，初始化完成后，向测试板发送读写指令，并接收测试板反馈的存储阵列存储的信息；所述信息包括存储阵列中1、0的个数与比例。

上述进一步改进方案的有益效果是：待测SRAM芯片-测试板-FPGA芯片的连接形式简单方便，能够实现快速测试，获得数据(存储阵列存储的信息)。

进一步，所述分组至少包括以下5组：

NMOS晶体管负偏且PMOS晶体管负偏的分组；

NMOS晶体管负偏且PMOS晶体管正偏的分组；

NMOS晶体管零偏且PMOS晶体管零偏的分组；

NMOS晶体管正偏且PMOS晶体管负偏的分组；

NMOS晶体管正偏且PMOS晶体管正偏的分组；

并且，每组至少包括15个SRAM芯片。

上述进一步改进方案的有益效果是：考量了各种背栅的偏置情况，以确定老化压印的背栅最劣偏置条件。设置多组SRAM芯片进行测试，以保证数据的可信度。每组至少包括15个SRAM芯片，才能保证安全性能测试结果可信。

进一步，所述辐照环境至少包括三种，每两种辐照环境的辐射剂量之间的跨度不小于100krad(Si)，最高辐射剂量大于300krad(Si)。

上述进一步改进方案的有益效果是：引入了辐照环境的考量，安全性能测试结果纳入了多种辐照环境对老化压印的影响。

进一步，所述统一数据为全0或全1；

辐射环境的辐射剂量率为50rad/s时，预定时间大于等于2000s。

上述进一步改进方案的有益效果是：进一步保证每两种辐照环境的辐射剂量之间的跨度不小于100krad(Si)。

进一步，每个SRAM芯片的测试次数不少于3次。

上述进一步改进方案的有益效果是：多次测试以确保数据的可信度。

进一步，所述老化压印力度模型为

式中，Φ()为标准正态累积分布函数，Ratio

上述进一步改进方案的有益效果是：通过上述老化压印力度模型计算老化压印力度，该模型综合考虑了背栅电压、辐照剂量、上电初值以及噪声等多种变量，使获得的老化压印力度结果更加完善、可信。

进一步，所述根据上述不同辐照环境下的每组中每一SRAM芯片的老化压印力度，得出该待测SRAM芯片的安全性能测试结果的步骤包括：

将每组所有SRAM芯片测试的老化压印力度F

根据M组SRAM芯片的老化压印力度，获得该待测SRAM芯片的最终老化压印力度评估指标F

若最终老化压印力度F

上述进一步改进方案的有益效果是：选取M组SRAM芯片的老化压印力度作为最终的老化压印力度评估指标，提高了评估结果的可信度，能够排除偶然情况的干扰。

进一步，所述F

式中，M为SRAM芯片的组数。

上述进一步改进方案的有益效果是：以平均的方式计算获得待测SRAM芯片的最终老化压印力度评估指标，在保证数据可信度的前提下，简化计算过程，节省了计算资源。

本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为本发明实施例1SRAM芯片安全性能的测试方法步骤示意图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。

实施例1

本发明的一个具体实施例，公开了一种SRAM芯片安全性能的测试方法，如图1所示，包括如下步骤：

S1.对多个待测SRAM芯片上电，并对其存储阵列的背栅电压进行初始化，通过统计获得每一待测SRAM芯片初始化后的一次上电初值；

S2.向所有SRAM芯片写入统一数据，将写入统一数据后的SRAM芯片分组，每组设置不同的背栅电压，并分别在不同辐照环境中保持预定时间后断电；

S3.对所有SRAM芯片重新上电，通过统计获得每一SRAM芯片重新上电后的二次上电初值；

S4.分别将不同辐照环境下的、每组中的每一SRAM芯片的二次上电初值、对应的一次上电初值输入至老化压印力度模型，获得不同辐照环境下每组中每一SRAM芯片的老化压印力度；

S5.根据上述不同辐照环境下每组中每一SRAM芯片的老化压印力度，得到该待测SRAM芯片的安全性能测试结果。

实施时，首先对待测进行不同辐射环境、不同背栅电压的测试，然后对获得的测试结果通过老化压印力度模型进行综合分析，最终获得待测SRAM芯片的安全性能测试结果。

与现有技术相比，本实施例提出了一种多变量且便于定量化的SRAM老化压印力度测试方法。考虑通过背栅电压以及辐照效应的引入，解决了现有技术测试SRAM芯片老化时变量单一的问题，同时通过试验测量的数据，以及自定义的老化压印力度模型，不再需要通过肉眼比较图片模糊程度判断老化情况，解决了老化压印力度难以定量评估的问题。通过比较一批SRAM芯片的抗老化压印能力，同时兼顾背栅与辐照等多个变量的影响因素，使最终对待测SRAM芯片安全性能达标的评估结果更加全面可信。上述方法能直接应用于已经投入使用的SRAM芯片，定量分析其安全性能是否达标，评估对应的安全系统是否存在安全漏洞。

实施例2

在实施例1的基础上进行优化，上电初值采用上电后SRAM芯片中值为1的存储单元数量与值为0的存储单元数量的比值表征。

步骤S1进一步包括：

S11.分别将每一待测SRAM芯片接入测试系统，通过测试系统对SRAM芯片上电；

S12.将SRAM芯片的存储阵列中所有NMOS晶体管与PMOS晶体管的背栅电压V

S13.重复上述步骤S11～S12的过程完成n次测试，依次获得n次测试结果中该SRAM芯片初始化后存储阵列中1、0的个数与比例，对所有1、0的个数N

式中，N

优选地，所述测试系统包括依次连接的测试板和FPGA芯片。

测试板，用于接入待测SRAM芯片，根据FPGA芯片的控制对其存储阵列中所有NMOS晶体管与PMOS晶体管的背栅电压进行调节；以及，将SRAM芯片的存储阵列存储的信息输出至FPGA芯片。

FPGA芯片，用于测试时向测试板发送初始化指令，所述初始化指令用于将SRAM芯片的存储阵列中所有NMOS晶体管与PMOS晶体管的背栅电压均置为0V；以及，初始化完成后，向测试板发送读写指令，并接收测试板反馈的存储阵列存储的信息；所述信息包括存储阵列中1、0的个数与比例。

优选地，分组至少为5组，包括NMOS晶体管负偏/PMOS晶体管负偏、NMOS晶体管负偏/PMOS晶体管正偏、NMOS晶体管零偏/PMOS晶体管零偏、NMOS晶体管正偏/PMOS晶体管负偏、NMOS晶体管正偏/PMOS晶体管正偏各一组，见表1；每组至少包括15个SRAM芯片。

表1

优选地，辐照环境至少包括三种。可设置为低/无/高三种，每两种辐照环境的辐射剂量之间的跨度不小于100krad(Si)，最高辐射剂量大于300krad(Si)。统一数据为全0或全1。辐射环境的辐射剂量率为50rad/s时，预定时间大于等于2000s。每个SRAM芯片的测试次数不少于3次。多次上电-取平均，以降低极端特殊情况的干扰因素。

优选地，步骤S2之后断电等待一段时间，排除数据残留干扰，再重新对SRAM芯片上电。

优选地，老化压印力度模型为

式中，Φ()为标准正态累积分布函数，Ratio

优选地，步骤S5进一步包括：

S51.将每组所有SRAM芯片n次测试(每个芯片的测试次数相同)的老化压印力度F

S52.根据M组SRAM芯片的老化压印力度，获得该待测SRAM芯片的最终老化压印力度评估指标F

式中，M为SRAM芯片的组数。

S53.根据上述F

具体地，预设范围根据SRAM实际应用场景的安全等级而定，取决于安全系统的防护能力以及SRAM内部存储信息的数据量与机密程度。

与实施例1相比，本实施例提供的方法同时考虑了时间、背栅电压与总剂量效应，能更加全面地测试待测SRAM芯片的老化压印力度，并从多角度分析哪些因素会影响老化压印力度；采用写入全“0”或全“1”的方法来统计SRAM受老化压印以后数据的变化情况，能定量地分析老化压印力度，便于后续的数据处理。

实施例3

本发明还提供了一种与实施例1或2对应的SRAM芯片安全性能的评估系统，包括依次连接的测试板、FPGA芯片和上位机。FPGA芯片和上位机之间可通过无线通信。

测试板，用于接入待测SRAM芯片，根据FPGA芯片的控制对其存储阵列中所有NMOS晶体管与PMOS晶体管的背栅电压进行调节；以及，将待测SRAM芯片的存储阵列存储的信息输出至FPGA芯片。

通过上述测试板，将待测SRAM芯片的各个端口引出。

FPGA芯片，用于测试时向测试板发送初始化指令，所述初始化指令用于将待测SRAM芯片的存储阵列中所有NMOS晶体管与PMOS晶体管的背栅电压均置为0V；以及，初始化完成后，向测试板发送读写指令，并接收测试板反馈的存储阵列存储的信息；所述信息包括存储阵列中1、0的个数与比例。

上位机，用于控制FPGA芯片对SRAM芯片上电；以及，通过FPGA芯片读取待测SRAM芯片存储阵列存储的内部数据信息，所述信息包括初始化后的一次上电初值、重新上电后的二次上电初值；并且，将所述一次上电初值、二次上电初值输入自定义的老化压印力度模型，获得各辐照环境下SRAM芯片的老化压印力度，根据上述所有辐照环境下待测SRAM芯片的老化压印力度，获得待测SRAM芯片安全性能是否良好的评估结果。

值得注意的是，上电针对的是SRAM芯片的存储阵列的每一个内部单元，上电完成后，SRAM芯片的存储阵列应完成稳态的建立。

SRAM芯片包含背栅信号端口，接入FPGA芯片的IO端口，通过控制IO端口的电平电压进而控制背栅电压，实现背栅电压的0V设置。

本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。