字线控制电路和包括字线控制电路的半导体装置

本申请要求于2021年1月19日提交的第

技术领域

本发明的各种实施例总体上涉及半导体电路，具体地涉及字线控制电路和包括字线控制电路的半导体装置。

背景技术

图1是图示了根据相关领域的字线控制方法的图。

参照图1，当活动命令ACT被应用于操作(诸如半导体装置的读取和写入)时，电压VPP被施加到字线WL以便选择存储器单元(即，电容器CC)，并且当电容器CC由预充电命令PCG取消选择时，字线WL是利用低于高电压VPP的电压VBBW驱动的。因此，字线WL的电压电平呈指数从VPP减小到VBBW。

在这种情况下，预充电活动时间(tRP：PCG至ACT)和行敲打(row hammer)特性受到在字线WL的电压电平从VPP减小到VBBW时需要的时间t

当t

即，当字线WL的电压电平被维持在高于晶体管TR的阈值电压VT的VPP所需的时间变长时，tRP特性劣化。

当存储在存储器单元中的电荷量受与对应存储器单元所电连接的字线相邻的字线的活动预充电影响时，存储器单元的数据可以在短于刷新间隔的时间内劣化，这可以被称为行敲打。

根据相关领域的半导体装置可能具有操作特性劣化的问题，即，当时间t

发明内容

本公开的各种实施例涉及提供能够基本上防止操作特性劣化的字线控制电路以及包括字线控制电路的半导体装置。

在本公开的实施例中，字线控制电路可以包括：第一驱动单元，被配置为根据第一字线控制信号，将第一电源电压或第二电源电压施加到字线；第二驱动单元，被配置为根据第一驱动单元的输出和第二字线控制信号，通过使用第三电源电压，在第一时段期间将字线的电压电平降低至第一目标电平；以及第三驱动单元，被配置为根据第三字线控制信号，在第二时段期间将字线的电压电平基本上维持在第一目标电平，并且通过使用第四电源电压，在第三时段期间将字线的电压电平降低至第二目标电平。

在本公开的实施例中，半导体装置可以包括：控制信号生成单元，被配置为响应于活动信号，生成多个字线控制信号；以及字线驱动单元，被配置为根据多个字线控制信号，在第一时段期间将字线的电压电平降低至第一目标电平，在第二时段期间将字线的电压电平基本上维持在第一目标电平，并且在第三时段期间将字线的电压电平降低至第二目标电平。

在本公开的实施例中，半导体装置可以被配置为：在第一时段期间响应于活动信号而将字线的电压电平降低至第一目标电平，在第二时段期间将字线的电压电平基本上维持在第一目标电平，并且在第三时段期间将字线的电压电平降低至第二目标电平。

附图说明

图1是图示了根据相关领域的字线控制方法的图。

图2是图示了根据本公开的实施例的字线控制电路100的配置的图。

图3是图示了图2的控制信号生成单元101的配置的图。

图4是图示了根据本公开的实施例的图2的电压控制单元103的配置的图。

图5是图示了根据本公开的实施例的图2的字线驱动单元105的配置的图。

图6是图示了根据本公开的实施例的图5的字线驱动单元105的操作定时的图。

图7是图示了根据本公开的实施例的字线控制方法的图。

图8是图示了根据本公开的另一实施例的字线控制电路200的配置的图。

图9是图示了根据本公开的实施例的图8的控制信号生成单元201的配置的图。

图10是图示了根据本公开的实施例的图8的字线驱动单元205的配置的图。

图11是图示了根据本公开的实施例的图10的字线驱动单元205的操作定时的图。

图12是图示了根据本公开的另一实施例的字线控制方法的图。

具体实施方式

在下文中，本公开的实施例将参照附图更详细地描述。

图2是图示了根据本公开的实施例的字线控制电路100的配置的图。

参照图2，根据实施例的字线控制电路100可以包括控制信号生成单元101、电压控制单元103和字线驱动单元105。

根据活动信号RACT和地址信号ADD，控制信号生成单元101可以生成多个控制信号，即，多个字线控制信号FXB0、FXB1和MWLT。

活动信号RACT是用于启用字线WL(即，将电源电压VPP施加到字线WL)的信号。

当活动信号RACT被启用时，即，当活动信号RACT具有高电平时，电源电压VPP可以被施加到字线WL。

活动信号RACT可以具有根据活动命令的高电平，并且具有根据预充电命令的低电平。

地址信号ADD可以包括多个信号位，并且多个字线控制信号FXB0、FXB1和MWLT中的每个字线控制信号可以包括多个信号位。

字线驱动单元105可以根据多个字线控制信号FXB0、FXB1和MWLT和多个电源电压VPP、VSS、VBBW和VBBC使字线WL的电压电平变化在多个步骤中执行。

根据多个字线控制信号FXB0、FXB1和MWLT和多个电源电压VPP、VSS、VBBW和VBBC，字线驱动单元105可以在第一时段期间将字线WL的电压电平降低至第一目标电平，在第二时段期间将字线WL的电压电平基本上维持在第一目标电平，然后在第三时段期间将字线WL的电压电平降低至第二目标电平。

根据包括字线控制电路100的半导体装置的温度信息TEMP和测试模式信号TM中的至少一项，电压控制单元103可以控制第一目标电平。

电压控制单元103可以根据温度信息TEMP和测试模式信号TM生成一个电源电压VBBC，以用于控制多个电源电压VPP、VSS、VBBW和VBBC中的第一目标电平。

根据温度信息TEMP和测试模式信号TM，电压控制单元103可以调整VBBC的电压电平。

图3是图示了根据本公开的实施例的图2的控制信号生成单元101的配置的图。

图3仅是根据地址信号ADD的一些位(例如顺序为‘0’和‘3’的位)的示例，并且控制信号生成单元101可以具有根据地址信号ADD的位数的其他信号配置。

参照图3，图2的控制信号生成单元101可以包括第一信号生成部分110和第二信号生成部分120。控制信号生成单元101、第一信号生成部分110和第二信号生成部分120包括其相应操作和功能必需的所有电路、系统、软件、固件和设备。

根据活动信号RACT，第一信号生成部分110可以生成初步控制信号FXB0_PRE、FXB1_PRE和MWLT_PRE。

第一信号生成部分110可以包括延迟器(DLY)111、第一反相器112、或非门113和第二反相器114。

延迟器111可以将活动信号RACT延迟预设时间，并且输出延迟信号。

第一反相器112可以输出通过将活动信号RACT反相而获得的信号，作为初步控制信号FXB0_PRE、FXB1_PRE和MWLT_PRE中的一个初步控制信号，例如第一初步控制信号FXB0_PRE。

或非门113可以输出通过对延迟器111的输出和活动信号RACT执行或非操作获得的结果，作为初步控制信号FXB0_PRE、FXB1_PRE和MWLT_PRE中的另一初步控制信号，例如第三初步控制信号FXB1_PRE。

第二反相器114可以输出通过将第三初步控制信号FXB1_PRE反相而获得的信号，作为初步控制信号FXB0_PRE、FXB1_PRE和MWLT_PRE中的又一初步控制信号，例如第二初步控制信号MWLT_PRE。

根据地址信号ADD和初步控制信号FXB0_PRE、FXB1_PRE以及MWLT_PRE，第二信号生成部分120可以生成多个字线控制信号FXB0<0:1>、FXB1<0:1>和MWLT<0:1>。

第二信号生成部分120可以解码地址信号ADD以生成地址解码信号，并且生成通过组合地址解码信号和初步控制信号FXB0_PRE、FXB1_PRE和MWLT_PRE获得的信号，作为多个字线控制信号FXB0<0:1>、FXB1<0:1>和MWLT<0:1>。

第二信号生成部分120可以包括第一反相器121至第四反相器124和第一与门131至第六与门136。

第一反相器121至第四反相器124可以解码地址信号ADD<0>和ADD<3>，以生成地址解码信号ADDB<0>、ADDT<0>、ADDB<3>和ADDT<3>。

第一反相器121可以输出通过将地址信号ADD<0>反相而获得的信号，作为ADDB<0>。

第二反相器122可以输出通过将ADDB<0>反相而获得的信号，作为ADDT<0>。

第三反相器123可以输出通过将地址信号ADD<3>反相而获得的信号，作为ADDB<3>。

第四反相器124可以输出通过将ADDB<3>反相而获得的信号，作为ADDT<3>。

第一与门131可以输出通过对ADDB<0>和第一初步控制信号FXB0_PRE执行与操作获得的结果，作为第一字线控制信号FXB0<0:1>中的任何第一字线控制信号，例如FXB0<0>。

第二与门132可以输出通过对ADDT<0>和第一初步控制信号FXB0_PRE执行与操作获得的结果，作为第一字线控制信号FXB0<0:1>中的另一第一字线控制信号，例如FXB0<1>。

第三与门133可以输出通过对ADDB<0>和第三初步控制信号FXB1_PRE执行与操作获得的结果，作为第三字线控制信号FXB1<0:1>中的任何第三字线控制信号，例如FXB1<0>。

第四与门134可以输出通过对ADDT<0>和第三初步控制信号FXB1_PRE执行与操作获得的结果，作为第三字线控制信号FXB1<0:1>中的另一第三字线控制信号，例如FXB1<1>。

第五与门135可以输出通过对ADDB<3>和第二初步控制信号MWLT_PRE执行与操作获得的结果，作为第二字线控制信号MWLT<0:1>中的任何第二字线控制信号，例如MWLT<0>。

第六与门136可以输出通过对ADDT<3>和第二初步控制信号MWLT_PRE执行与操作获得的结果，作为第二字线控制信号MWLT<0:1>中的另一第二字线控制信号，例如MWLT<1>。

当活动信号RACT被停用(deactivated)，例如当活动信号RACT转变到低电平时，控制信号生成单元101可以允许第一字线控制信号FXB0转变到高电平。

在下文中，第一字线控制信号FXB0可以是对应于第一字线控制信号FXB0<0:1>之间的地址信号ADD的信号。

在第一字线控制信号FXB0转变到高电平并且设定延迟时间(即，在延迟器111中设置的延迟时间)流逝之后，控制信号生成单元101可以允许第三字线控制信号FXB1转变到高电平，并且允许第二字线控制信号MWLT转变到低电平。

图4是图示了根据本公开的实施例的图2的电压控制单元103的配置的图。电压控制单元103包括其操作和功能必需的所有电路、系统、软件、固件和设备。

参照图4，图2的电压控制单元103可以包括差分放大器141、振荡器(OSC)142、电荷泵(CP)143和分配电阻器R1和R2。

差分放大器141可以输出通过比较参考电压VERFB与反馈电压VFB而获得的结果。

根据差分放大器141的输出，振荡器142可以输出振荡信号。

通过根据振荡信号执行电荷泵浦操作，电荷泵143可以生成电源电压VBBC。

通过分配电源电压VBBC，分配电阻器R1和R2可以生成反馈电压VFB。

在分配电阻器R1与R2之间，第一电阻器R1可以被配置为活动电阻器。第一电阻器R1的电阻值可以根据温度信息TEMP和测试模式信号TM而变化。

第二电阻器R2可以被配置为无源电阻器。

温度信息TEMP可以由温度传感器提供，该温度传感器被包括在半导体装置或者控制半导体装置的外部系统中。

根据温度信息TEMP，第一电阻器R1的电阻值可以被调整为一个值，该值可以补偿由于温度变化而导致的电源电压VBBC的变化。

第一电阻器R1的电阻值可以根据测试模式信号TM来调整，而不管温度信息TEMP如何。

当第一电阻器R1的电阻值被调整时，反馈电压VFB的电平可以被调整，并且因此电源电压VBBC的电平可以被调整。

图5是图示了根据本公开的实施例的图2的字线驱动单元105的配置的图。

参照图5，字线驱动单元105可以包括多个字线驱动器105-1。字线驱动单元105包括其操作和功能必需的所有电路、系统、软件、固件和设备。

多个字线驱动器105-1可以被配置为彼此相同。

图5图示了在多个字线驱动器105-1中的如下字线驱动器105-1的配置示例，该字线驱动器105-1接收第一字线控制信号FXB0<0>、第二字线控制信号MWLT<0>和第三字线控制信号FXB1<0>。

在下文中，在多个电源电压VPP、VSS、VBBW和VBBC中，VPP被称为第一电源电压，VSS被称为第二电源电压，VBBC被称为第三电源电压，并且VBBW被称为第四电源电压。

第一电源电压VPP的电压电平可以是最高的，第二电源电压VSS可以是接地电压，并且第四电源电压VBBW可以具有负电压电平。第三电源电压VBBC的电压电平可以被调整，如参照图4描述的，并且可以使第三电源电压VBBC具有不同于(例如低于)第一电源电压VPP的电平。例如，还可以使第三电源电压VBBC具有不同于(例如低于)第四电源电压VBBW的电平。

字线驱动器105-1可以包括第一驱动单元151和152、第二驱动单元153至156以及第三驱动单元157。第一驱动单元151和152、第二驱动单元153至156以及第三驱动单元157包括其相应操作和功能必需的所有电路、系统、软件、固件和设备。

根据第一字线控制信号FXB0<0>，第一驱动单元151和152可以将第一电源电压VPP或第二电源电压VSS施加到字线WL。

根据第一驱动单元151和152的输出和第二字线控制信号MWLT<0>，通过使用第三电源电压VBBC，第二驱动单元153至156可以在第一时段期间将字线WL的电压电平降低至第一目标电平。

根据第三字线控制信号FXB1<0>，第三驱动单元157可以在第二时段期间将字线WL的电压电平基本上维持在第一目标电平，然后通过使用第四电源电压VBBW，在第三时段期间将字线WL的电压电平降低至第二目标电平。

第一驱动单元151和152、第二驱动单元153至156以及第三驱动单元157可以分别被配置为第一晶体管151至第七晶体管157。

第一晶体管151可以通过其源极端子接收第一电源电压VPP，通过其栅极端子接收第一字线控制信号FXB0<0>，并且其漏极端子可以被电连接至第一节点NA。

第二晶体管152可以通过其源极端子接收第二电源电压VSS，通过其栅极端子接收第一字线控制信号FXB0<0>，并且其漏极端子可以被电连接至第一节点NA。

第三晶体管153可以通过其源极端子接收第一电源电压VPP，通过其栅极端子接收第二字线控制信号MWLT<0>，并且其漏极端子可以被电连接至第二节点NB。

第四晶体管154可以通过其源极端子接收第三电源电压VBBC，通过其栅极端子接收第二字线控制信号MWLT<0>，并且其漏极端子可以被电连接至第二节点NB。

第五晶体管155可以具有电连接至第一节点NA的源极端子、电连接至第二节点NB的栅极端子和电连接至第三节点NC的漏极端子。

第六晶体管156可以通过其源极端子接收第四电源电压VBBW，其栅极端子可以被电连接至第二节点NB，并且其漏极端子可以被电连接至第三节点NC。

第七晶体管157可以通过其源极端子接收第四电源电压VBBW，通过其栅极端子接收第三字线控制信号FXB1<0>，并且其漏极端子可以被电连接至第三节点NC与字线WL之间的第四节点ND。

根据本公开的实施例，图6是图示了图5的字线驱动单元105的操作定时的图，并且图7是图示了字线控制方法的图。

根据实施例的字线控制方法将参照图5至图7描述。

当活动信号RACT具有根据活动命令的高电平时，第一字线控制信号FXB0<0>和第三字线控制信号FXB1<0>可以具有低电平，并且第二字线控制信号MWLT<0>可以具有高电平。

由于第一字线控制信号FXB0<0>和第三字线控制信号FXB1<0>处于低电平，并且第二字线控制信号MWLT<0>处于高电平，因此电流从第一电源电压VPP端子流过第一晶体管151和第五晶体管155，使得字线WL的电压电平上升到第一电源电压VPP的电平。

例如，当活动信号RACT通过预充电命令等而具有低电平时，第一字线控制信号FXB0<0>转变到高电平。

由于第一字线控制信号FXB0<0>转变到高电平，第三字线控制信号FXB1<0>处于低电平，并且第二字线控制信号MWLT<0>处于高电平，电流从第五晶体管155流过第二晶体管152，使得字线WL的电压电平在第一时段期间t

当第三电源电压VBBC的电平是VSS电平(即，0V)时，第一目标电平V

当第三电源电压VBBC的电平小于0V时，第一目标电平V

在第一字线控制信号FXB0<0>维持高电平，第三字线控制信号FXB1<0>维持低电平以及第二字线控制信号MWLT<0>维持高电平的第二时段t

在第一字线控制信号FXB0<0>转变到高电平并且在图3的延迟器111中设置的延迟时间流逝之后，第三字线控制信号FXB1<0>转变到高电平，并且第二字线控制信号MWLT<0>转变到低电平。

由于第一字线控制信号FXB0<0>处于高电平，第三字线控制信号FXB1<0>处于高电平，并且第二字线控制信号MWLT<0>处于低电平，电流流过第六晶体管156和第七晶体管157中的每个晶体管，使得字线WL的电压电平在第三时段t

如上所述，当字线WL的电压电平被维持在高于晶体管TR的阈值电压的VPP所需的时间变长时，tRP特性劣化。

在上述实施例中，通过将字线WL的电压电平被维持为高于用于选择存储器单元的晶体管TR的阈值电压的第一时段t

此外，使第二时段t

图8是图示了根据本公开的另一实施例的字线控制电路200的配置的图。

参照图8，根据另一实施例的字线控制电路200可以包括控制信号生成单元201、电压控制单元203和字线驱动单元205。控制信号生成单元201、电压控制单元203和字线驱动单元205包括其相应操作和功能必需的所有电路、系统、软件、固件和设备。

根据活动信号RACT和地址信号ADD，控制信号生成单元201可以生成多个字线控制信号FXB0、FXB1、FXB2和MWLT。

活动信号RACT是用于启用字线WL(即，将电源电压VPP施加到字线WL)的信号。

当活动信号RACT被启用时，即，当活动信号RACT具有高电平时，电源电压VPP可以被施加到字线WL。

活动信号RACT可以具有根据活动命令的高电平，并且具有根据预充电命令的低电平。

地址信号ADD可以包括多个信号位，并且多个字线控制信号FXB0、FXB1、FXB2和MWLT中的每个字线控制信号可以包括多个信号位。

字线驱动单元205可以根据多个字线控制信号FXB0、FXB1、FXB2和MWLT和多个电源电压VPP、VSS、VBBW和VBBC使字线WL的电压电平变化(例如电压降)在多个步骤中执行。

根据多个字线控制信号FXB0、FXB1、FXB2和MWLT和多个电源电压VPP、VSS、VBBW和VBBC，字线驱动单元205可以在第一时段期间将字线WL的电压电平降低至第一目标电平，在第二时段期间将字线WL的电压电平基本上维持在第一目标电平，然后在第三时段期间将字线WL的电压电平降低至第二目标电平。

根据温度信息TEMP和测试模式信号TM中的至少一项，电压控制单元203可以控制第一目标电平。

电压控制单元203可以根据温度信息TEMP和测试模式信号TM生成一个电源电压VBBC，以用于控制多个电源电压VPP、VSS、VBBW和VBBC中的第一目标电平。

根据温度信息TEMP和测试模式信号TM，电压控制单元203可以调整VBBC的电压电平。

电压控制单元203可以以与图4基本上相同的方式来配置。

图9是图示了根据本公开的实施例的图8的控制信号生成单元201的配置的图。

图9仅是根据地址信号ADD的一些位(例如顺序为‘0’和‘3’的位)的示例，并且控制信号生成单元201可以具有根据地址信号ADD的位数的其他信号配置。

参照图9，控制信号生成单元201可以包括第一信号生成部分210和第二信号生成部分220。控制信号生成单元201、第一信号生成部分210和第二信号生成部分220包括其相应操作和功能必需的所有电路、系统、软件、固件和设备。

根据活动信号RACT，第一信号生成部分210可以生成初步控制信号FXB0_PRE、FXB1_PRE、FXB2_PRE和MWLT_PRE。

活动信号RACT可以具有根据活动命令的高电平，并且具有根据预充电命令的低电平。

第一信号生成部分210可以包括延迟器211、第一反相器212、或非门213、第二反相器214和与门215。

延迟器211可以将活动信号RACT延迟预设时间，并且输出延迟信号。

第一反相器212可以输出通过将活动信号RACT反相而获得的信号，作为初步控制信号FXB0_PRE、FXB1_PRE、FXB2_PRE和MWLT_PRE中的一个初步控制信号，例如第一初步控制信号FXB0_PRE。

或非门213可以输出通过对延迟器211的输出和活动信号RACT执行或非操作获得的结果，作为初步控制信号FXB0_PRE、FXB1_PRE、FXB2_PRE和MWLT_PRE中的另一初步控制信号，例如第三初步控制信号FXB1_PRE。

第二反相器214可以输出通过将第三初步控制信号FXB1_PRE反相而获得的信号，作为初步控制信号FXB0_PRE、FXB1_PRE、FXB2_PRE和MWLT_PRE中的又一初步控制信号，例如第二初步控制信号MWLT_PRE。

与门215可以输出通过对第一初步控制信号FXB0_PRE和延迟器211的输出执行与操作获得的信号，作为初步控制信号FXB0_PRE、FXB1_PRE、FXB2_PRE和MWLT_PRE中的再一初步控制信号，例如第四初步控制信号FXB2_PRE。

根据地址信号ADD和初步控制信号FXB0_PRE、FXB1_PRE、FXB2_PRE以及MWLT_PRE，第二信号生成部分220可以生成多个字线控制信号FXB0<0:1>、FXB1<0:1>、FXB2<0:1>和MWLT<0:1>。

第二信号生成部分220可以解码地址信号ADD以生成地址解码信号，并且生成通过组合地址解码信号和初步控制信号FXB0_PRE、FXB1_PRE、FXB2_PRE和MWLT_PRE获得的信号，作为多个字线控制信号FXB0<0:1>、FXB1<0:1>、FXB2<0:1>和MWLT<0:1>。

第二信号生成部分220可以包括第一反相器221至第四反相器224以及第一与门231至第八与门238。

第一反相器221至第四反相器224可以解码地址信号ADD<0>和ADD<3>，以生成地址解码信号ADDB<0>、ADDT<0>、ADDB<3>和ADDT<3>。

第一反相器221可以输出通过将地址信号ADD<0>反相而获得的信号，作为ADDB<0>。

第二反相器222可以输出通过将ADDB<0>反相而获得的信号，作为ADDT<0>。

第三反相器223可以输出通过将地址信号ADD<3>反相而获得的信号，作为ADDB<3>。

第四反相器224可以输出通过将ADDB<3>反相而获得的信号，作为ADDT<3>。

第一与门231可以输出通过对ADDB<0>和第一初步控制信号FXB0_PRE执行与操作获得的结果，作为第一字线控制信号FXB0<0:1>中的任何第一字线控制信号，例如FXB0<0>。

第二与门232可以输出通过对ADDT<0>和第一初步控制信号FXB0_PRE执行与操作获得的结果，作为第一字线控制信号FXB0<0:1>中的另一第一字线控制信号，例如FXB0<1>。

第三与门233可以输出通过对ADDB<0>和第三初步控制信号FXB1_PRE执行与操作获得的结果，作为第三字线控制信号FXB1<0:1>中的任何第三字线控制信号，例如FXB1<0>。

第四与门234可以输出通过对ADDT<0>和第三初步控制信号FXB1_PRE执行与操作获得的结果，作为第三字线控制信号FXB1<0:1>中的另一第三字线控制信号，例如FXB1<1>。

第五与门235可以输出通过对ADDB<0>和第四初步控制信号FXB2_PRE执行与操作获得的结果，作为第四字线控制信号FXB2<0:1>中的任何第四字线控制信号，例如FXB2<0>。

第六与门236可以输出通过对ADDT<0>和第四初步控制信号FXB2_PRE执行与操作获得的结果，作为第四字线控制信号FXB2<0:1>中的另一第四字线控制信号，例如FXB2<1>。

第七与门237可以输出通过对ADDB<3>和第二初步控制信号MWLT_PRE执行与操作获得的结果，作为第二字线控制信号MWLT<0:1>中的任何第二字线控制信号，例如MWLT<0>。

第八与门238可以输出通过对ADDT<3>和第二初步控制信号MWLT_PRE执行与操作获得的结果，作为第二字线控制信号MWLT<0:1>中的另一第二字线控制信号，例如MWLT<1>。

当活动信号RACT被停用，例如当活动信号RACT转变到低电平时，控制信号生成单元201可以允许第一字线控制信号FXB0转变到高电平。

在下文中，第一字线控制信号FXB0可以是对应于第一字线控制信号FXB0<0:1>之间的地址信号ADD的信号。

在第一字线控制信号FXB0转变到高电平并且设定延迟时间(即，在延迟器211中设置的延迟时间)流逝之后，控制信号生成单元201可以允许第三字线控制信号FXB1转变到高电平，并且允许第二字线控制信号MWLT转变到低电平。

控制信号生成单元201可以允许第四字线控制信号FXB2在第一字线控制信号FXB0转变到高电平的时间点转变到高电平，并且允许第四字线控制信号FXB2在第三字线控制信号FXB1转变到高电平的时间点转变到低电平。即，控制信号生成单元201可以使第四字线控制信号FXB2从第一字线控制信号FXB0的高电平转变点到第三字线控制信号FXB1的高电平转变点维持高电平。

图10是图示了根据本公开的实施例的图8的字线驱动单元205的配置的图。字线驱动单元205包括其操作和功能必需的所有电路、系统、软件、固件和设备。

参照图10，字线驱动单元205可以包括多个字线驱动器205-1。

多个字线驱动器205-1可以被配置为彼此相同。

图10图示了在多个字线驱动器205-1中的如下字线驱动器205-1的配置示例，该字线驱动器205-1接收第一字线控制信号FXB0<0>、第二字线控制信号MWLT<0>、第三字线控制信号FXB1<0>和第四字线控制信号FXB2<0>。

在下文中，在多个电源电压VPP、VSS、VBBW和VBBC中，VPP被称为第一电源电压，VSS被称为第二电源电压，VBBC被称为第三电源电压，并且VBBW被称为第四电源电压。

第一电源电压VPP的电压电平可以是最高的，第二电源电压VSS可以是接地电压，并且第四电源电压VBBW可以具有负电压电平。第三电源电压VBBC的电压电平可以被调整，如参照图8描述的，并且可以使第三电源电压VBBC具有不同于(例如低于)第一电源电压VPP的电平。例如，还可以使第三电源电压VBBC具有不同于(例如低于)第四电源电压VBBW的电平。

字线驱动器205-1可以包括第一驱动单元251和252、第二驱动单元258和第三驱动单元253至256和第四驱动单元257。第一驱动单元251和252、第二驱动单元258、第三驱动单元253至256和第四驱动单元257包括其相应操作和功能必需的所有电路、系统、软件、固件和设备。

根据第一字线控制信号FXB0<0>，第一驱动单元251和252可以将第一电源电压VPP或第二电源电压VSS施加到字线WL。

根据第四字线控制信号FXB2<0>，第二驱动单元258可以在第一时段期间将字线WL的电压电平降低至第一目标电平，并且通过使用第三电源电压VBBC，在第二时段期间将字线WL的电压电平基本上维持在第一目标电平。

根据第一驱动单元251和252的输出和第二字线控制信号MWLT<0>，通过使用第四电源电压VBBW，第三驱动单元253至256可以将字线WL的电压电平从第一目标电平降低至第二目标电平。

根据第三字线控制信号FXB1<0>，第四驱动单元257可以在第二时段期间将字线WL的电压电平基本上维持在第一目标电平，然后通过使用第四电源电压VBBW，在第三时段期间将字线WL的电压电平降低至第二目标电平。

第一驱动单元251和252、第二驱动单元258和第三驱动单元253至256和第四驱动单元257可以分别被配置为第一晶体管251至第八晶体管258。

第一晶体管251可以通过其源极端子接收第一电源电压VPP，通过其栅极端子接收第一字线控制信号FXB0<0>，并且其漏极端子可以被电连接至第一节点NA。

第二晶体管252可以通过其源极端子接收第二电源电压VSS，通过其栅极端子接收第一字线控制信号FXB0<0>，并且其漏极端子可以被电连接至第一节点NA。

第三晶体管253可以通过其源极端子接收第一电源电压VPP，通过其栅极端子接收第二字线控制信号MWLT<0>，并且其漏极端子可以被电连接至第二节点NB。

第四晶体管254可以通过其源极端子接收第四电源电压VBBW，通过其栅极端子接收第二字线控制信号MWLT<0>，并且其漏极端子可以被电连接至第二节点NB。

第五晶体管255可以具有电连接至第一节点NA的源极端子、电连接至第二节点NB的栅极端子以及电连接至第三节点NC的漏极端子。

第六晶体管256可以通过其源极端子接收第四电源电压VBBW，其栅极端子可以被电连接至第二节点NB，并且其漏极端子可以被电连接至第三节点NC。

第七晶体管257可以通过其源极端子接收第四电源电压VBBW，通过其栅极端子接收第三字线控制信号FXB1<0>，并且其漏极端子可以被电连接至第三节点NC与第五节点NE之间的第四节点ND。

第八晶体管258可以通过其源极端子接收第三电源电压VBBC，通过其栅极端子接收第四字线控制信号FXB2<0>，并且其漏极端子可以被电连接至第四节点ND与字线WL之间的第五节点NE。

根据本公开的另一实施例，图11是图示了图10的字线驱动单元205的操作定时的图，并且图12是图示了字线控制方法的图。

根据另一实施例的字线控制方法将参照图10至图12描述。

当活动信号RACT具有根据活动命令的高电平时，第一字线控制信号FXB0<0>、第三字线控制信号FXB1<0>和第四字线控制信号FXB2<0>可以具有低电平，并且第二字线控制信号MWLT<0>可以具有高电平。

由于第一字线控制信号FXB0<0>、第三字线控制信号FXB1<0>和第四字线控制信号FXB2<0>处于低电平，并且第二字线控制信号MWLT<0>处于高电平，因此电流从第一电源电压VPP端子流过第一晶体管251和第五晶体管255，使得字线WL的电压电平上升到第一电源电压VPP的电平。

例如，当活动信号RACT通过预充电命令等具有低电平时，第一字线控制信号FXB0<0>和第四字线控制信号FXB2<0>转变到高电平。

由于第一字线控制信号FXB0<0>和第四字线控制信号FXB2<0>转变到高电平，第三字线控制信号FXB1<0>处于低电平，并且第二字线控制信号MWLT<0>处于高电平，电流从第五晶体管255流过第二晶体管252，并且电流流过第八晶体管258，使得字线WL的电压电平在第一时段t

第一目标电平V

在第一字线控制信号FXB0<0>和第四字线控制信号FXB2<0>维持高电平，第三字线控制信号FXB1<0>维持低电平并且第二字线控制信号MWLT<0>维持高电平的第二时段t

在第一字线控制信号FXB0<0>转变到高电平并且在图9的延迟器211中设置的延迟时间流逝之后，第三字线控制信号FXB1<0>转变到高电平，并且第二字线控制信号MWLT<0>和第四字线控制信号FXB2<0>转变到低电平。

由于第一字线控制信号FXB0<0>和第三字线控制信号FXB1<0>处于高电平，并且第二字线控制信号MWLT<0>和第四字线控制信号FXB2<0>处于低电平，电流流过第六晶体管256和第七晶体管257中的每个晶体管，使得字线WL的电压电平在第三时段t

在上述另一实施例中，通过将字线WL的电压电平被维持为高于用于选择存储器单元的晶体管TR的阈值电压的第一时段t

此外，使第二时段t

此外，通过添加第八晶体管258，该第八晶体管258控制从图10的第三电源电压VBBC端子到字线WL的直接电流路径，可以更有效地控制第一时段t

此外，本公开的实施例已经在附图和说明书中描述。尽管具体术语在此处被使用，这些仅用于描述本公开的实施例。因此，本公开不被限于上述实施例，并且许多变型在本公开的精神和范围内是可能的。本领域技术人员应该明显的是，除了本文公开的实施例外，各种修改可以基于本公开的技术范围进行。实施例可以被组合，以形成附加实施例。

本公开所属领域的技术人员可以理解，本公开可以以其他具体形式执行，而不改变其技术精神或本质特征。因此，应该理解的是，上述实施例在所有方面中是说明性的而限制性的。本公开的范围由所附权利要求而非详细描述而限定，并且应该解释的是，权利要求的含义和范围以及所有修改或从其等效概念导出的修改形式被包括在本公开的范围中。