存储器设备以及操作存储器设备的方法

本申请要求于2021年1月18日在韩国知识产权局提交的韩国专利申请号10-2021-0006942的优先权，上述申请通过整体引用并入本文。

技术领域

本公开的各种实施例涉及电子设备，并且更具体地涉及存储器设备以及操作存储器设备的方法。

背景技术

近来，用于计算机环境的范式已经转变为普适计算，使得计算机系统可以随时随地被使用。因此，诸如移动电话、数码相机、笔记本计算机的便携式电子设备的使用快速增加。通常，这种便携式电子设备使用采用存储器设备的存储器系统，换言之，这种便携式电子设备使用数据存储设备。数据存储设备被用作便携式电子设备的主存储器设备或辅助存储器设备。

使用存储器设备的数据存储设备提供的优点在于，由于没有机械驱动器，因此a)稳定性和耐久性优异，b)信息访问速度非常高，以及c)功耗低。作为具有这种优点的存储器系统的示例，数据存储设备包括通用串行总线(USB)存储器设备、具有各种接口的存储器卡、以及固态驱动器(SSD)。

存储器设备可以被分类为易失性存储器设备和非易失性存储器设备。

这种非易失性存储器设备具有相对低的写入和读取速度，但是即使在功率供应中断时也保持存储在其中的数据。因此，非易失性存储器设备用于存储无论是否功率被提供都要被保持的数据。非易失性存储器设备的代表性示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型和NAND型。

发明内容

本公开的各种实施例涉及一种能够将被选择的字线的电位调整(例如，快速地调整)到对应于目标电平的电位的存储器设备，以及操作该存储器设备的方法。

本公开的一个实施例可以提供一种存储器设备。该存储器设备可以包括：存储器块，包括多个存储器单元；以及外围电路，被配置成在编程操作期间将多个操作电压施加到存储器块的多个字线，其中在编程操作中包括的验证操作期间，外围电路被配置成：允许多个字线中的被选择的字线浮置，并且通过减小与被选择的字线相邻的字线的电位来将被选择的字线的电位减小到预备电平。

本公开的一个实施例可以提供一种存储器设备。该存储器设备可以包括：存储器块，包括多个存储器单元；以及外围电路，被配置成在读取操作期间将多个操作电压施加到存储器块的多个字线，其中在读取操作期间，外围电路被配置成：允许多个字线中的被选择的字线浮置，并且通过减小与被选择的字线相邻的字线的电位来将被选择的字线的电位减小到预备电平。

本公开的一个实施例可以提供一种存储器设备。该存储器设备可以包括：存储器块，包括多个存储器单元；以及外围电路，被配置成在读取操作期间将多个操作电压施加到存储器块的多个字线，其中在读取操作期间，外围电路被配置成：允许多个字线中的被选择的字线浮置，并且通过增大与被选择的字线相邻的字线的电位来将被选择的字线的电位增大到第一预备电平。

本公开的一个实施例可以提供一种操作存储器设备的方法。该方法可以包括：将编程电压施加到被选择的字线，并且将第一通过电压施加到与被选择的字线相邻的字线；将被选择的字线的电位减小到第一电平；允许被选择的字线浮置；以及在被选择的字线浮置的同时，通过将比第一通过电压低设定电压的第二通过电压施加到相邻字线，来减小相邻字线的电位，其中基于与相邻字线的耦合，浮置的被选择的字线的电位被设置为比第一电平低的预备电平。

本公开的一个实施例可以提供一种操作存储器设备的方法。该方法可以包括：将第一通过电压施加到多个字线；将多个字线中的被选择的字线的电位减小到第一电平；允许被选择的字线浮置；以及在被选择的字线浮置的同时，通过将比第一通过电压低设定电压的第二通过电压施加到多个字线中的、与被选择的字线相邻的字线，来减小相邻的字线的电位，其中基于与相邻的字线的耦合，浮置的被选择的字线的电位被设置为比第一电平低的预备电平。

本公开的一个实施例可以提供一种操作存储器设备的方法。该方法可以包括：将第一读取电压施加到被选择的字线，并且将第一通过电压施加到与被选择的字线相邻的字线；允许被选择的字线浮置，并且通过将比第一通过电压高的第二通过电压施加到相邻的字线，来将浮置的被选择的字线的电位增大到比第一读取电压高的第一预备电平；以及将比第一读取电压高的第二读取电压施加到被选择的字线。

本公开的一个实施例可以提供一种装置。该装置可以包括：存储区域，被配置成存储指令，以及至少一个处理器，被配置成执行指令以控制编程操作中包括的验证操作，其中至少一个处理器被配置成：控制验证操作以允许多个字线中的被选择的字线浮置，并且在被选择的字线浮置的同时，减小与被选择的字线相邻的字线的电位，以基于与相邻的字线的耦合，将被选择的字线的电位减小到预备电平。

本公开的一个实施例可以提供一种装置。该装置可以包括：存储区域，被配置成存储指令，以及至少一个处理器，被配置成执行指令以控制读取操作，其中至少一个处理器被配置成：控制读取操作以允多个字线中的被选择的字线浮置，并且在被选择的字线浮置的同时，减小与被选择的字线相邻的字线的电位，以基于与相邻的字线的耦合，将被选择的字线的电位减小到预备电平。

附图说明

图1是图示根据本公开的一个实施例的存储器系统的图。

图2是图示图1的存储器设备的图。

图3是图示图2的存储器块的图。

图4是图示具有3D结构的存储器块的示例的图。

图5是图示操作根据本公开的一个实施例的存储器设备的方法的流程图。

图6是用于说明操作根据本公开的一个实施例的存储器设备的方法的信号波形图。

图7是图示操作根据本公开的一个实施例的存储器设备的方法的流程图。

图8是用于说明操作根据本公开的一个实施例的存储器设备的方法的信号波形图。

图9是图示操作根据本公开的一个实施例的存储器设备的方法的流程图。

图10是用于说明操作根据本公开的一个实施例的存储器设备的方法的信号波形图。

图11是图示操作根据本公开的一个实施例的存储器设备的方法的流程图。

图12是用于说明操作根据本公开的一个实施例的存储器设备的方法的信号波形图。

图13是图示存储器系统的一个实施例的图。

图14是图示存储器系统的一个实施例的图。

图15是图示存储器系统的一个实施例的图。

图16是图示存储器系统的一个实施例的图。

具体实施方式

本说明书或申请中介绍的、本公开的实施例中的具体的结构描述或功能描述被例示，以描述根据本公开的构思的实施例。根据本公开的构思的实施例可以以各种形式被实践，并且不应当被解释为限于说明书或申请中描述的实施例。

下面将参考附图更全面地描述本公开的各种实施例，在附图中示出了本公开的优选实施例，以便本领域技术人员能够实践本公开的技术精神。

图1是图示根据本公开的一个实施例的存储器系统的图。

参考图1，存储器系统1000可以包括存储数据的存储器设备1100、以及在主机2000的控制下控制存储器设备1100的存储器控制器1200。

主机2000能够使用接口协议与存储器系统1000通信，例如，接口协议诸如是外围组件互连快速(PCI-E)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)。此外，主机2000与存储器系统1000之间的接口协议不限于上述示例，并且可以是各种接口协议之一，例如，接口协议诸如是通用串行总线(USB)、多媒体卡(MMC)、增强型小型磁盘接口(ESDI)、以及电子集成驱动器(IDE)。

存储器控制器1200可以控制存储器系统1000的整体操作，并且可以控制主机2000与存储器设备1100之间的数据交换。例如，存储器控制器1200可以响应于从主机2000接收的请求通过控制存储器设备1100来编程或读取数据。在编程操作期间，存储器控制器1200可以将与编程操作相对应的命令CMD、地址ADD和要被编程的数据DATA传送到存储器设备1100。此外，在读取操作期间，存储器控制器1200可以接收从存储器设备1100读取的数据DATA，并且可以临时存储数据DATA，并且可以将临时存储的数据DATA传送到主机2000。

存储器设备1100可以在存储器控制器1200的控制下执行编程操作(即，存储)、读取操作或擦除操作。

在一个实施例中，存储器设备1100可以包括例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)SDRAM、Rambus DRAM(RDRAM)或闪存。

图2是图示图1的存储器设备的图。

参考图2，存储器设备1100可以包括在其中存储数据的存储器单元阵列100。存储器设备1100可以包括外围电路200，外围电路200被配置成执行用于在存储器单元阵列100中存储数据的编程操作、用于输出所存储的数据的读取操作、以及用于擦除所存储的数据的擦除操作。存储器设备1100可以包括控制逻辑300，控制逻辑300在存储器控制器的控制下(例如，在图1的存储器控制器1200的控制下)控制外围电路200。

存储器单元阵列100可以包括多个存储器块MB1至MBk 110(其中k是正整数)。局部线LL和位线BL1至BLm(其中m是正整数)可以耦合到存储器块MB1至MBk 110中的每个存储器块。例如，局部线LL可以包括第一选择线、第二选择线，以及布置在第一选择线与第二选择线之间的多个字线。此外，局部线LL可以包括布置在第一选择线与字线之间以及第二选择线与字线之间的虚设线。在此，第一选择线可以是源极选择线，并且第二选择线可以是漏极选择线。例如，局部线LL可以包括字线、漏极选择线和源极选择线、以及源极线SL。例如，局部线LL还可以包括虚设线。例如，局部线LL还可以包括管道线。局部线LL可以耦合到存储器块MB1至MBk 110中的每个存储器块，并且位线BL1至BLm可以共同耦合到存储器块MB1至MBk110。存储器块MB1至MBk 110可以各自以二维(2D)或三维(3D)的结构被实现。例如，具有2D结构的存储器块110中的存储器单元可以被水平地布置在衬底上。例如，具有3D结构的存储器块110中的存储器单元可以被竖直地堆叠在衬底上。

外围电路200可以在控制逻辑300的控制下对被选择的存储器块110执行编程操作、读取操作和擦除操作。例如，外围电路200可以包括电压生成电路210、行解码器220、页缓冲器组230、列解码器240、输入/输出电路250、通过/失败检查电路260、以及源极线驱动器270。

响应于操作信号OP_CMD，电压生成电路210可以生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。此外，响应于操作信号OP_CMD，电压生成电路210可以选择性地对局部线LL放电。例如，电压生成电路210可以在控制逻辑300的控制下生成各种电压，诸如编程电压、验证电压、读取电压、通过电压、以及多个设定电压。

响应于行解码器控制信号AD_signals，行解码器220可以将操作电压Vop传输到与被选择的存储器块110耦合的局部线LL。例如，在编程操作中包括的编程电压施加操作期间，响应于行解码器控制信号AD_signals，行解码器220可以将由电压生成电路210生成的编程电压施加到局部线LL中的被选择的字线，以便在被选择的存储器单元中存储电荷，并且行解码器220可以将由电压生成电路210生成的通过电压施加到未被选择的字线。所施加的通过电压允许未被选择的字线的存储器单元中的电荷从其中被放电。此外，在编程操作中包括的验证操作(该验证操作确定被选择的字线中的存储器单元是否已经完成编程)期间，响应于行解码器控制信号AD_signals，行解码器220可以将由电压生成电路210生成的多个验证电压顺序地施加到局部线LL中的被选择的字线，并且行解码器220可以将由电压生成电路210生成的通过电压施加到未被选择的字线。典型的编程验证操作将目标阈值电压存储在与每个数据线(例如，位线BL1至BLm)耦合的页缓冲器中，并且将斜坡电压施加到正在被验证的存储器单元的控制栅极。当斜坡电压达到存储器单元已经被编程到的阈值电压时，存储器单元接通，并且诸如通过/失败检查电路260的感测电路装置可以检测耦合到存储器单元的位线上的电流。如果电流检测时的斜坡电压大于或等于目标阈值电压，则进一步的编程被禁止。此外，在读取操作期间，响应于行解码器控制信号AD_signals，行解码器220可以将由电压生成电路210生成的多个读取电压顺序地施加到局部线LL中的被选择的字线，并且行解码器220可以将由电压生成电路210生成的通过电压施加到未被选择的字线。

页缓冲器组230可以包括耦合到位线BL1至BLm的多个页缓冲器PB1至PBm 231。页缓冲器PB1至PBm 231可以响应于页缓冲器控制信号PBSIGNALS而操作。例如，在编程操作期间，页缓冲器PB1至PBm 231可以临时存储要被编程的数据，并且可以基于临时存储的要被编程的数据来调整位线BL1至BLm的电位电平。此外，在读取操作或编程验证操作期间，页缓冲器PB1至PBm 231可以感测位线BL1至BLm的电压或电流。

响应于列地址CADD，列解码器240可以在输入/输出电路250与页缓冲器组230之间传输数据。例如，列解码器240可以通过数据线DL与页缓冲器PB1至PBm 231交换数据，或者可以通过列线CL与输入/输出电路250交换数据。

输入/输出电路250可以将从存储器控制器(例如，图1的1200)接收的命令CMD和地址ADD传送到控制逻辑300，或者可以与列解码器240交换数据DATA。

在读取操作或编程验证操作期间，通过/失败检查电路260可以响应于使能位VRY_BIT<#>而生成基准电流，并且可以将从页缓冲器组接收的感测电压VPB与由基准电流生成的基准电压进行比较，并且然后输出通过信号PASS或失败信号FAIL。感测电压VPB可以是基于被确定已经通过编程验证操作的存储器单元的数目而被控制的电压。

源极线驱动器270可以通过源极线SL耦合到存储器单元阵列100中包括的存储器单元，并且可以控制要被施加到源极线SL的电压。源极线驱动器270可以从控制逻辑300接收源极线控制信号CTRL_SL，并且可以响应于源极线控制信号CTRL_SL来控制要被施加到源极线SL的电压。

响应于命令CMD和地址ADD，控制逻辑300可以通过输出操作信号OP_CMD、行解码器控制信号AD_signals、页缓冲器控制信号PBSIGNALS、以及使能位VRY_BIT<#>来控制外围电路200。

在编程操作中包括的验证操作期间，控制逻辑300可以控制电压生成电路210和行解码器220，以便通过在被选择的字线被允许浮置的状态中减小与被选择的字线相邻的字线的电位电平，来将被选择的字线的电位(或以其他方式被认为是电压值)设置为预备电平，并且随后验证电压被施加到被选择的字线。如本文所使用的，与被选择的字线相邻的字线不仅指代被选择的字线的任一侧上的最近相邻字线，而且还可以包括被选择的字线的任一侧上的次最近相邻字线，并且还可以指代被选择的字线的任一侧上的次最近相邻字线外的字线。

此外，在验证操作或读取操作期间，控制逻辑300可以控制电压生成电路210和行解码器220，以便顺序地增大的多个验证电压或读取电压被施加到被选择的字线，并且控制逻辑300还可以控制电压生成电路210和行解码器220，以便通过在被选择的字线被允许浮置的状态中增大要被施加到与被选择的字线相邻的未被选择的字线的通过电压，来增大被选择的字线的电位。

为了在验证操作或读取操作期间减小或增大(例如，快速地减小或增大)被选择的字线的电位电平，根据本公开的实施例的上述存储器设备可以通过允许被选择的字线浮置并且随后减小或增大与被选择的字线相邻的字线的电位，来将被选择的字线的电位调整到预备电平，并且可以通过将验证电压或读取电压施加到被选择的字线，来将被选择的字线的电位调整到目标电平。根据本公开的一个实施例，减小或增大与被选择的字线相邻的(多个)字线的电位的该操作允许本文公开的存储器设备比现有存储器设备更快地操作(即，至少编程、读取和/或擦除)，同时保持即使在功率供应被中断时也能够保持存储在其中的数据所期望的稳定特性。

图3是图示图2的存储器块的图。

参考图3，在第一选择线与第二选择线之间彼此平行布置的多个字线可以耦合到存储器块110。在此，第一选择线可以是源极选择线SSL，并且第二选择线可以是漏极选择线DSL。详细地，存储器块110可以包括耦合在位线BL1至BLm与源极线SL之间的多个串ST。位线BL1至BLm可以分别耦合到串ST，并且源极线SL可以共同耦合到串ST。串ST可以被相同地配置，并且因此将以示例的方式详细描述耦合到第一位线BL1的串ST。

串ST可以包括源极选择晶体管SST、多个存储器单元F1至F16、以及漏极选择晶体管DST，它们彼此串联耦合在源极线SL与第一位线BL1之间。单个串ST可以包括至少一个源极选择晶体管SST和至少一个漏极选择晶体管DST，并且串ST中可以包括比图中所示的存储器单元F1至F16更多的存储器单元。

源极选择晶体管SST的源极可以耦合到源极线SL，并且漏极选择晶体管DST的漏极可以耦合到第一位线BL1。存储器单元F1至F16可以串联耦合在源极选择晶体管SST与漏极选择晶体管DST之间。不同串ST中包括的源极选择晶体管SST的栅极可以耦合到源极选择线SSL，不同串ST中包括的漏极选择晶体管DST的栅极可以耦合到漏极选择线DSL，并且存储器单元F1至F16的栅极可以分别耦合到多个字线WL1至WL16。不同串ST中包括的存储器单元中的、耦合到相同字线的存储器单元的组可以被称为“物理页(PPG)”。因此，存储器块110可以包括与字线WL1至WL16的数目相同的数目的物理页PPG。

图4是图示具有3D结构的存储器块的示例的图。

参考图4，存储器单元阵列100可以包括多个存储器块MB1至MBk 110。每个存储器块110可以包括多个串ST11至ST1m和ST21至ST2m(在图4中被示出为与图3中所示的PPG类似的、存储器单元MC1至MCn的线性扩展组)。在一个实施例中，串ST11至ST1m和ST21至ST2m中的每个串可以以‘I’形或‘U’形被形成。在第一存储器块MB1中，可以在行方向(例如，X方向)上布置m个串。尽管在图4中，两个串被图示为被布置在列方向(例如，Y方向)上，但是该实施例仅是一个实施例的说明，并且在其他实施例中，可以在列方向(例如，Y方向)上布置三个或更多个串。

串ST11至ST1m和ST21至ST2m中的每个串可以包括至少一个源极选择晶体管SST、第一存储器单元至第n存储器单元MC1至MCn、以及至少一个漏极选择晶体管DST。

每个串的源极选择晶体管SST可以耦合在源极线SL与存储器单元MC1至MCn之间。布置在相同行中的串的源极选择晶体管可以耦合到相同的源极选择线。布置在第一行中的串ST11至ST1m的源极选择晶体管可以耦合到第一源极选择线SSL1。布置在第二行中的串ST21至ST2m的源极选择晶体管可以耦合到第二源极选择线SSL2。在其他实施例中，串ST11至ST1m和ST21至ST2m的源极选择晶体管可以共同耦合到单个源极选择线。

每个串中的第一存储器单元至第n存储器单元MC1至MCn可以串联耦合在源极选择晶体管SST与漏极选择晶体管DST之间。第一存储器单元至第n存储器单元MC1至MCn的栅极可以分别耦合到第一字线至第n字线WL1至WLn。

在一个实施例中，第一存储器单元至第n存储器单元MC1至MCn中的至少一个存储器单元可以被用作虚设存储器单元。当提供了虚设存储器单元时，可以稳定地控制对应的串的电压或电流。因此，可以改进存储器块110中存储的数据的可靠性。

每个串的漏极选择晶体管DST可以耦合在对应的位线与存储器单元MC1至MCn之间。布置在行方向上的串的漏极选择晶体管DST可以耦合到沿着行方向延伸的漏极选择线。第一行中的串ST11至ST1m的漏极选择晶体管DST可以耦合到第一漏极选择线DSL1。第二行中的串ST21至ST2m的漏极选择晶体管DST可以耦合到第二漏极选择线DSL2。

图5是图示操作根据本公开的一个实施例的存储器设备的方法的流程图。

图6是用于说明操作根据本公开的一个实施例的存储器设备的方法的信号波形图。

将参考图2至图6描述操作根据本公开的一个实施例的存储器设备的方法。

在本公开的实施例中，下面将描述存储器设备的编程操作。

在步骤S510处，编程电压Vpgm可以被施加到被选择的字线Sel WL。例如，电压生成电路210可以生成并输出第一通过电压Vpass1，并且行解码器220可以将第一通过电压Vpass1施加到被选择的存储器块(例如，MB1)的字线WL1至WLn。随后，电压生成电路210可以生成并输出编程电压Vpgm，并且行解码器220可以将编程电压Vpgm施加到被选择的存储器块MB1的被选择的字线Sel WL(例如，WL2)。在此，第一通过电压Vpass1被施加到字线WL1至WLn中的未被选择的字线WL1和WL3至WLn。

在步骤S520处，在被选择的字线Sel WL的电位已经减小到第一电平V1之后，允许被选择的字线Sel WL浮置。例如，行解码器220可以将被选择的字线Sel WL的电位减小到第一电平V1。例如，第一电平V1可以是接地电平。随后，行解码器220可以控制被选择的字线Sel WL浮置。

在步骤S530处，可以通过将与被选择的字线Sel WL相邻的字线Adj WLs的电位减小到第二通过电压Vpass2的电平，来将浮置的被选择的字线Sel WL的电位减小到预备电平Vpre。相邻字线Adj WLs可以包括在源极线SL的方向上与被选择的字线Sel WL相邻的字线、以及在位线BL1至BLm的方向上与被选择的字线Sel WL相邻的字线。例如，电压生成电路210可以生成并输出比第一通过电压Vpass1低设定电压ΔV的第二通过电压Vpass2，并且行解码器220可以将第二通过电压Vpass2施加到包括相邻字线Adj WLs的未被选择的字线。随着相邻字线Adj WLs的电位从第一通过电压Vpass1的电位减小到第二通过电压Vpass2的电位，由于与相邻字线Adj WLs的耦合(例如，通过被选择的字线Sel WL与相邻字线Adj WLs之间的电容性耦合)，被选择的字线Sel WL的电位可以减小到比第一电平V1低的预备电平Vpre。

在步骤S540处，具有目标电平的第一验证电压Vverify1可以被施加到被选择的字线Sel WL。例如，第一验证电压Vverify1可以是负电压(即，比第一电平V1或第二验证电压Vverify2低的电压)。例如，电压生成电路210可以生成并输出第一验证电压Vverify1，并且行解码器220可以将第一验证电压Vverify1施加到被选择的字线Sel WL。被选择的字线SelWL的电位可以在上述步骤S530处被调整到预备电平Vpre，并且然后可以被调整(例如，容易且快速地调整)到第一验证电压Vverify1的电平，该第一验证电压Vverify1的电平是目标电平。

在第一验证电压Vverify1在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第一验证电压Vverify1相对应的针对编程状态的验证操作。

在步骤S550处，第二验证电压Vverify2和第三验证电压Vverify3可以被顺序地施加到被选择的字线Sel WL。在第二验证电压Vverify2在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第二验证电压Vverify2相对应的针对编程状态的验证操作。此外，在第三验证电压Vverify3在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第三验证电压Vverify3相对应的针对编程状态的验证操作。

图7是图示操作根据本公开的一个实施例的存储器设备的方法的流程图。

图8是用于说明操作根据本公开的一个实施例的存储器设备的方法的信号波形图。

下面将参考图2至图4、图7和图8描述操作根据本公开的一个实施例的存储器设备的方法。

在本公开的一个实施例中，下面将描述存储器设备的编程操作。

在步骤S710处，编程电压Vpgm可以被施加到被选择的字线Sel WL。例如，电压生成电路210可以生成并输出第一通过电压Vpass1，并且行解码器220可以将第一通过电压Vpass1施加到被选择的存储器块(例如，MB1)的字线WL1至WLn。随后，电压生成电路210可以生成并输出编程电压Vpgm，并且行解码器220可以将编程电压Vpgm施加到被选择的存储器块MB1的被选择的字线Sel WL(例如，WL2)。在此，第一通过电压Vpass1被施加到字线WL1至WLn中的未被选择的字线WL1和WL3至WLn。

在步骤S720处，被选择的字线Sel WL的电位可以被减小到第一电平V1，并且与被选择的字线Sel WL相邻的字线Adj WLs的电位可以被增大到第二电平V2。第二电平V2高于第一通过电压Vpass1的电位。相邻字线Adj WLs可以包括在源极线SL的方向上与被选择的字线Sel WL相邻的字线、以及在位线BL1至BLm的方向上与被选择的字线Sel WL相邻的字线。例如，行解码器220可以将被选择的字线Sel WL的电位减小到第一电平V1。例如，第一电平V1可以是接地电平。电压生成电路210可以生成并输出具有第二电平V2的电压，并且行解码器220可以将具有第二电平V2的电压施加到相邻字线Adj WLs。在此，第一通过电压Vpass1可以被连续施加到其余的未被选择的字线。

在步骤S730处，可以允许被选择的字线Sel WL浮置，并且可以将第二通过电压Vpass2施加到相邻字线Adj WLs，并且因此被选择的字线Sel WL的电位可以减小。因此，浮置的被选择的字线Sel WL的电位可以减小到比第一电平V1低的预备电平Vpre。

例如，行解码器220可以控制被选择的字线Sel WL浮置。随后，电压生成电路210可以生成并输出比第一电平V1低设定电压ΔV的第二通过电压Vpass2，并且行解码器220可以将第二通过电压Vpass2施加到包括相邻字线Adj WLs的未被选择的字线。随着相邻字线AdjWLs的电位从第一电平V1减小到第二通过电压Vpass2的电位，由于与相邻字线Adj WLs的耦合，被选择的字线Sel WL的电位可以减小到比第一电平V1低的预备电平Vpre。

在步骤S740处，具有目标电平的第一验证电压Vverify1可以被施加到被选择的字线Sel WL。例如，第一验证电压Vverify1可以是负电压(即，比第一电平V1或第二验证电压Vverify2低的电压)。例如，电压生成电路210可以生成并输出第一验证电压Vverify1，并且行解码器220可以将第一验证电压Vverify1施加到被选择的字线Sel WL。被选择的字线SelWL的电位可以在上述步骤S730处被调整到预备电平Vpre，并且然后可以被调整(例如，容易且快速地调整)到第一验证电压Vverify1的电平，该第一验证电压Vverify1的电平是目标电平。

在第一验证电压Vverify1在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第一验证电压Vverify1相对应的针对编程状态的验证操作。

在步骤S750处，第二验证电压Vverify2和第三验证电压Vverify3可以被顺序地施加到被选择的字线Sel WL。在第二验证电压Vverify2在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第二验证电压Vverify2相对应的针对编程状态的验证操作。此外，在第三验证电压Vverify3在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第三验证电压Vverify3相对应的针对编程状态的验证操作。

图9是图示操作根据本公开的一个实施例的存储器设备的方法的流程图。

图10是用于说明操作根据本公开的一个实施例的存储器设备的方法的信号波形图。

下面将参考图2至图4、图9和图10描述操作根据本公开的一个实施例的存储器设备的方法。

在本公开的一个实施例中，下面将描述存储器设备的读取操作。

在步骤S910处，第一通过电压可以被施加到被选择的存储器块(例如，MB1)的多个字线WL1至WLn。例如，电压生成电路210可以生成并输出第一通过电压Vpass1，并且行解码器220可以将第一通过电压Vpass1施加到被选择的存储器块(例如，MB1)的字线WL1至WLn。

在步骤S920处，被选择的字线Sel WL的电位可以被减小到第一电平V1，在此之后，可以允许被选择的字线Sel WL浮置。例如，行解码器220可以将被选择的字线Sel WL的电位电平放电到第一电平V1，该第一电平V1是接地电平，在此之后可以允许被选择的字线SelWL浮置。

在步骤S930处，可以通过将比第一通过电压Vpass1低设定电压ΔV的第二通过电压Vpass2施加到与被选择的字线Sel WL相邻的字线Adj WLs，来减小被选择的字线Sel WL的电位。因此，浮置的被选择的字线Sel WL的电位可以减小到比第一电平V1低的预备电平Vpre。相邻字线Adj WLs可以包括在源极线SL的方向上与被选择的字线Sel WL相邻的字线、以及在位线BL1至BLm的方向上与被选择的字线Sel WL相邻的字线。

例如，电压生成电路210可以生成并输出比第一通过电压Vpass1低设定电压ΔV的第二通过电压Vpass2，并且行解码器220可以将第二通过电压Vpass2施加到包括相邻字线Adj WLs的未被选择的字线。随着相邻字线Adj WLs的电位从第一通过电压Vpass1的电位减小到第二通过电压Vpass2的电位，由于与相邻字线Adj WLs的耦合，被选择的字线Sel WL的电位可以减小到比第一电平V1低的预备电平Vpre。

在步骤S940处，具有目标电平的第一读取电压Vread1可以被施加到被选择的字线Sel WL。例如，第一读取电压Vread1可以是负电压(即，比第一电平V1或第二读取电压Vread2低的电压)。例如，电压生成电路210可以生成并输出第一读取电压Vread1，并且行解码器220可以将第一读取电压Vread1施加到被选择的字线Sel WL。被选择的字线Sel WL可以在步骤S930处被调整到预备电平Vpre，并且然后可以被调整(例如，容易且快速地调整)到第一读取电压Vread1的电平，该第一读取电压Vread1的电平是目标电平。

在第一读取电压Vread1在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第一读取电压Vread1相对应的数据读取操作。

在步骤S950处，第二读取电压Vread2和第三读取电压Vread3可以被顺序地施加到被选择的字线Sel WL。在第二读取电压Vread2在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第二读取电压Vread2相对应的读取操作。此外，在第三读取电压Vread3在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第三读取电压Vread3相对应的读取操作。

图11是图示操作根据本公开的一个实施例的存储器设备的方法的流程图。

图12是用于说明操作根据本公开的一个实施例的存储器设备的方法的信号波形图。

将参考图2至图4、图11和图12描述操作根据本公开的一个实施例的存储器设备的方法。

在本公开的一个实施例中，下面将描述存储器设备的读取操作。

在步骤S1110处，第一读取电压Vread1可以被施加到被选择的字线Sel WL，并且第一通过电压Vpass1可以被施加到包括相邻字线Adj WLs的未被选择的字线WL1至WLn。相邻字线Adj WLs可以包括在源极线SL的方向上与被选择的字线Sel WL相邻的字线、以及在位线BL1至BLm的方向上与被选择的字线Sel WL相邻的字线。

在第一读取电压Vread1在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第一读取电压Vread1相对应的数据读取操作。

在步骤S1120处，可以允许被选择的字线Sel WL浮置，并且随后，比第一通过电压Vpass1高设定电压ΔV11的第二通过电压Vpass2可以被施加到相邻字线Adj WLs。因此，浮置的被选择的字线Sel WL的电位增大到比第一读取电压Vread1的电位高的第一预备电平Vpre1。

例如，电压生成电路210可以生成并输出比第一通过电压Vpass1高设定电压ΔV11的第二通过电压Vpass2，并且行解码器220可以将第二通过电压Vpass2施加到相邻字线AdjWLs。随着相邻字线Adj WLs的电位从第一通过电压Vpass1的电位增大到第二通过电压Vpass2的电位，由于与相邻字线Adj WLs的耦合，被选择的字线Sel WL的电位可以增大到比第一读取电压Vread1的电位高的第一预备电平Vpre1。

在此，第一通过电压Vpass1或第二通过电压Vpass2可以被施加到除了相邻字线Adj WLs之外的其余的未被选择的字线。

在步骤S1130处，第二读取电压Vread2可以被施加到被选择的字线Sel WL。例如，电压生成电路210可以生成并输出比第一读取电压Vread1高的第二读取电压Vread2，并且行解码器220可以将第二读取电压Vread2施加到被选择的字线Sel WL。由于被选择的字线Sel WL的电位从比第一读取电压Vread1的电位高的第一预备电平Vpre1增大到第二读取电压Vread2的电位，因此被选择的字线Sel WL的电位可以增大(例如，快速地增大)到目标电平。

在第二读取电压Vread2在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第二读取电压Vread2相对应的数据读取操作。

在步骤S1140处，可以允许被选择的字线Sel WL浮置，并且随后，比第二通过电压Vpass2高设定电压ΔV12的第三通过电压Vpass3可以被施加到相邻字线Adj WLs。因此，浮置的被选择的字线Sel WL的电位可以增大到比第二读取电压Vread2的电位高的第二预备电平Vpre2。

例如，电压生成电路210可以生成并输出比第二通过电压Vpass2高设定电压ΔV12的第三通过电压Vpass3，并且行解码器220可以将第三通过电压Vpass3施加到相邻字线AdjWLs。随着相邻字线Adj WLs的电位从第二通过电压Vpass2的电位增大到第三通过电压Vpass3的电位，由于与相邻字线Adj WLs的耦合，被选择的字线Sel WL的电位可以增大到比第二读取电压Vread2的电位高的第二预备电平Vpre2。

在此，第一通过电压Vpass1或第三通过电压Vpass3可以被施加到除了相邻字线Adj WLs之外的其余的未被选择的字线。

在步骤S1150处，第三读取电压Vread3可以被施加到被选择的字线Sel WL。例如，电压生成电路210可以生成并输出比第二读取电压Vread2高的第三读取电压Vread3，并且行解码器220可以将第三读取电压Vread3施加到被选择的字线Sel WL。由于被选择的字线Sel WL的电位从比第二读取电压Vread2的电位高的第二预备电平Vpre2增大到第三读取电压Vread3的电位，因此被选择的字线Sel WL的电位可以增大(例如，快速地增大)到目标电平。

在第三读取电压Vread3在其中被施加到被选择的字线Sel WL的状态中，页缓冲器组230可以通过感测位线BL1至BLm的电位电平或电流量，来执行与第三读取电压Vread3相对应的数据读取操作。

在本公开的上述实施例中，虽然已经进行了描述，使得在步骤S1120和S1140处相邻字线Adj WLs的电位已经增大了设定电压ΔV11和ΔV12，但是在步骤S1120和S1140处，本公开可以将相邻字线Adj WLs的电位增大不同的电压。

在本公开的上述实施例中，虽然已经以示例的方式描述了读取操作，但是它可以以相同的方式被应用于编程操作中包括的验证操作。

图13是图示存储器系统的一个实施例的图。

参考图13，存储器系统30000可以被实现为例如蜂窝电话、智能电话、平板PC、个人数字助理(PDA)、或无线通信设备。存储器系统30000可以包括存储器设备1100和能够控制存储器设备1100的操作的存储器控制器1200。在处理器3100的控制下，存储器控制器1200可以控制存储器设备1100的数据访问操作，例如编程操作、擦除操作或读取操作。

在存储器控制器1200的控制下，被编程到存储器设备1100的数据可以经由显示器3200被输出。

无线电收发器3300可以通过天线ANT交换无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号转换成可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号，并且可以将经处理的信号传送到存储器控制器1200或显示器3200。存储器控制器1200可以将由处理器3100处理的信号编程到存储器设备1100。此外，无线电收发器3300可以将从处理器3100输出的信号转换成无线电信号，并且通过天线ANT将无线电信号输出到外部设备。输入设备3400可以被用来输入用于控制处理器3100的操作的控制信号或要由处理器3100处理的数据。输入设备3400可以被实现为指点设备(诸如触摸板或计算机鼠标)、小键盘或键盘。处理器3100可以控制显示器3200的操作，以便经由显示器3200输出从存储器控制器1200输出的数据、从无线电收发器3300输出的数据、或从输入设备3400输出的数据。

在一个实施例中，能够控制存储器设备1100的操作的存储器控制器1200可以被实现为处理器3100的一部分或者被实现为与处理器3100分开提供的芯片。此外，存储器控制器1200可以通过图1中图示的存储器控制器1200的示例来被实现，并且存储器设备1100可以通过图2中图示的存储器设备1100的示例来被实现。

图14是图示存储器系统的一个实施例的图。

参考图14，存储器系统40000可以被实施在例如个人计算机、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、或MP4播放器中。

存储器系统40000可以包括存储器设备1100和存储器控制器1200，存储器控制器1200能够控制存储器设备1100的数据处理操作。

处理器4100可以根据通过输入设备4200输入的数据，经由显示器4300来输出存储器设备1100中存储的数据。例如，输入设备4200可以被实现为指点设备(诸如触摸板或计算机鼠标)、小键盘或键盘。

处理器4100可以控制存储器系统40000的整体操作，并且可以控制存储器控制器1200的操作。在一个实施例中，能够控制存储器设备1100的操作的存储器控制器1200可以被实现为处理器4100的一部分或者被实现为与处理器4100分开提供的芯片。此外，存储器控制器1200可以通过图1中图示的存储器控制器1200的示例来被实现，并且存储器设备1100可以通过图2中图示的存储器设备1100的示例来被实现。

图15是图示存储器系统的一个实施例的图。

参考图15，存储器系统50000可以被实现为图像处理设备，例如数码相机、设置有数码相机的移动电话、设置有数码相机的智能电话、或设置有数码相机的平板PC。

存储器系统50000可以包括存储器设备1100和存储器控制器1200，存储器控制器1200能够控制存储器设备1100的数据处理操作，例如，编程操作、擦除操作或读取操作。

存储器系统50000的图像传感器5200可以将光学图像转换为数字信号，并且经转换的数字信号可以被传送到处理器5100或存储器控制器1200。在处理器5100的控制下，经转换的数字信号可以经由显示器5300被输出，或者可以通过存储器控制器1200被存储在存储器设备1100中。此外，在处理器5100或存储器控制器1200的控制下，存储器设备1100中存储的数据可以经由显示器5300被输出。

在一个实施例中，能够控制存储器设备1100的操作的存储器控制器1200可以被实现为处理器5100的一部分或者被实现为与处理器5100分开提供的芯片。此外，存储器控制器1200可以通过图1中图示的存储器控制器1200的示例来被实现，并且存储器设备1100可以通过图2中图示的存储器设备1100的示例来被实现。

图16是图示存储器系统的一个实施例的图。

参考图16，存储器系统70000可以被实现为存储器卡或智能卡。存储器系统70000可以包括存储器设备1100、存储器控制器1200和卡接口7100。

存储器控制器1200可以控制存储器设备1100与卡接口7100之间的数据交换。在一个实施例中，卡接口7100可以是但不限于安全数字(SD)卡接口或多媒体卡(MMC)接口。此外，存储器控制器1200可以通过图1中图示的存储器控制器1200的示例来被实现，并且存储器设备1100可以通过图2中图示的存储器设备1100的示例来被实现。

此外，根据主机60000的协议，卡接口7100可以在主机60000与存储器控制器1200之间进行数据交换。在一个实施例中，卡接口7100可以支持通用串行总线(USB)协议以及芯片间(IC)-USB协议。在此，卡接口7100可以指代能够支持由主机60000使用的协议的硬件、安装在硬件中的软件、或由硬件执行的信号传输方法。

当存储器系统70000耦合到主机60000(诸如PC、平板PC、数码相机、数字音频播放器、移动电话、控制台视频游戏硬件、或数字机顶盒)的主机接口6200时，在微处理器6100的控制下，主机接口6200可以通过卡接口7100和存储器控制器1200执行与存储器设备1100的数据通信。

本公开可以使用被选择的字线和与其相邻的字线之间的耦合现象来调整被选择的字线的电位，并且随后将被选择的字线的电位调整到目标电位，从而将被选择的字线的电位调整(例如，快速地调整)到与目标电平相对应的电位。

在以上讨论的实施例中，所有步骤可以被选择性地执行或跳过。另外，每个实施例中的步骤可以不总是顺序地被执行，并且可以随机地被执行。此外，本说明书和附图中公开的实施例旨在帮助本领域普通技术人员更清楚地理解本公开，而不是旨在限制本公开的范围。换言之，本公开所属领域的普通技术人员将能够容易地理解，基于本公开的技术范围，各种修改是可能的。

本文描述的方法、过程和/或操作可以由要由计算机、处理器、控制器或其他信号处理设备(诸如(上面描述的)存储器控制器1200)执行的代码或指令执行。计算机、处理器、控制器或其他信号处理设备可以是本文描述的计算机、处理器、控制器或其他信号处理设备、或者除了本文描述的元件之外的元件。因为形成方法(或计算机、处理器、控制器或其他信号处理设备的操作)的基础的算法被详细描述，因此用于实现方法实施例的操作的代码或指令可以将计算机、处理器、控制器或其他信号处理设备转换为用于执行本文的方法的专用处理器。

当至少部分地以软件被实现时，控制器、处理器、设备、模块、单元、多路复用器、生成器、逻辑、接口、解码器、驱动器、生成器和其他信号生成和信号处理特征(诸如(上面描述的)存储器控制器1200)可以包括例如存储器或其他存储设备，以用于存储例如要由计算机、处理器、微处理器、控制器或其他信号处理设备执行的代码或指令。