一种基于1T1R阵列的完备非易失布尔逻辑电路及其控制方法

技术领域

本发明属于微电子器件技术领域，更具体地，涉及一种基于1T1R阵列的完备非易失布尔逻辑电路及其控制方法。

背景技术

现代计算机主要基于冯·诺依曼体系结构。在这种体系结构中，数据从存储单元中获数据，传输到计算单元，计算完成后再将数据传输到要存储单元。如今，处理器和存储器的运行速度均已达到了相当高的水平，连接这两部分的总线传输成为了速度进一步提高的瓶颈，频繁的数据传输占据了数据处理过程中大部分的时间和功耗。大数据时代的到来，计算机面临着更多计算密集型的任务，加剧了这一瓶颈问题的严重性，限制了现代计算机的发展，将其称为存储墙。存内计算是一种非常有潜力的解决方法。与人脑相类似，存内计算旨在实现存储与计算在同个物理结构中共存，可以大幅度减少能耗和时钟周期，实现并行运算，研发和应用空间巨大。

忆阻器作为一种新型的非易失存储器件，因其在撤电后仍能保持电阻状态这一特性，成为存内计算架构的有力候选器件。基于忆阻器的逻辑实现主要分为三类，第一类实现方法中输入和输出均以忆阻器的阻态的形式表示，这类方案有利于进行逻辑联级但使用的器件数较多，并且随着计算复杂度的增加所使用的器件数与操作复杂度都在增加；第二类实现方法中输入以电压形式加在忆阻器两端，输出以阻态形式表示，这类方案所使用的器件数大大减少，操作步数也较少，但逻辑联级必须引入数模转换的过程，需要复杂的外围电路作支撑；第三类实现方法中，输入分别为忆阻器一端所加电压和忆阻器的初始阻值，输出以忆阻器阻态形式表示，这类方法所用器件数少，操作步数较少，逻辑联级容易，但这类逻辑计算为破坏式且为串行式计算，不利于保护输入信息的完整性、提高计算的并行性。目前大多数方案是基于单纯忆阻器组成的阵列演示的，这种结构虽然具备面积小、集成度高的优势，但极易产生漏电问题，导致计算错误或者计算不成功，不利于实现大规模数据的并行处理，同时，绝大多数方案需要额外加一个读步骤，将电阻状态的计算结果转化为与传统数字电路保持一致的数字信号，以实现异构计算系统的构建。因此，有必要提出一种电路拓扑结构固定的、逻辑完备的实现方案，在使用尽可能少的操作步数的同时，易实现逻辑联级且不破坏输入数据的完整性，增加数据计算的并行性，减少漏电出现的概率增加计算准确率，输出不仅以非易失的电阻状态保存下来，还能在尽量节省资源的前提下得到数字域的计算结果。

发明内容

针对现有技术的以上缺陷或改进需求，本发明提供了一种基于1T1R阵列的完备非易失布尔逻辑电路及其控制方法，用以解决现有技术无法以少的操作步数和固定电路拓扑结构提高非易失布尔逻辑运算效率的技术问题。

为了实现上述目的，本发明提供了一种基于1T1R阵列的完备非易失布尔逻辑运算电路，用于对输入的逻辑值P和/或输入的逻辑值Q进行逻辑运算；

上述逻辑电路包括：控制单元、忆阻器M

忆阻器M

控制单元用于在进行逻辑运算时，通过位线BL

其中，当逻辑电路执行与逻辑值Q有关的操作时，控制单元还用于在进行逻辑运算之前，将忆阻器M

V

电压C的取值由逻辑运算类型和逻辑值Q、P决定，电压D的取值由逻辑运算类型、逻辑值P以及电压C决定。

进一步优选地，V

进一步优选地，上述忆阻器M

进一步优选地，当逻辑运算的类型为真逻辑运算时，电压C取值为V

当逻辑运算的类型为假逻辑运算时，电压C取值为0V，电压D取值为0V；

当逻辑运算的类型为P逻辑运算时：若逻辑值P为1，则电压C取值为V

当逻辑运算的类型为Q逻辑运算时：若逻辑值Q为1，则电压C取值为V

当逻辑运算的类型为非P逻辑运算时：若逻辑值P为1，则电压C取值为0V，此时，电压D取值为0V；若逻辑值P为0，则电压C取值为V

当逻辑运算的类型为非Q逻辑运算时：若逻辑值Q为1，则电压C取值为V

当逻辑运算的类型为与逻辑运算时：若选择表达式Q？P:0的逻辑运算结果为1，则电压C取值为V

当逻辑运算的类型为与非逻辑运算时：若选择表达式

当逻辑运算的类型为或逻辑运算时：在选择表达式Q？1:P的逻辑运算结果为1的情况下，电压C取值为V

当逻辑运算的类型为或非逻辑运算时：若选择表达式

当逻辑运算的类型为实质蕴涵逻辑运算时：在选择表达式

当逻辑运算的类型为负实质蕴涵逻辑运算时：若选择表达式Q？0:P的逻辑运算结果为1，则电压C取值为V

当逻辑运算的类型为反实质蕴涵逻辑运算时：若选择表达式Q？P:1的逻辑运算结果为1，则电压C取值为V

当逻辑运算的类型为反负实质蕴涵逻辑运算时：若选择表达式

当逻辑运算的类型为异或逻辑运算时：在选择表达式

当逻辑运算的类型为同或逻辑运算时：在选择表达式

其中，V

进一步优选地，V

进一步优选地，电阻的阻值大小介于忆阻器M

进一步优选地，上述完备非易失布尔逻辑电路还包括：读取电路；其中，读取电路包括：与电阻的第一端相连的传输门电路，以及与传输门电路的输出端相连的比较器，用于读取忆阻器M

第二方面，本发明提供了一种完备非易失布尔逻辑电路的控制方法，应用于本发明第一方面所提供的完备非易失布尔逻辑电路中的控制单元，包括以下步骤：

S1、将忆阻器M

S2、判断当前操作是否为与逻辑值Q有关的操作，若是，则将忆阻器M

S3、通过位线BL

其中，V

电压C的取值由逻辑运算类型和逻辑值Q、P决定，电压D的取值由逻辑运算类型、逻辑值P以及电压C决定。

进一步优选地，当逻辑运算的类型为真逻辑运算时，电压C取值为V

当逻辑运算的类型为假逻辑运算时，电压C取值为0V，电压D取值为0V；

当逻辑运算的类型为P逻辑运算时：若逻辑值P为1，则电压C取值为V

当逻辑运算的类型为Q逻辑运算时：若逻辑值Q为1，则电压C取值为V

当逻辑运算的类型为非P逻辑运算时：若逻辑值P为1，则电压C取值为0V，此时，电压D取值为0V；若逻辑值P为0，则电压C取值为V

当逻辑运算的类型为非Q逻辑运算时：若逻辑值Q为1，则电压C取值为V

当逻辑运算的类型为与逻辑运算时：若选择表达式Q？P:0的逻辑运算结果为1，则电压C取值为V

当逻辑运算的类型为与非逻辑运算时：若选择表达式

当逻辑运算的类型为或逻辑运算时：在选择表达式Q？1:P的逻辑运算结果为1的情况下，电压C取值为V

当逻辑运算的类型为或非逻辑运算时：若选择表达式

当逻辑运算的类型为实质蕴涵逻辑运算时：在选择表达式

当逻辑运算的类型为负实质蕴涵逻辑运算时：若选择表达式Q？0:P的逻辑运算结果为1，则电压C取值为V

当逻辑运算的类型为反实质蕴涵逻辑运算时：若选择表达式Q？P:1的逻辑运算结果为1，则电压C取值为V

当逻辑运算的类型为反负实质蕴涵逻辑运算时：若选择表达式

当逻辑运算的类型为异或逻辑运算时：在选择表达式

当逻辑运算的类型为同或逻辑运算时：在选择表达式

其中，V

第三方面，本发明提供了一种基于上述完备非易失布尔逻辑电路的逐位逻辑级联方法，包括：

将按照第二方面所述控制方法操作所得的前一步逻辑运算结果作为新的输入逻辑值Q，重新按照第二方面所述的控制方法进行操作，从而实现逐位逻辑级联。

第四方面，本发明提出了一种完备非易失布尔逻辑并行运算电路，包括多个本发明第一方面所提供的完备非易失布尔逻辑运算电路；

各完备非易失布尔逻辑运算电路的忆阻器M

总体而言，通过本发明所构思的以上技术方案，能够取得以下有益效果：

1、本发明提供了一种基于1T1R阵列的完备非易失布尔逻辑运算电路，用于对输入的逻辑值P和/或逻辑值Q进行逻辑运算；该逻辑电路主要由忆阻器、晶体管和电阻构成，忆阻器M

2、本发明所提供的完备非易失布尔逻辑运算电路，当需要得到实时输出结果时，不需要增加传统方案的读步骤，通过开启传输门开关，可以实现采样定值电阻上的电流，与固定参考电压值进行比较，即可同步得到数字域的计算结果，有利于实现数模混合系统的搭建。

3、本发明所提供的完备非易失布尔逻辑运算电路，在逻辑计算的操作过程中，忆阻器M

4、本发明提供了一种基于上述完备非易失布尔逻辑电路的逐位逻辑级联方法，可以将前一步逻辑计算得到的结果直接作为后一步逻辑操作的输入，逻辑级联简单易行，有助于实现更加复杂的逻辑功能。

5、本发明提供了一种完备非易失布尔逻辑并行运算电路，包括多个上述完备非易失布尔逻辑运算电路，各完备非易失布尔逻辑运算电路的忆阻器M

附图说明

图1为本发明提供的基于1T1R阵列的完备非易失布尔逻辑运算电路的结构示意图；

图2为本发明提供完备非易失布尔逻辑运算电路中所用的基于忆阻器的1T1R结构示意图及其I-V特性100次循环测试图；其中，(a)为1T1R结构示意图；(b)为1T1R结构的I-V特性100次循环测试图；

图3为本发明提供的带读取电路的完备非易失布尔逻辑运算电路的结构示意图；

图4为本发明提供的完备非易失布尔逻辑并行运算电路示意图；

图5为本发明提供的四位输入按位异或逻辑计算的仿真结果以及WL和SL端根据输入所配置的电压关系；

图6为本发明提供的每一行作为保存输出结果的忆阻器M

图7为本发明提供的每一行输出忆阻器M

图8为本发明提供的以高低电平形式输出的数字域计算结果示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

为了实现上述目的，第一方面，如图1所示，本发明提供了一种基于1T1R阵列的完备非易失布尔逻辑运算电路，用于对输入的逻辑值P和/或输入的逻辑值Q进行逻辑运算；

上述逻辑电路包括：控制单元、忆阻器M

忆阻器M

控制单元用于在进行逻辑运算时，通过位线BL

其中，当逻辑电路执行与逻辑值Q有关的操作时，控制单元还用于在进行逻辑运算之前，将忆阻器M

需要说明的是，逻辑操作过程中采用的激励信号均为电压脉冲信号；为满足逻辑运算要求，V

电压C的取值由逻辑运算类型和逻辑值Q、P决定，电压D的取值由逻辑运算类型、逻辑值P以及电压C决定。

以在0.18工艺节点下的NMOS晶体管为例，如图2所示为上述完备非易失布尔逻辑运算电路中所用的基于忆阻器的1T1R结构示意图及其I-V特性100次循环测试图；其中，图(a)为1T1R结构示意图；图(b)为1T1R结构的I-V特性100次循环测试图。

具体的，当在晶体管的栅极施加2.5V，源极和衬底接GND，忆阻器的正极施加正向电压，忆阻器的阻值被设置到低阻态；当在晶体管的栅极施加3.3V的电压，在忆阻器的正极施加负向电压V

优选地，本发明提出的逻辑电路，忆阻器件的开关比在[10，500]区间，大开关比可以使得忆阻器的低阻态、高阻态和定值电阻R的阻值能够明显区分，有利于基于分压关系完成逻辑计算。

进一步地，电阻的阻值大小介于忆阻器M

进一步地，在一种可选实施方式下，如图3所示，上述完备非易失布尔逻辑电路还包括：读取电路；其中，读取电路包括：与电阻的第一端相连的传输门电路，以及与传输门电路的输出端相连的比较器，用于读取忆阻器M

本发明提供一种基于忆阻器的完备非易失布尔逻辑实现方法，只需2步操作完成16种逻辑计算，且满足易实现逻辑联级并在计算过程中保护输入信息的完整性的要求，具体地，如表1所示：

当逻辑运算的类型为真逻辑运算(TRUE)时，无论P、Q何种输入，WL端输入的电压C为固定电压V

当逻辑运算的类型为假逻辑运算(FALSE)时，无论P、Q何种输入，WL输入的电压C为固定电压0V，SL端输入的电压D为固定电压0V，忆阻器M

当逻辑运算的类型为P逻辑运算(COPYP)时，以选择表达式P的结果选择V

当逻辑运算的类型为Q逻辑运算(COPY Q)时：以选择表达式Q的结果选择V

当逻辑运算的类型为非P逻辑运算(NOT P)时：以选择表达式

当逻辑运算的类型为非Q逻辑运算(NOT Q)时：以选择表达式Q的结果选择V

当逻辑运算的类型为与逻辑运算(AND)时：以选择表达式Q？P:0的结果选择V

当逻辑运算的类型为与非逻辑运算(NAND)时：以选择表达式

当逻辑运算的类型为或逻辑运算(OR)时：以选择表达式Q？1:P的结果选择V

当逻辑运算的类型为或非逻辑运算(NOR)时：以选择表达式

当逻辑运算的类型为实质蕴涵逻辑运算(IMP)时：以选择表达式

当逻辑运算的类型为负实质蕴涵逻辑运算(NIMP)时：以选择表达式Q？0:P的结果选择V

当逻辑运算的类型为反实质蕴涵逻辑运算(RIMP)时：以选择表达式Q？P:1的结果选择V

当逻辑运算的类型为反负实质蕴涵逻辑运算(RNIMP)时：以选择表达式

当逻辑运算的类型为异或逻辑运算(XOR)时：以选择表达式

当逻辑运算的类型为同或逻辑运算(XNOR)时：以选择表达式

其中，V

表1

第二方面，本发明提供了一种完备非易失布尔逻辑电路的控制方法，应用于本发明第一方面所提供的完备非易失布尔逻辑电路中的控制单元，包括以下步骤：

S1、将忆阻器M

S2、判断当前操作是否为与逻辑值Q有关的操作，若是，则将忆阻器M

S3、通过位线BL

其中，V

电压C的取值由逻辑运算类型和逻辑值Q、P决定，电压D的取值由逻辑运算类型、逻辑值P以及电压C决定。

相关技术方案同本发明第一方面所提供的完备非易失布尔逻辑运算电路，这里不做赘述。

综上，本发明提供的由忆阻器、晶体管、定值电阻和可配置的比较器组成的逻辑电路，通过在控制端配置不同的操作电压，两步操作实现了16种完备逻辑计算，并同步得到数字域的计算结果。本发明的目的在于提供一种基于忆阻器(1T1R阵列)的完备非易失布尔逻辑电路及其控制方法，在使用尽可能少的操作步数和固定电路拓扑结构的同时，提高计算并行度及效率，增加计算可靠性，减少忆阻器阵列中漏电带来的计算错误，计算方案易实现逻辑联级并在计算过程中保护输入信息的完整性。因此本方案可作为一种通用逻辑实现方法。

第三方面，本发明提供了一种基于上述完备非易失布尔逻辑电路的逐位逻辑级联方法，包括：

将按照第二方面所述控制方法操作所得的前一步逻辑运算结果作为新的输入逻辑值Q，重新按照第二方面所述的控制方法进行操作，从而实现逐位逻辑级联。

相关技术方案同本发明完备非易失布尔逻辑电路的控制方法，这里不做赘述。

第四方面，本发明提出了一种完备非易失布尔逻辑并行运算电路，包括多个本发明第一方面所提供的完备非易失布尔逻辑运算电路；

各完备非易失布尔逻辑运算电路的忆阻器M

具体地，如图4所示为基于图1所示的完备非易失布尔逻辑运算电路的完备非易失布尔逻辑并行运算电路示意图，图中显示了4条WL与2根BL交叉结构。

为了进一步说明本发明所提供的完备非易失布尔逻辑并行运算电路，在一种可选实施例下，选用与CMOS工艺兼容的氧化铪忆阻器的Vset进行均值统计，得到V

进一步地，如图6所示为每一行作为保存输出结果的忆阻器M

当输入P＝0，Q＝0时，M

当输入P＝0，Q＝1时，M

当输入P＝1，Q＝0时，M

当输入P＝1，Q＝1时，M

类似地，其它基本的布尔逻辑功能也可以按照上述方法来实现。

综上所述，本发明公开了一种基于1T1R阵列的完备非易失布尔逻辑电路，该逻辑电路由两个忆阻器、两个增强型NMOS晶体管、一个定值电阻、传输门开关和比较器组成，在逻辑算法上充分利用了1T1R结构中晶体管的开关特性，通过动态的对该电路的字线和源线上的控制引脚进行配置，将逻辑迭代步骤控制到两步，在逻辑操作时选择开启传输门开关可以实现采样定值电阻上的电流，与固定参考电压值进行比较而得到数字域的输出结果，基于16种激励配置方案和有限的电源幅值种类来实现可重构的16种布尔逻辑功能；其中，忆阻器的正极与位线(BL

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。