分栅存储器阵列及其操作方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种分栅存储器阵列及其操作方法。

背景技术

随着电子产品的快速普及，闪存flash作为当今的主流存储载体得到迅速的推广普及，其技术也得到了迅速的发展。非挥发性存储器(NVM)技术，从存储介质上可以将非挥发性存储器技术分为浮栅技术(floating gate)以及SONOS技术(Silicon-Oxide-Nitride-Oxide-Silicon)，从结构上可以将非挥发性存储器技术分未单栅技术(1-Transistor)、分栅技术(split gate)、双栅技术(2-Transistor)等。Flash由于其具有长寿命，非易失性，低价格，以及易于编程、擦除的优点已被越来越广泛的应用于各种嵌入式电子产品如金融IC卡、汽车电子等应用。提高存储集成密度有利于节省芯片面积、降低制造成本。

目前，随着主流工艺技术的发展，以及人们对Flash器件迫切要求，基于分栅结构的分栅Flash受到人们的广泛关注，相比于传统Flash，分栅快闪存储器作为闪存的一种，由于具有高效的编程速度以及完全避免过擦除的能力，无论是在单体还是在嵌入式产品方面都得到了人们更多的关注，目前，分栅快闪存储器已被广泛地应用于个人电脑、数码器材、移动终端、智能卡等产品。这种新颖的分栅Flash在可靠性、无过擦除等方面表现优越，而且由于结构紧凑，同样的芯片面积能集成更多的存储单元，因而对容量的提升也有较佳的优化效果。

然而，由于目前信息时代数据量剧增，对存储器结构的进一步优化实现更高的容量始终是行业的追求。

发明内容

本发明解决的技术问题是提供一种分栅存储器阵列及其操作方法，有效缩减了存储单元的面积。

为解决上述问题，本发明提供一种分栅存储器阵列，包括：若干存储单元组，若干所述存储单元组分别沿第一方向和第二方向分布，以形成置于同一阱区中的存储阵列，所述第一方向与所述第二方向垂直；其中，每个所述存储单元组包括沿所述第二方向排布连接的第一存储单元和第二存储单元，所述第一存储单元包括以分栅结构构成的第一存储管和第一选择管，所述第二存储单元包括以分栅结构构成的第二存储管和第二选择管，所述第一选择管和所述第二选择管共接且位于所述第一存储管和所述第二存储管之间，所述第一选择管和所述第二选择管共用源极以使的所述第一存储单元和所述第二存储单元共用源极；沿所述第一方向，位于同一行的多个所述第一存储管的栅极相连，并以一条存储栅字线WLSna接出；位于同一行的多个所述第二存储管的栅极相连，并以一条存储栅字线WLSnb接出；位于同一行的多个所述第一选择管的栅极相连，位于同一行的多个所述第二选择管的栅极相连，且每个所述存储单元组中所述第一选择管和所述第二选择管的栅极相连，并以一条选择栅字线WLn接出；以及位于同一行的多个所述存储单元组中的所述源极相连接出，并同时与一条源线SL相连；沿所述第二方向，位于同一列的多个所述第一存储管和多个所述第二存储管的漏极相连，并以一条位线BLn接出。

可选的，所述存储单元组中，所述第一存储管的沟道和所述第二存储管的沟道沿水平方向；所述第一选择管的沟道和所述第二选择管的沟道沿垂直方向。

可选的，所述第一存储管包括：SONOS存储管；所述第二存储管包括：SONOS存储管。

可选的，所述第一选择管为包括堆叠的栅氧化层和多晶硅栅极层的MOS管器件；所述第二选择管为包括堆叠的栅氧化层和多晶硅栅极层的MOS管器件。

相应的，本发明技术方案中还提出了一种基于上述所述的分栅存储器阵列结构的操作方法，所述存储阵列在进行数据的擦除和写入时采用行操作方式，即位于同一行的目标存储单元同时进行数据的擦除和写入。

可选的，对所述存储阵列进行数据擦除时，对选中的目标存储单元所在的行对应的存储栅字线WLSna或存储栅字线WLSnb施加负电压Vneg；所述存储阵列中的本次非选中的存储单元中的存储栅字线WLSna和存储栅字线WLSnb均施加正电压Vpos；对所述存储阵列中的所有选择栅字线WLn均施加正电压Vpos；对所述存储阵列中的源线SL设置为浮空状态；对所述存储阵列中的所有位线BLn施加正电压Vpos。

可选的，对所述存储阵列进行数据写入时，对选中的目标存储单元所在的行对应的存储栅字线WLSna或存储栅字线WLSnb施加正电压Vpos；对所述存储阵列中的本次非选中的存储单元中的存储栅字线WLSna和存储栅字线WLSnb均施加负电压Vneg；对所述存储阵列中的所有选择栅字线WLn均施加负电压Vneg；对所述存储阵列中的源线SL设置为浮空状态；当在对所选中的目标存储单元中写入数据“1”时，对选中的目标存储单元所在的行对应的位线BLn施加负电压Vneg；当在对所选中的目标存储单元中写入数据“0”时，对选中的目标存储单元所在的行对应的位线BLn施加正电压Vp0。

可选的，对所述存储阵列在进行数据读取时，对选中的目标存储单元对应的选择栅字线WLn施加大于选择管开启电压的正电压Vpwr；对选中的目标存储单元相邻且选择管共接的另一个存储单元的存储栅字线WLSna或存储栅字线WLSnb施加负电压Vneg1，且电压Vneg1低于所述另一个存储单元的阈值电压Vte；对选中的目标存储单元对应的位线BLn施加正电压Vpos1；对所述存储阵列中的其余端均接地Vgnd。

可选的，在对所述存储阵列进行数据的擦除、写入以及读取时，对所述阱区施加对应的不同电压值。

可选的，当对选中的目标存储单元进行擦除操作时，对所述阱区施加的电压为正电压Vpos；当对选中的目标存储单元进行写入操作时，对所述阱区施加的电压为负电压Vneg；当对选中的目标存储单元进行读取操作时，对所述阱区进行接地Vgnd。

与现有技术相比，本发明的技术方案具有以下优点：

在本发明技术方案的分栅存储器阵列中，若干所述存储单元组分别沿第一方向和第二方向分布形成置于阱区中的存储阵列，而各所述存储单元组均包括两组以分栅结构形成的选择管和存储管，由于选择管与存储管之间采用分栅结构，相邻的选择管栅极共接，减少了外接孔的数量，在同一工艺结点下，所述分栅存储器阵列有效缩减了存储单元的面积；另外位于同一列的多个所述第一存储管和多个所述第二存储管的漏极相连，并以一条位线接出，能够进一步有效缩减了存储单元的面积。

进一步，所述存储单元组中，所述第一存储管的沟道和所述第二存储管的沟道沿水平方向；所述第一选择管的沟道和所述第二选择管的沟道沿垂直方向，节省了水平方向的面积；且所述第一选择管和第二选择管栅极共接，节省了外接孔的数量，进一步缩减了存储单元的面积。

附图说明

图1是本发明实施例中分栅存储器阵列的局部结构示意图；

图2是图1中存储单元组的结构示意图；

图3至图8是本发明实施例中分栅存储器阵列进行擦除、写入及读取时的操作方法局部电位示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。

图1是本发明实施例中分栅存储器阵列的局部结构示意图；图2是图1中存储单元组的结构示意图。

请参考图1和图2，一种分栅存储器阵列，包括：若干存储单元组100，若干所述存储单元组100分别沿第一方向X和第二方向Y分布，以形成置于同一阱区101中的存储阵列，所述第一方向X与所述第二方向Y垂直；其中，每个所述存储单元组100包括沿所述第二方向排布连接的第一存储单元A1和第二存储单元B1(或者还可以是图1示出的A2和B2、C1和D2、C2和D2)，所述第一存储单元A1包括以分栅结构构成的第一存储管102和第一选择管103，所述第二存储单元B1包括以分栅结构构成的第二存储管104和第二选择管105，所述第一选择管103和所述第二选择管105共接且位于所述第一存储管102和所述第二存储管104之间，所述第一选择管103和所述第二选择管105共用源极以使的所述第一存储单元A1和所述第二存储单元B1共用源极；沿所述第一方向X，位于同一行的多个所述第一存储管102的栅极相连，并以一条存储栅字线WLSna接出(图1具体示出了WLS1a和WLS2a)；位于同一行的多个所述第二存储管104的栅极相连，并以一条存储栅字线WLSnb(图1具体示出了WLS1b和WLS2b)接出；位于同一行的多个所述第一选择管103的栅极相连，位于同一行的多个所述第二选择管105的栅极相连，且每个所述存储单元组中所述第一选择管103和所述第二选择管105的栅极相连，并以一条选择栅字线WLn(图1具体示出了WL1和WL2)接出；以及位于同一行的多个所述存储单元组100中的所述源极相连接出，并同时与一条源线SL相连；沿所述第二方向Y，位于同一列的多个所述第一存储管102和多个第二存储管104的漏极相连，并以一条位线BLn1(图1具体示出了BL1和BL2)接出。

在本实施例中，若干所述存储单元组分别沿第一方向X和第二方向Y分布形成置于阱区101中的存储阵列，而各所述存储单元组100均包括两组以分栅结构形成的选择管和存储管，由于选择管与存储管之间采用分栅结构，相邻的选择管栅极共接，减少了外接孔的数量，在同一工艺结点下，所述分栅存储器阵列有效缩减了存储单元的面积；另外位于同一列的多个所述第一存储管102和多个所述第二存储管104的漏极相连，并以一条位线接出，能够进一步有效缩减了存储单元的面积。

在本实施例中，所述存储单元组100中，所述第一存储管102的沟道和所述第二存储管104的沟道沿水平方向；所述第一选择管103的沟道和所述第二选择管105的沟道沿垂直方向，节省了水平方向的面积；且所述第一选择管103和第二选择管105栅极共接，节省了外接孔的数量，进一步缩减了存储单元的面积。

在本实施例中，所述第一存储管102采用SONOS存储管；所述第二存储管104采用SONOS存储管。

在本实施例中，所述第一选择管103为包括堆叠的栅氧化层和多晶硅栅极层的MOS管器件；所述第二选择管103为包括堆叠的栅氧化层和多晶硅栅极层的MOS管器件。

图3至图8是本发明实施例中分栅存储器阵列进行擦除、写入及读取时的操作方法局部电位示意图。

相应的，本发明实施例中还提供一种基于上述所述的分栅存储器阵列结构的操作方法，所述存储阵列在进行数据的擦除和写入时采用行操作方式，即位于同一行的目标存储单元同时进行数据的擦除和写入。

当对所述存储阵列进行数据擦除时，对选中的目标存储单元所在的行对应的存储栅字线WLSna或存储栅字线WLSnb施加负电压Vneg；所述存储阵列中的本次非选中的存储单元中的存储栅字线WLSna和存储栅字线WLSnb均施加正电压Vpos；对所述存储阵列中的所有选择栅字线WLn均施加正电压Vpos；对所述存储阵列中的源线SL设置为浮空状态；对所述存储阵列中的所有位线BLn施加正电压Vpos。

当对所述存储阵列进行数据写入时，对选中的目标存储单元所在的行对应的存储栅字线WLSna或存储栅字线WLSnb施加正电压Vpos；对所述存储阵列中的本次非选中的存储单元中的存储栅字线WLSna和存储栅字线WLSnb均施加负电压Vneg；对所述存储阵列中的所有选择栅字线WLn均施加负电压Vneg；对所述存储阵列中的源线SL设置为浮空状态；当在对所选中的目标存储单元中写入数据“1”时，对选中的目标存储单元所在的行对应的位线BLn施加负电压Vneg；当在对所选中的目标存储单元中写入数据“0”时，对选中的目标存储单元所在的行对应的位线BLn施加正电压Vp0。

当对所述存储阵列在进行数据读取时，对选中的目标存储单元对应的选择栅字线WLn施加大于选择管开启电压的正电压Vpwr；对选中的目标存储单元相邻且选择管共接的另一个存储单元的存储栅字线WLSna或存储栅字线WLSnb施加负电压Vneg1，且电压Vneg1低于所述另一个存储单元的阈值电压Vte；对选中的目标存储单元对应的位线BLn施加正电压Vpos1；对所述存储阵列中的其余端均接地Vgnd。

在对所述存储阵列进行数据的擦除、写入以及读取时，对所述阱区101施加对应的不同电压值；当对选中的目标存储单元进行擦除操作时，对所述阱区101施加的电压为正电压Vpos；当对选中的目标存储单元进行写入操作时，对所述阱区101施加的电压为负电压Vneg；当对选中的目标存储单元进行读取操作时，对所述阱区101进行接地Vgnd。

在一个具体实施例中，针对本发明实施例中提供的存储阵列，其进行数据的读取、擦除和写入所施加的电压的表格具体如表1所示。

表1

由表1可知，在表1中“Erase”表示对存储单元Cell进行数据的擦除操作，“Program”表示对存储单元Cell进行数据的写入操作，“Read”表示对存储单元Cell进行数据的读取操作；“Vwl”代表对存储单元Cell的选择栅字线WLn所施加的电压值；“Vwls”代表对存储单元Cell的存储栅字线WLSna或存储栅字线WLSnb所施加的电压值；“Vbl”代表对存储单元Cell的位线BLn所施加的电压值；“Vsl”代表对存储单元Cell的源线SL所施加的电压值；“Vpw”代表对存储单元Cell的阱区施加的电压值。

对照表1并参考图3和图4，在一个具体实施例中，对所述存储阵列进行数据擦除时，对选中的所述第一存储单元A1、A2所在的行所对应的存储栅字线WLS1a施加负电压Vneg；所述存储阵列中的本次非选中的所述第一存储单元和所述第二存储单元B1～D2所在的行的存储栅字线WLS1a、WLS2a和存储栅字线WLS1b、WLS2b均施加正电压Vpos；对所述存储阵列中的所有选择栅字线WL1、WL2均施加正电压Vpos；对所述存储阵列中的源线SL设置为浮空状态(Float)；对所述存储阵列中的所有位线BL1、BL2施加正电压Vpos；对所述阱区101施加的电压为正电压Vpos。

对照表1并参考图5和图6，在一个具体实施例中，所述存储阵列进行数据写入时，对选中的所述第一存储单元A1、A2所在的行所对应的存储栅字线WLS1a施加正电压Vpos；对所述存储阵列中的本次非选中的所述第一存储单元和所述第二存储单元B1～D2所在的行的存储栅字线WLS1a、WLS2a和存储栅字线WLS1b、WLS2b均施加负电压Vneg；对所述存储阵列中的所有选择栅字线WL1、WL2均施加负电压Vneg；对将所述存储阵列中的源线SL设置为浮空状态(Float)；当在对所选中的所述第一存储单元A1中写入数据“1”时，对选中的所述第一存储单元A1所在的行对应的位线BL1施加负电压Vneg；当在对所选中的所述第一存储单元A2中写入数据“0”时，对选中的所述第一存储单元A2所在的行对应的位线BL2施加正电压Vp0；对所述阱区101施加的电压为负电压Vneg。

对照表1并参考图7和图8，在一个具体实施例中，所述存储阵列在进行数据读取时，对选中的所述第一存储单元A1对应的的选择栅字线WL1施加大于所述第一选择管103开启电压的正电压Vpwr；对选中的第一存储单元A1相邻且选择管共接的第二存储单元B1的存储栅字线WLS1b施加负电压Vneg1，且电压Vneg1低于所述第二存储单元B1的阈值电压Vte；对选中的所述第一存储单元A1对应的位线BL1施加正电压Vpos1；对所述存储阵列中的其余端均接地Vgnd。

需要说明的是，在本实施例中，所述电压Vneg、Vneg1、Vgnd、Vpos1、Vp0、Vpwr和Vpos的关系可以为Vneg

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。