非易失性存储器件及其操作方法

相关申请的交叉引用

本申请基于2023年1月3日在韩国知识产权局提交的韩国专利申请No.10-2023-0000903并且要求其优先权，该韩国专利申请的公开内容通过引用整体地并入本文。

技术领域

本发明构思涉及非易失性存储器件，更具体地，涉及能够调整预脉冲恢复(prepulse recovery)操作的非易失性存储器件以及该非易失性存储器件的操作方法。

背景技术

使用半导体芯片的系统广泛地使用动态随机存取存储器(DRAM)作为系统的工作存储器或主存储器，并且使用存储器件作为存储介质，以便存储由系统中的主机使用的数据或指令和/或执行计算操作。存储器件包括非易失性存储器。随着存储器件的容量增加，堆叠在非易失性存储器的衬底上的存储单元和字线的数目也已增加，并且存储单元中存储的数据位数也已增加。为了改进存储器的存储容量和集成度，已经研究了以三维(3D)结构堆叠存储单元的非易失性存储器件，诸如3D NAND闪存器件。

在读取操作的情况下，发生由于字线引起的沟道升压，从而发生热载流子注入。为了防止这一点，可以执行用于使连接到字线、串选择线和接地选择线中的每一者的晶体管接通的预脉冲操作。然而，因为预脉冲操作消耗时间和电力，所以有必要在预脉冲操作之后执行预脉冲恢复操作，以返回到预脉冲操作之前的状态。

发明内容

发明构思提供了能够调整预脉冲恢复操作的非易失性存储器件以及该非易失性存储器件的操作方法。

根据发明构思的一些方面，提供了一种非易失性存储器件的操作方法，所述非易失性存储器件包括连接到多条字线、多条串选择线和多条接地选择线的多个单元串，所述操作方法包括：接收读取命令；响应于所述读取命令，在字线设置时段期间将所述多条接地选择线当中的多条未选接地选择线的电压从关断电压增大到接通电压；对多条选定接地选择线当中与第一工艺特性相对应的第一选定接地选择线施加第一电压，直到所述字线设置时段内的第一时间；在所述字线设置时段内的所述第一时间之后，对所述第一选定接地选择线施加第二电压；对所述多条选定接地选择线当中与第二工艺特性相对应的第二选定接地选择线施加所述第一电压，直到所述字线设置时段内早于所述第一时间的第二时间；以及在所述字线设置时段内的所述第二时间之后，对所述第二选定接地选择线施加所述第二电压。

根据发明构思的一些方面，提供了一种非易失性存储器件的操作方法，所述非易失性存储器件包括连接在多条位线与多条公共源极线之间的多个单元串，所述操作方法包括：接收读取命令；响应于所述读取命令，在字线设置时段期间将多条未选接地选择线的电压从关断电压增大到接通电压；通过对多条选定接地选择线施加第一电压直到所述字线设置时段内的第一时间，来将所述多条选定接地选择线的电压增大到预脉冲电压；以及在所述第一时间之后通过均等地控制电压梯度，将所述多条选定接地选择线的所述电压减小到所述关断电压。

根据发明构思的一些方面，提供了一种非易失性存储器件，所述非易失性存储器件包括：存储单元阵列，所述存储单元阵列包括连接到多条字线、多条串选择线和多条接地选择线的多个单元串；以及控制电路，所述控制电路被配置为控制所述存储单元阵列，使得：在字线设置时段期间所述多条接地选择线当中的多条未选接地选择线的电压从关断电压增大到接通电压；响应于所述读取命令，第一电压被施加到多条选定接地选择线当中与第一工艺特性相对应的第一选定接地选择线直到所述字线设置时段内的第一时间，在所述字线设置时段内的所述第一时间之后第二电压被施加到所述第一选定接地选择线，所述第一电压被施加到所述多条选定接地选择线当中与第二工艺特性相对应的第二选定接地选择线直到所述字线设置时段内早于所述第一时间的第二时间，并且在所述字线设置时段内的所述第二时间之后所述第二电压被施加到所述第二选定接地选择线。

根据发明构思的一些方面，提供了一种非易失性存储器件的操作方法，所述非易失性存储器件包括连接到多条字线、多条串选择线和多条接地选择线的多个单元串，所述操作方法包括：接收读取命令；响应于所述读取命令，在字线设置时段期间将所述多条接地选择线当中的多条未选接地选择线的电压从关断电压增大到接通电压；在所述字线设置时段内的第一预脉冲设置时段期间，对多条选定接地选择线当中与第一工艺特性相对应的第一选定接地选择线施加第一电压；在所述字线设置时段内的所述第一预脉冲设置时段之后的第一预脉冲恢复时段期间，对所述第一选定接地选择线施加比所述第一电压低的第二电压；在所述字线设置时段内比所述第一预脉冲设置时段短的第二预脉冲设置时段期间，对所述多条选定接地选择线当中与第二工艺特性相对应的第二选定接地选择线施加所述第一电压；以及在所述字线设置时段内的所述第二预脉冲设置时段之后，在比所述第一预脉冲恢复时段长的第二预脉冲恢复时段期间对所述第二选定接地选择线施加所述第二电压。

附图说明

根据以下结合附图进行的详细描述，将更清楚地理解示例实施例，在附图中：

图1是图示了根据示例实施例的存储系统的框图；

图2是图示了根据示例实施例的存储器件的框图；

图3是用于描述根据一些示例实施例的存储器件的图；

图4是图示了根据一些示例实施例的存储块的立体图；

图5是图4的存储块的等效电路图；

图6是图示了根据一些示例实施例的单元串的结构的图；

图7是图示了根据一些示例实施例的接地选择晶体管的阈值电压的图；

图8A和图8B是图示了根据一些示例实施例的单元串的结构的图；

图9是图示了根据一些示例实施例的单元串的电压电平的图；

图10A和图10B是用于描述根据一些示例实施例的预脉冲恢复操作的图；

图11是用于描述根据一些示例实施例的预脉冲恢复操作的图；

图12是用于描述根据一些示例实施例的单元串结构的图；

图13是用于描述根据一些示例实施例的预脉冲恢复操作的图；

图14是用于描述根据一些示例实施例的预脉冲恢复操作的图；

图15是图示了根据一些示例实施例的非易失性存储器件的操作方法的流程图；

图16是图示了根据一些示例实施例的非易失性存储器件的操作方法的流程图；以及

图17是图示了根据示例实施例的包括非易失性存储器件的系统的框图。

具体实施方式

在下文中，将参考附图描述各种示例实施例。

图1是图示了根据示例实施例的存储系统的框图。

参考图1，存储系统100可以包括存储控制器110和存储器件120。在一些示例实施例中，图示了存储系统100中包括的多个概念硬件部件；然而，本发明构思不限于此，并且还可以在其中包括其他部件。存储控制器110可以响应于来自主机的写入请求来控制存储器件120将数据写入到存储器件120中，或者可以响应于来自主机的读取请求来控制存储器件120读取存储器件120中存储的数据。

在一些示例实施例中，存储系统100可以是嵌入在电子装置中的内部存储器。例如，存储系统100可以是嵌入式通用闪存(UFS)存储器件、嵌入式多媒体卡(eMMC)或固态硬盘(SSD)。在一些示例实施例中，存储系统100可以是能够从电子装置拆卸的外部存储器。例如，存储系统100可以包括UFS存储卡、紧凑闪存(CF)、安全数字(SD)、微型安全数字(Micro-SD)、迷你安全数字(Mini-SD)、极限数字(xD)和记忆棒中的至少一者。

存储器件120可以在存储控制器110的控制下执行擦除操作、编程操作或读取操作。通过输入/输出线，存储器件120可以从存储控制器110接收命令CMD和地址ADDR，并且可以向存储控制器110发送用于编程操作或读取操作的数据/从存储控制器110接收用于编程操作或读取操作的数据。另外，存储器件120可以通过控制线来接收控制信号CTRL。存储器件120可以包括存储单元阵列123和控制电路124。

存储单元阵列123可以包括多个存储块，并且多个存储块中的每一个存储块可以包括多个存储单元；例如，多个存储单元可以是闪存单元。在下文中，将通过以多个存储单元是NAND闪存单元的情况为例来详细地描述一些示例实施例。存储单元阵列123可以包括包含多个单元串的三维(3D)存储单元阵列，将参考图3至图5对此进行详细的描述。

如图4所图示的，存储单元阵列123中的存储块可以包括相对于衬底沿垂直方向堆叠的第一存储堆叠STCK1和第二存储堆叠STCK2。

图1的控制电路124可以根据来自存储控制器110的读取命令，来对3D存储单元阵列123中包括的存储单元当中的选定存储单元执行读取操作。

控制电路124可以根据来自存储控制器110的读取命令来控制存储器件120的读取操作。在读取操作中，出于诸如防止或减少存储器件120的读取错误的原因，可以对接地选择线、串选择线、字线和/或类似线执行预脉冲操作。在本文中，预脉冲操作可以是指这样的操作，其对字线、串选择线、接地选择线和/或类似线施加用于使晶体管接通的电压以便防止或减少沟道升压(channel boosting)导致的热载流子注入。

控制电路124可以包括预脉冲恢复管理器124-1。预脉冲恢复管理器124-1可以执行控制，使得在预脉冲操作之后对连接到单元串的字线、串选择线、接地选择线和/或类似线执行预脉冲恢复操作。在本文中，预脉冲恢复操作可以指对字线、串选择线、接地选择线和/或类似线施加用于使晶体管关断的电压以便返回到预脉冲操作之前的先前状态的操作。例如，在预脉冲操作中，可以对选定字线施加10V，因此选定字线的电压可以随时间从接地电压增大到3V的预脉冲电压。在这种情况下，预脉冲恢复操作可以指0V被施加到选定接地选择线并且因此选定字线的电压随时间从3V的预脉冲电压减小到接地电压的操作。

在一些示例实施例中，预脉冲恢复管理器124-1可以执行控制，使得第一电压被施加到连接至存储单元阵列的多条选定接地选择线当中与第一工艺特性相对应的第一选定接地选择线，直到字线设置时段内的第一时间。这里，第一工艺特性可以与第二工艺特性形成对比，并且可以指与第二工艺特性比更抗热载流子注入的特性。例如，与第二工艺特性相比较，第一工艺特性可以指沟道直径短的情况、字线厚度小的情况、字线间距离长的情况、或字线到沟道距离短的情况。

预脉冲恢复管理器124-1可以通过执行控制使得在字线设置时段内的第一时间之后比第一电压低的第二电压被施加到第一选定接地选择线来控制预脉冲恢复操作。

另外，预脉冲恢复管理器124-1可以通过执行控制使得第一电压被施加到多条选定接地选择线当中与第二工艺特性相对应的第二选定接地选择线直到字线设置时段内早于第一时间的第二时间并且在字线设置时段内的第二时间之后第二电压被施加到第二选定接地选择线来控制预脉冲恢复操作。

在一些示例实施例中，预脉冲恢复管理器124-1可以通过执行控制以进行以下操作来控制预脉冲恢复操作：通过对多条选定接地选择线施加第一电压直到字线设置时段内的第一时间，来将多条选定接地选择线的电压增大到预脉冲电压，并且在第一时间之后通过均等地控制选定接地选择线的电压梯度来将选定接地选择线的电压减小到关断电压。

在图1的示例中，预脉冲恢复管理器124-1被图示为被包括在控制电路124中；然而，根据一些示例实施例的预脉冲恢复管理器124-1可以被实现为控制电路124外部的单独的元件。

图2是图示了根据示例实施例的存储器件的框图。图2图示了闪存器件的示意配置。应当注意，图2所图示的闪存器件的配置是作为示例提供的并且不一定是实际的闪存器件配置。另外，图2所图示的闪存器件的配置不表示或暗示对本发明构思的限制。为了便于描述，存储器件120可以与闪存器件120互换。

参考图1和图2，存储器件120可以包括存储单元阵列123、行译码器122、控制电路124、页缓冲器125、输入/输出(I/O)电路126和电压生成器121。尽管未图示，但是存储器件120可以进一步包括输入/输出接口。

存储单元阵列123可以连接到字线WL、串选择线SSL、接地选择线GSL和位线BL。存储单元阵列123可以通过字线WL、串选择线SSL和接地选择线GSL连接到行译码器122，并且可以通过位线BL连接到页缓冲器125。存储单元阵列123可以包括多个存储块BLK1至BLKn。

存储块BLK1至BLKn均可以包括多个存储单元和多个选择晶体管。存储单元可以连接到字线WL，并且选择晶体管可以连接到串选择线SSL或接地选择线GSL。每一个存储单元可以存储一个或更多个位，并且作为示例，每个存储单元可以对应于多级单元(MLC)、三级单元(TLC)或四级单元(QLC)。

行译码器122可以通过多条串选择线SSL、多条字线WL和多条接地选择线GSL连接到存储单元阵列123。在编程操作或读取操作中，基于从控制电路124接收到的行地址R_ADDR，行译码器122可以将多条字线WL中的一条字线WL确定为选定字线并且将其他字线确定为未选字线。在编程操作或读取操作中，基于从控制电路124接收到的行地址R_ADDR，行译码器122可以将多条串选择线SSL中的一条串选择线SSL确定为选定串选择线并且将其他串选择线确定为未选串选择线。

根据从存储控制器110接收到的命令CMD、地址ADDR和控制信号CTRL，控制电路124可以输出用于对存储单元阵列123执行编程操作、读取操作和擦除操作的各种内部控制信号。控制电路124可以向行译码器122提供行地址R_ADDR，可以向输入/输出电路126提供列地址，并且可以向电压生成器121提供电压控制信号CTRL_VOL。

控制电路124可以包括用于控制存储器件120的预脉冲恢复操作的预脉冲恢复管理器124-1。预脉冲恢复管理器124-1可以执行控制，使得对连接到存储单元阵列的串选择线、接地选择线、字线和/或类似线执行预脉冲恢复操作。预脉冲恢复管理器124-1可以统指用于控制或管理针对连接到存储单元阵列的串选择线、接地选择线和/或字线等的预脉冲恢复操作的硬件、固件、软件或它们的任何组合。

在一些示例实施例中，将描述预脉冲恢复管理器124-1控制存储器件120的预脉冲恢复操作；然而，一些示例实施例不限于此。例如，预脉冲恢复管理器124-1可以对应于控制电路124中包括的部件，并且控制电路124可以被描述为控制预脉冲恢复操作。

页缓冲器125可以根据工作模式作为写入驱动器或作为读出放大器工作。在读取操作中，页缓冲器125可以在控制电路124的控制下读出选定存储单元的位线BL。所读出的数据可以被存储在页缓冲器125中包括的锁存器中。页缓冲器125可以在控制电路124的控制下通过数据线DL来将锁存器中存储的数据发送到输入/输出电路126。

输入/输出电路126可以通过数据线DL连接到页缓冲器125。在编程操作中，输入/输出电路126可以接收来自存储控制器110的编程数据并且基于从控制电路124接收到的列地址来将编程数据提供给页缓冲器125。在读取操作中，输入/输出电路126可以基于从控制电路124接收到的列地址来将页缓冲器125中存储的读取数据提供给存储控制器110。

电压生成器121可以基于电压控制信号CTRL_VOL生成用于对存储单元阵列123执行编程操作、读取操作和擦除操作的各种类型的电压。特别地，电压生成器121可以生成诸如编程电压、验证电压、读取电压、通过电压、擦除电压和/或擦除验证电压之类的字线电压VWL。

图3是用于描述根据一些示例实施例的存储器件的图。

参考图3，存储器件500可以具有芯片到芯片(C2C)结构。这里，C2C结构可以指单独地制造包括单元区域CELL的至少一个上芯片和包括外围电路区域PERI的至少一个下芯片，并且然后通过接合来将至少一个上芯片和至少一个下芯片彼此连接。例如，接合可以指将在上芯片的最上金属层中形成的接合金属图案电连接或物理连接到在下芯片的最上金属层中形成的接合金属图案的方法。例如，当接合金属图形由铜(Cu)形成时，接合可以是Cu-Cu接合。作为另一示例，接合金属图案也可以由铝(Al)或钨(W)形成。

存储器件500可以包括包含单元区域的至少一个上芯片。例如，如图3所图示的，存储器件500可以被实现为包括两个上芯片。然而，这仅仅是示例，并且上芯片的数目不限于此。当存储器件500被实现为包括两个上芯片时，可以通过以下操作来制造存储器件500：单独地制造包括第一单元区域CELL1的第一上芯片、包括第二单元区域CELL2的第二上芯片和包括外围电路区域PERI的下芯片，然后通过接合来将第一上芯片、第二上芯片和下芯片彼此连接。第一上芯片可以倒置并且通过接合连接到下芯片，并且第二上芯片也可以倒置并且通过接合连接到第一上芯片。在以下描述中，第一上芯片和第二上芯片的上部和下部是基于在第一上芯片和第二上芯片倒置之前定义的。也就是说，在图3中，下芯片的上部可以指基于+Z轴方向而定义的上部，并且第一上芯片和第二上芯片中的每一者的上部可以指基于-Z轴方向而定义的上部。然而，这仅仅是示例，并且仅第一上芯片和第二上芯片中的一者可以倒置并且通过接合连接。

存储器件500的外围电路区域PERI以及第一单元区域CELL1和第二单元区域CELL2均可以包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

外围电路区域PERI可以包括第一衬底210以及形成在第一衬底210上的多个电路元件220a、220b和220c。可以在多个电路元件220a、220b和220c之上设置包括一个或更多个绝缘层的层间绝缘层215，并且可以在层间绝缘层215中设置连接多个电路元件220a、220b和220c的多条金属线。例如，多条金属线可以包括分别连接到多个电路元件220a、220b和220c的第一金属线230a、230b和230c，以及形成在第一金属线230a、230b和230c之上的第二金属线240a、240b和240c。多条金属线可以包括各种导电材料中的至少一种。例如，第一金属线230a、230b和230c可以由电阻率相对高的钨形成，而第二金属线240a、240b和240c可以由电阻率相对低的铜形成。

在本文中，仅图示和描述了第一金属线230a、230b和230c以及第二金属线240a、240b和240c；然而，本发明构思不限于此，并且可以在第二金属层240a、240b和240c之上进一步形成至少一条或更多条额外金属线。在这种情况下，第二金属线240a、240b和240c可以由铝形成。另外，形成在第二金属线240a、240b和240c之上的额外金属线中的至少一些可以由与第二金属线240a、240b和240c的铝比具有较低电阻率的铜形成。

层间绝缘层215可以布置在第一衬底210之上并且可以包括诸如氧化硅或氮化硅之类的绝缘材料。

第一单元区域CELL1和第二单元区域CELL2均可以包括至少一个存储块。第一单元区域CELL1可以包括第二衬底310和公共源极线320。在第二衬底310之上，多条字线330(331至338)可以沿与第二衬底310的上表面垂直的方向(Z轴方向)堆叠。串选择线和接地选择线可以布置在字线330之上和之下，并且多条字线330可以布置在串选择线与接地选择线之间。同样地，第二单元区域CELL2可以包括第三衬底410和公共源极线420，并且多条字线430(431至438)可以沿与第三衬底410的上表面垂直的方向(Z轴方向)堆叠。第二衬底310和第三衬底410可以包括各种材料，并且可以包括例如包括硅衬底、硅锗衬底、锗衬底的衬底，或在单晶硅衬底上生长的单晶外延层。可以在第一单元区域CELL1和第二单元区域CELL2中的每一者中形成多个沟道结构CH。

在一些示例实施例中，如图3的A1所图示的，沟道结构CH可以设置在位线接合区域BLBA中，并且可以在与第二衬底310的上表面垂直的方向上延伸以穿过字线330、串选择线和接地选择线。沟道结构CH可以包括数据存储层、沟道层和掩埋绝缘层。沟道层可以电连接到位于位线接合区域BLBA中的第一金属线350c和第二金属线360c。例如，第二金属线360c可以是位线并且可以通过第一金属线350c连接到沟道结构CH。位线360c可以在与第二衬底310的上表面平行的第一方向(Y轴方向)上延伸。

在一些示例实施例中，如图3的A2所图示的，沟道结构CH可以包括彼此连接的下沟道LCH和上沟道UCH。例如，沟道结构CH可以是通过用于下沟道LCH的工艺和用于上沟道UCH的工艺而形成的。下沟道LCH可以在与第二衬底310的上表面垂直的方向上延伸以穿过公共源极线320以及下字线331和332。下沟道LCH可以包括数据存储层、沟道层和掩埋绝缘层并且可以连接到上沟道UCH。上沟道UCH可以穿过上字线333至338。上沟道UCH可以包括数据存储层、沟道层和掩埋绝缘层，并且上沟道UCH的沟道层可以电连接到第一金属线350c和第二金属线360c。随着沟道的长度增加，由于工艺原因可能难以形成宽度均匀的沟道。根据一些示例实施例的存储器件500可以包括如下的沟道，该沟道通过经由顺序工艺形成的下沟道LCH和上沟道UCH具有改进的宽度均匀性。

如图3的A2所图示的，当沟道结构CH被形成为包括下沟道LCH和上沟道UCH时，位于下沟道LCH与上沟道UCH之间的边界附近的字线可以是虚设字线。例如，形成下沟道LCH与上沟道UCH之间的边界的字线332和字线333可以是虚设字线。在这种情况下，数据可以不存储在连接到虚设字线的存储单元中。或者，与连接到虚设字线的存储单元相对应的页的数目可以小于与连接到一般字线的存储单元相对应的页的数目。对虚设字线施加的电压电平可以不同于对一般字线施加的电压电平，因此，可以降低下沟道LCH与上沟道UCH之间的不均匀沟道宽度对存储器件的操作的影响。

此外，在图3的A2中，图示了下沟道LCH穿过的下字线331和332的数目小于上沟道UCH穿过的上字线333至338的数目。然而，这仅仅是示例，并且发明构思不限于此。作为另一示例，穿过下沟道LCH的下字线的数目可以等于或大于穿过上沟道UCH的上字线的数目。另外，布置在第一单元区域CELL1中的沟道结构CH的上述结构和连接关系可以类似地适用于布置在第二单元区域CELL2中的沟道结构CH。

在位线接合区域BLBA中，可以在第一单元区域CELL1中设置第一贯通电极THV1，并且可以在第二单元区域CELL2中设置第二贯通电极THV2。如图3所图示的，第一贯通电极THV1可以穿过公共源极线320和多条字线330。然而，这仅仅是示例，并且第一贯通电极THV1可以进一步穿过第二衬底310。第一贯通电极THV1可以包括导电材料。或者，第一贯通电极THV1可以包括被绝缘材料围绕的导电材料。也可以按与第一贯通电极THV1相同的形状和结构提供第二贯通电极THV2。

在一些示例实施例中，第一贯通电极THV1和第二贯通电极THV2可以通过第一贯通金属图案372d和第二贯通金属图案472d彼此电连接。第一贯通金属图案372d可以形成在包括第一单元区域CELL1的第一上芯片的上端部处，而第二贯通金属图案472d可以形成在包括第二单元区域CELL2的第二上芯片的下端部处。第一贯通电极THV1可以电连接到第一金属线350c和第二金属线360c。可以在第一贯通电极THV1与第一贯通金属图案372d之间形成下通路371d，并且可以在第二贯通电极THV2与第二贯通金属图案472d之间形成上通路471d。第一贯通金属图案372d和第二贯通金属图案472d可以通过接合而连接。

另外，在位线接合区域BLBA中，可以在外围电路区域PERI的最上金属层处形成上金属图案252，并且可以在第一单元区域CELL1的最上金属层处形成形状与上金属图案252相同的上金属图案392。第一单元区域CELL1的上金属图案392和外围电路区域PERI的上金属图案252可以通过接合彼此电连接。在位线接合区域BLBA中，位线360c可以电连接到外围电路区域PERI中包括的页缓冲器。例如，外围电路区域PERI的电路元件220c中的一些可以提供页缓冲器，并且位线360c可以通过第一单元区域CELL1的上接合金属370c和外围电路区域PERI的上接合金属270c电连接到提供页缓冲器的电路元件220c。

此外，参考图3，在字线接合区域WLBA中，第一单元区域CELL1的字线330可以在与第二衬底310的上表面平行的第二方向(X轴方向)上延伸并且可以连接到多个单元接触插塞340(341至347)。第一金属层350b和第二金属层360b可以顺序地连接到与字线330连接的单元接触插塞340的上部。单元接触插塞340可以通过位于字线接合区域WLBA中的第一单元区域CELL1的上接合金属370b和外围电路区域PERI的上接合金属270b连接到外围电路区域PERI。

单元接触插塞340可以电连接到外围电路区域PERI中包括的行译码器。例如，外围电路区域PERI的电路元件220b中的一些可以提供行译码器，并且单元接触插塞340可以通过第一单元区域CELL1的上接合金属370b和外围电路区域PERI的上接合金属270b电连接到提供行译码器的电路元件220b。在一些示例实施例中，提供行译码器的电路元件220b的工作电压可以不同于提供页缓冲器的电路元件220c的工作电压。例如，提供页缓冲器的电路元件220c的工作电压可以大于提供行译码器的电路元件220b的工作电压。

同样地，在字线接合区域WLBA中，第二单元区域CELL2的字线430可以在与第三衬底410的上表面平行的第二方向(X轴方向)上延伸并且可以连接到多个单元接触插塞440(441至447)。单元接触插塞440可以通过第二单元区域CELL2的上金属图案、第一单元区域CELL1的下金属图案和上金属图案以及单元接触插塞348连接到外围电路区域PERI。

在字线接合区域WLBA中，可以在第一单元区域CELL1中形成上接合金属370b，并且可以在外围电路区域PERI中形成上接合金属270b。第一单元区域CELL1的上金属图案370b和外围电路区域PERI的上金属图案270b可以通过接合彼此电连接。上接合金属370b和上接合金属270b可以由铝、铜、钨等形成。

在外部焊盘接合区域PA中，可以在第一单元区域CELL1的下部处形成下金属图案371e，并且可以在第二单元区域CELL2的上部处形成上金属图案472a。第一单元区域CELL1的下金属图案371e和第二单元区域CELL2的上金属图案472a可以通过在外部焊盘接合区域PA中接合而彼此连接。同样地，可以在第一单元区域CELL1的上部处形成上金属图案372a，并且可以在外围电路区域PERI的上部处形成上金属图案272a。第一单元区域CELL1的上金属图案372a和外围电路区域PERI的上金属图案272a可以通过接合而彼此连接。

可以在外部焊盘接合区域PA中布置公共源极线接触插塞380和480。公共源极线接触插塞380和480可以由诸如金属、金属化合物或掺杂多晶硅之类的导电材料形成。第一单元区域CELL1的公共源极线接触插塞380可以电连接到公共源极线320，并且第二单元区域CELL2的公共源极线接触插塞480可以电连接到公共源极线420。可以在第一单元区域CELL1的公共源极线接触插塞380之上顺序地堆叠第一金属线350a和第二金属线360a，并且可以在第二单元区域CELL2的公共源极线接触插塞480之上顺序地堆叠第一金属线450a和第二金属线460a。

可以在外部焊盘接合区域PA中布置输入/输出焊盘205、405和406。参考图3，下绝缘层201可以覆盖第一衬底210的下表面，并且第一输入/输出焊盘205可以形成在下绝缘层201之上。第一输入/输出焊盘205可以通过第一输入/输出接触插塞203连接到布置在外围电路区域PERI中的多个电路元件220a中的至少一个电路元件220a，并且可以通过下绝缘层201与第一衬底210分隔开。另外，可以在第一输入/输出接触插塞203与第一衬底210之间布置侧绝缘层，以使第一输入/输出接触插塞203与第一衬底210电分离。

可以在第三衬底410之上形成覆盖第三衬底410的上表面的上绝缘层401。可以在上绝缘层401之上布置第二输入/输出焊盘405和/或第三输入/输出焊盘406。第二输入/输出焊盘405可以通过第二输入/输出接触插塞403和303连接到布置在外围电路区域PERI中的多个电路元件220a中的至少一个电路元件220a，并且第三输入/输出焊盘406可以通过第三输入/输出接触插塞404和304连接到布置在外围电路区域PERI中的多个电路元件220a中的至少一个电路元件220a。

在一些示例实施例中，第三衬底410可以不布置在布置有输入/输出接触插塞的区域中。例如，如图3的B所图示的，第三输入/输出接触插塞404可以在与第三衬底410的上表面平行的方向上与第三衬底410分隔开，并且可以通过第二单元区域CELL2的层间绝缘层415连接到第三输入/输出焊盘406。在这种情况下，可以通过各种工艺来形成第三输入/输出接触插塞404。

例如，如图3的B1所图示的，第三输入/输出接触插塞404可以在第三方向(Z轴方向)上延伸并且可以具有朝向上层绝缘层401增大的直径。也就是说，虽然图3的A1中描述的沟道结构CH的直径可以被形成为朝向上绝缘层401减小，但是第三输入/输出接触插塞404的直径可以被形成为朝向上绝缘层401增大。例如，可以在第二单元区域CELL2和第一单元区域CELL1彼此接合之后形成第三输入/输出接触插塞404。

另外，例如，如图3的B2所图示的，第三输入/输出接触插塞404可以在第三方向(Z轴方向)上延伸并且可以具有朝向上绝缘层401减小的直径。也就是说，像沟道结构CH的直径一样，第三输入/输出接触插塞404的直径可以被形成为朝向上绝缘层401减小。例如，可以在第二单元区域CELL2和第一单元区域CELL1彼此接合之前与单元接触插塞440一起形成第三输入/输出接触插塞404。

在一些示例实施例中，输入/输出接触插塞可以被布置为与第三衬底410交叠。例如，如图3的C1所图示的，第二输入/输出接触插塞403可以被形成为在第三方向(Z轴方向)上穿过第二单元区域CELL2的层间绝缘层415，并且可以通过第三衬底410电连接到第二输入/输出焊盘405。在这种情况下，可以以各种方式实现第二输入/输出接触插塞403与第二输入/输出焊盘405之间的连接结构。

例如，如图3的C1所图示的，可以形成穿过第三衬底410的开口408，并且第二输入/输出接触插塞403可以通过形成在第三衬底410中的开口408直接连接到第二输入/输出焊盘405。在这种情况下，如图3的C1所图示的，第二输入/输出接触插塞403的直径可以被形成为朝向第二输入/输出焊盘405增大。然而，这仅仅是示例，并且第二输入/输出接触插塞403的直径可以被形成为朝向第二输入/输出焊盘405减小。

例如，如图3的C2所图示的，可以形成穿过第三衬底410的开口408，并且可以在开口408中形成接触407。接触407的一个端部可以连接到第二输入/输出焊盘405，而另一端部可以连接到第二输入/输出接触插塞403。因此，第二输入/输出接触插塞403可以通过位于开口408中的接触407电连接到第二输入/输出焊盘405。在这种情况下，如图3的C2所图示的，接触407的直径可以被形成为朝向第二输入/输出焊盘405增大，而第二输入/输出接触插塞403的直径可以被形成为朝向第二输入/输出焊盘405减小。例如，可以在第二单元区域CELL2和第一单元区域CELL1彼此接合之前与单元接触插塞440一起形成第三输入/输出接触插塞404，并且可以在第二单元区域CELL2和第一单元区域CELL1彼此接合之后形成接触407。

另外，例如，如图3的C3所图示的，与图3的C2相比较，可以在第三衬底410的开口408的上表面上进一步形成停止物409。停止物409可以是形成在与公共源极线420相同的层上的金属线。然而，这仅仅是示例，并且停止物409可以是形成在与至少一条字线430相同的层上的金属线。第二输入/输出接触插塞403可以通过接触407和停止物409电连接到第二输入/输出焊盘405。

此外，类似于第二单元区域CELL2的第二输入/输出接触插塞403和第三输入/输出接触插塞404中的每一者的直径，第一单元区域CELL1的第二输入/输出接触插塞303和第三输入/输出接触插塞304中的每一者的直径可以被形成为朝向下金属图案371e减小或者朝向下金属图案371e增大。

此外，根据示例实施例，可以在第三衬底410中形成狭缝411。例如，狭缝411可以形成在外部焊盘接合区域PA的特定位置处。例如，如图3的D1所图示的，在平面图中狭缝411可以位于第二输入/输出焊盘405与单元接触塞440之间。然而，这仅仅是示例，并且狭缝411可以被形成为使得在平面图中第二输入/输出焊盘405位于狭缝411与单元接触插塞440之间。

例如，如图3的D1所图示的，狭缝411可以被形成为穿过第三衬底410。例如，狭缝411可以用于防止或减少第三衬底410在形成开口408时轻微破裂。然而，这仅仅是示例，并且狭缝411可以被形成为第三衬底410的厚度的大约或正好60％至大约或正好70％的深度。

另外，例如，如图3的D2所图示的，可以在狭缝411中形成导电材料412。例如，导电材料412可以用于放出在位于外部焊盘接合区域PA中的电路元件的驱动期间生成的泄漏电流。在这种情况下，导电材料412可以连接到外部接地线。

另外，例如，如图3的D3所图示的，可以在狭缝411中形成绝缘材料413。例如，绝缘材料413可以被形成为使布置在外部焊盘接合区域PA中的第二输入/输出焊盘405和第二输入/输出接触插塞403与字线接合区域WLBA电分隔开。通过在狭缝411中形成绝缘材料413，可以阻止通过第二输入/输出焊盘405提供的电压影响字线接合区域WLBA中布置在第三衬底410之上的金属层。

此外，根据示例实施例，可以选择性地形成第一输入/输出焊盘205、第二输入/输出焊盘405和第三输入/输出焊盘406。例如，存储器件500可以被实现为包括仅布置在第一衬底210之上的第一输入/输出焊盘205、仅布置在第三衬底410之上的第二输入/输出焊盘405、或仅布置在上绝缘层401之上的第三输入/输出焊盘406。

此外，根据示例实施例，第一单元区域CELL1的第二衬底310和第二单元区域CELL2的第三衬底410中的至少一者可以用作牺牲衬底，并且可以在接合工艺之前或之后被完全地或部分地去除。可以在去除衬底之后堆叠一个或更多个额外层。例如，可以在外围电路区域PERI和第一单元区域CELL1的接合之前或之后去除第一单元区域CELL1的第二衬底310，并且可以形成覆盖公共源极线320的上表面的绝缘层或用于连接的导电层。类似地，可以在第一单元区域CELL1和第二单元区域CELL2的接合之前或之后去除第二单元区域CELL2的第三衬底410，并且可以形成覆盖公共源极线420的上表面的上绝缘层401或用于连接的导电层。

图4是图示了根据一些示例实施例的存储块的立体图。图4代表性地图示了图2的多个存储块BLK1至BLKn当中的存储块BLK1。存储块BLK1可以包括以3D或垂直结构形成的NAND串或单元串。存储块BLK1可以包括在多个方向X、Y和Z上延伸的结构。

参考图4，存储块BLK1可以相对于衬底SUB沿垂直方向(Z方向)形成。衬底SUB可以具有第一导电类型(例如，p型)，并且可以在衬底SUB处形成掺杂有第二导电类型(例如，n型)的掺杂剂的公共源极线CSL。

在位于公共源极线CSL之间的衬底SUB的区域之上，可以在垂直方向(Z方向)上顺序地设置在第二水平方向(Y方向)上延伸的多个绝缘层IL。例如，多个绝缘层IL可以被形成为在第一水平方向(X方向)上彼此间隔开一定距离。例如，绝缘层IL可以包括诸如氧化硅之类的绝缘材料。

可以在位于公共源极线CSL之间的衬底SUB之上形成沿第二水平方向(Y方向)顺序地布置并且在垂直方向(Z方向)上穿过绝缘层IL的沟道结构CH。例如，沟道结构CH可以通过穿过绝缘层IL而连接到衬底SUB。例如，每个沟道结构CH可以包括多种材料。沟道结构CH的表面层S可以包括具有第一导电类型的硅材料并且可以充当沟道区域。在一些示例实施例中，沟道结构CH可以被称为垂直沟道结构或柱(pillar)。此外，每个沟道结构CH的内层I可以包括诸如氧化硅之类的绝缘材料和/或气隙。

可以沿着绝缘层IL、沟道结构CH和衬底SUB的暴露表面设置电荷存储层CS。电荷存储层CS可以包括栅极绝缘层(或称为“隧道绝缘层”)、电荷俘获层和阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。另外，可以在电荷存储层CS的暴露表面之上设置诸如接地选择线GSL、串选择线SSL和字线WL1至WL8之类的栅电极GE。

可以在多个沟道结构CH之上分别设置漏极接触或漏极DR。例如，漏极DR可以包括掺杂有第二导电类型的掺杂剂的硅材料。可以在漏极DR之上设置在第一水平方向(X方向)上延伸并且被布置为在第二水平方向(Y方向)上彼此间隔开一定距离的位线BL1至BL3。

存储块BLK1可以包括沿垂直方向(Z方向)堆叠的第一存储堆叠STCK1和第二存储堆叠STCK2。例如，第一存储堆叠STCK1可以包括字线WL1至WL4，而第二存储堆叠STCK2可以包括字线WL5至WL8。可以在第一存储堆叠STCK1与第二存储堆叠STCK2之间设置堆叠间区域INT-ST，以在存储器件120的制造工艺中保证存储器件120的结构稳定性。

图5是图4的存储块的等效电路图。

参考图5，存储块BLK1可以包括NAND串NS11至NS33、字线WL1至WL8、位线BL1至BL3、接地选择线GSL、串选择线SSL1至SSL3和公共源极线CSL。图5图示了NAND串NS11至NS33均包括连接到八条字线WL1至WL8的八个存储单元MC；然而，本发明构思不限于此。另外，图5图示了一条接地选择线；然而，如下面参考图6、图8A和图8B所描述的那样，接地选择线的数目可以是两个或更多个。

每个NAND串(例如，NS11)可以包括串联连接的串选择晶体管SST、多个存储单元MC和接地选择晶体管GST。串选择晶体管SST可以连接到对应的串选择线SSL1至SSL3之一。多个存储单元MC可以分别连接到对应的字线WL1至WL8。接地选择晶体管GST可以连接到对应的接地选择线GSL。串选择晶体管SST可以连接到对应的位线BL1至BL3之一，并且接地选择晶体管GST可以连接到公共源极线CSL。

根据示例实施例，在每个单元串中，可以在串选择晶体管SST与存储单元MC之间设置一个或更多个虚设存储单元。在每个单元串中，可以在接地选择晶体管GST与存储单元MC之间设置一个或更多个虚设存储单元。在每个单元串中，可以在存储单元MC之间设置一个或更多个虚设存储单元。虚设存储单元可以具有与存储单元MC相同的结构，并且可以是未编程的(例如，禁止编程的)或者可以与存储单元MC不同地编程。例如，当存储单元MC被编程为具有两个或更多个阈值电压分布时，虚设存储单元可以被编程为具有一个阈值电压分布范围或者与存储单元MC比具有更少的阈值电压分布。

图6是图示了根据一些示例实施例的存储块的结构的图。

参考图6，存储单元阵列可以包括多个单元串ST1至ST8。

每一个单元串可以连接到第一字线WL1至第八字线WL8、第一接地选择线GSL1和第二接地选择线GSL2。另外，单元串ST1至ST8可以分别连接到第一串选择线SSL1至第八串选择线SSL8和第一位线BL1至第八位线BL8。

图6所图示的接地选择线的结构可以被称为编码接地选择线(GSL)结构。编码GSL结构可以指这样的结构：在该结构中，通过使用连接到阈值电压分布不同的晶体管的两条或更多条接地选择线GSL1和GSL2来控制沟道与公共源极线CSL之间的连接。第一接地选择线GSL1和第二接地选择线GSL2可以连接到阈值电压分布不同的晶体管。

另外，在编码GSL结构中，可以通过对两条或更多条接地选择线进行分组来稳定地控制沟道与公共源极线之间的连接。例如，通过使第(1-1)接地选择线GSL1-1至第(1-3)接地选择线GSL1-3成组，第一接地选择线GSL1可以作为一条接地选择线工作。在这种情况下，第(1-1)接地选择线GSL1-1至第(1-3)接地选择线GSL1-3可以被称为第一接地选择线GSL1的子接地选择线。可以对子接地选择线GSL1-1至GSL1-3和GSL2-1至GSL2-3施加相同电压。然而，子接地选择线可以具有不同的工艺特性。例如，子接地选择线GSL1-1至GSL1-3和GSL2-1至GSL2-3在工艺特性方面可以彼此不同，工艺特性为例如连接到每条子接地选择线的沟道的直径、字线厚度、字线间距离和/或字线到沟道距离。预脉冲恢复操作所需要的时间可以依据子接地选择线GSL1-1至GSL1-3和GSL2-1至GSL2-3中的每一条的工艺特性而变化。例如，当沟道直径短时，当字线厚度大时，当字线间距离短时，或者当字线到沟道距离长时，预脉冲恢复操作所需要的时间会增加。

接地选择线GSL1和GSL2可以连接到阈值电压分布不同的接地选择晶体管。例如，第一接地选择线GSL1可以包括具有第一阈值电压分布的晶体管和具有第二阈值电压分布的晶体管。同样地，第二接地选择线GSL2可以包括具有第一阈值电压分布的晶体管和具有第二阈值电压分布的晶体管。

对于每个单元串，接地选择线GSL1和GSL2中包括的子接地选择线GSL1-1至GSL1-3和GSL2-1至GSL2-3可以具有相同的阈值电压分布。例如，对于每个单元串，第一接地选择线GSL1中包括的第(1-1)接地选择线GSL1-1至第(1-3)接地选择线GSL1-3可以具有相同或基本上相同的阈值电压分布。例如，第一单元串ST1中包括的第(1-1A)接地选择晶体管GST1-1A、第(1-2A)接地选择晶体管GST1-2A和第(1-3A)接地选择晶体管GST1-3A以及第二单元串ST2中包括的第(1-1B)接地选择晶体管GST1-1B、第(1-2B)接地选择晶体管GST1-2B和第(1-3B)接地选择晶体管GST1-3B可以具有第一阈值电压分布。另一方面，第七单元串ST7中包括的第(1-1C)接地选择晶体管GST1-1C、第(1-2C)接地选择晶体管GST1-2C和第(1-3C)接地选择晶体管GST1-3C可以具有第二阈值电压分布。

连接到公共源极线CSL的单元串可以依据对阈值电压不同的接地选择晶体管施加的电压而变化。例如，第一阈值电压可以是大约或正好0V，而第二阈值电压可以是约或正好3V。当第一接地选择线GSL1被选择时，可以对第一接地选择线GSL1施加大约或正好2V的电压，并且可以对第二接地选择线GSL2施加能够使连接到第二接地选择线GSL2的所有接地选择晶体管接通的大约或正好6V的电压。

在连接到第一接地选择线GSL1的晶体管当中，具有第一阈值电压的晶体管可以被接通，但是具有第二阈值电压的晶体管可以被关断。因此，第一单元串ST1和第二单元串ST2可以连接到公共源极线CSL，但是第七单元串ST7可以不连接到公共源极线CSL。

如上所述，连接到公共源极线CSL的单元串可以依据对具有两个或更多个阈值电压的接地选择晶体管施加的电压而变化。因此，可以通过调整对接地选择线GSL1和GSL2施加的电压来控制沟道与公共源极线CSL之间的连接。

图7是图示了根据一些示例实施例的接地选择晶体管的阈值电压的图。可以参考图1和图6描述图7。

参考图7，接地选择晶体管可以具有第一阈值电压分布S1或第二阈值电压分布S2。第一阈值电压分布S1可以指高于或等于第一电压电平V1且低于第二电压电平V2的阈值电压分布，而第二阈值电压分布S2可以指高于或等于第二电压电平V2且低于第三电压电平V3的阈值电压分布。例如，当第二电压电平V2的电压被施加到具有第一阈值电压分布S1的晶体管时，具有第一阈值电压分布S1的晶体管可以被接通。另一方面，当第二电压电平V2的电压被施加到具有第二阈值电压分布S2的晶体管时，具有第二阈值电压分布S2的晶体管可以被关断。

控制电路124可以通过控制非易失性存储器使得第一电压电平V1、第二电压电平V2和第三电压电平V3中的任何一个的电压被施加到接地选择线GSL1和GSL2，来控制连接到接地选择线GSL1和GSL2的晶体管。例如，第一电压电平V1可以是大约或正好0V，第二电压电平V2可以是大约或正好2V，并且第三电压电平V3可以是大约或正好6V。在这种情况下，当2V的电压被施加到连接到接地选择晶体管的接地选择线时，具有第一阈值电压分布S1的晶体管可以被接通，但是具有第二阈值电压分布S2的晶体管可以被关断。

图8A和图8B是图示了根据一些示例实施例的单元串的结构的图。

图8A图示了三条子接地选择线成组的情况，并且图8B图示了两条子接地选择线成组的情况。

参考图8A，多个单元串ST1至ST8均可以连接到第一位线BL1至第八位线BL8和第一串选择线SSL1至第八串选择线SSL8。另外，多个单元串ST1至ST8可以连接到第一字线WL1至第八字线WL8和第一接地选择线GSL1至第四接地选择线GSL4。接地选择线GSL1至GSL4中包括的子接地选择线GSL1-1、GSL1-2...、GSL4-3中可以连接到每个单元串的具有相同的阈值电压分布(例如，图7的第一阈值电压分布S1或第二阈值电压分布S2)的晶体管。例如，在第一单元串ST1中包括的晶体管当中，连接到第(1-1)接地选择线GSL1-1至第(1-3)接地选择线GSL1-3的晶体管可以具有相同的阈值电压分布。

参考图8B，多个单元串ST1至ST8可以连接到第一接地选择线GSL1至第六接地选择线GSL6。另外，对于每个单元串，接地选择线中包括的子接地选择线GSL1-1、GSL1-2...、GSL6-2可以具有相同的阈值电压分布。

图9是图示了根据一些示例实施例的对单元串施加的电压电平的图。可以参考图6描述图9。

图9图示了在读取操作中对图6的单元串ST1至ST8施加的电压的示例。参考图6，可以选择第四字线WL4、第一串选择线SSL1和第一接地选择线GSL1。也就是说，与第四字线WL4、第一字串选择线SSL1和第一接地选择线GSL1共同对应的存储单元可以被选择为读取操作的目标。

选定串选择线SEL_SSL可以指多条串选择线SSL1至SSL8当中连接到包括要编程或读取的单元晶体管的单元串的串选择线。例如，选定串选择线SEL_SSL可以包括第一串选择线SSL1。未选串选择线可以指多条串选择线SSL1至SSL8当中除选定串选择线以外的其余串选择线或其他串选择线。未选串选择线可以包括第二串选择线SSL2至第八串选择线SSL8。

选定字线SEL_WL可以指多条字线WL1至WL8当中连接到要编程或读取的单元晶体管的字线。例如，选定字线SEL_WL可以包括第四字线WL4。未选字线UNSEL_WL可以指多条字线当中除选定字线以外的其余字线或其他字线。例如，未选字线UNSEL_WL可以包括第一字线WL1至第三字线WL3和第五字线WL5至第八字线WL8。

选定接地选择线SEL_GSL可以指如下的接地选择线：该接地选择线连接到选定单元串中所包括的接地选择晶体管当中具有第一阈值电压分布的接地选择晶体管。例如，选定接地选择线SEL_GSL可以包括第一接地选择线GSL1，该第一接地选择线GSL1连接到第一单元串ST1中所包括的接地选择晶体管当中具有第一阈值电压分布的接地选择晶体管。未选接地选择线UNSEL_GSL可以指多条接地选择线GSL1和GSL2当中除选定接地选择线以外的其余接地选择线或其他接地选择线。例如，未选接地选择线UNSEL_GSL可以包括第二接地选择线GSL2。

第一未选串选择线UNSEL_SSL1可以指未选串选择线当中连接到如下单元串的串选择线：该单元串具有与选定单元串相同的接地选择晶体管的阈值电压分布。例如，第一未选串选择线UNSEL_SSL1可以包括连接到第二单元串ST2(其具有与第一单元串ST1相同的接地选择晶体管的阈值电压分布)的第二串选择线SSL2。

第二选串选择线UNSEL_SSL2可以指未选串选择线当中连接到如下单元串的串选择线：该单元串具有与选定单元串不同的接地选择晶体管的阈值电压分布。例如，第二未选串选择线UNSEL_SSL2可以包括第七串选择线SSL7。

从第一时间T1到第六时间T6(例如，在设置时段setup或setup1到setup3期间)，选定串选择线SEL_SSL的电压可以从关断电压VOFF增大到接通电压VON。从第六时间T6到第七时间T7(例如，在读出时段“sensing”期间)，选定串选择线SEL_SSL的电压可以维持接通电压VON。从第七时间T7到第八时间T8(例如，在恢复时段“r”期间)，选定串选择线SEL_SSL的电压可以从接通电压VON减小到关断电压VOFF。

从第一时间T1到第五时间T5，第一未选串选择线UNSEL_SSL1的电压可以从关断电压VOFF增大到第二预脉冲电压VPRE2。在第五时间T5之后，第一未选串选择线UNSEL_SSL1的电压可以从第二预脉冲电压VPRE2减小到关断电压VOFF。在这种情况下，可以通过对具有抗热载流子注入的第一工艺特性的第一未选串选择线UNSEL_SSL1施加比接地电压低的负电压来减少预脉冲恢复操作所需要的时间。此后，第一未选串选择线UNSEL_SSL1的电压可以维持关断电压VOFF。

从第一时间T1到第二时间T2，第二未选串选择线UNSEL_SSL2的电压可以从关断电压VOFF增大到第一预脉冲电压VPRE1。在第二时间T2之后，第二未选串选择线UNSEL_SSL2的电压可以从第一预脉冲电压VPRE1减小到关断电压VOFF。在这种情况下，可以通过对具有抗热载流子注入的第一工艺特性的第二未选串选择线UNSEL_SSL2施加比接地电压低的负电压来减少预脉冲恢复操作所需要的时间。此后，第二未选串选择线UNSEL_SSL2的电压可以维持关断电压VOFF。

从第一时间T1到第六时间T6，未选字线UNSEL_WL的电压可以从关断电压VOFF增大到读取过电压VREAD。从第六时间T6到第七时间T7，未选字线UNSEL_WL的电压可以维持读取过电压VREAD。此后，从第七时间T7到第八时间T8，未选字线UNSEL_WL的电压可以从读取过电压VREAD减小到关断电压VOFF。

从第一时间T1到第二时间T2，选定字线SEL_WL的电压可以从关断电压VOFF增大到第一预脉冲电压VPRE1。在第二时间T2之后，选定字线SEL_WL的电压可以从第一预脉冲电压VPRE1减小到关断电压VOFF。此后，选定字线SEL_WL的电压可以从关断电压VOFF增大到读取电压VRD。从第六时间T6到第七时间T7，选定字线SEL_WL的电压可以维持读取电压VRD。从第七时间T7到第八时间T8，选定字线SEL_WL的电压可以从读取电压VRD减小到关断电压VOFF。

从第一时间T1到第六时间T6，未选接地选择线UNSEL_GSL的电压可以从关断电压VOFF增大到接通电压VON。从第六时间T6到第七时间T7，未选接地选择线UNSEL_GSL的电压可以维持接通电压VON。从第七时间T7到第八时间T8，未选接地选择线UNSEL_GSL的电压可以从接通电压VON减小到关断电压VOFF。

从第一时间T1到第二时间T2，选定接地选择线SEL_GSL的电压可以从关断电压VOFF增大到第一预脉冲电压VPRE1。在第二时间T2之后，选定接地选择线SEL_GSL的电压可以从第一预脉冲电压VPRE1减小到关断电压VOFF。此后，选定接地选择线SEL_GSL的电压可以维持关断电压VOFF。

关断电压VOFF可以使分别连接到各线的晶体管关断。各条线的关断电压VOFF的电平可以彼此相等或不同。例如，第一未选串选择线UNSEL_SSL1的关断电压VOFF的电平和第二未选串选择线UNSEL_SSL2的关断电压VOFF的电平可以彼此不同。与第一位线BL1相邻的串选择晶体管SST的关断电压VOFF的电平和与第八存储单元MC8相邻的串选择晶体管SST的关断电压VOFF的电平可以彼此不同。

在一些示例实施例中，选定接地选择线SEL_GSL的关断电压可以指图7的第二电压电平V2。换句话说，当选定接地选择线具有第二电压电平V2的关断电压时，具有第一阈值电压分布的晶体管可以被接通，但是具有第二阈值电压分布的晶体管可以被关断。

接通电压VON可以使分别连接到各线的晶体管接通。各线的接通电压VON的电平可以彼此相等或不同。例如，未选串选择线UNSEL_SSL的接通电压VON的电平和未选接地选择线UNSEL_GSL的接通电压VON的电平可以彼此不同。与第一位线BL1相邻的串选择晶体管SST的接通电压VON的电平和与第八存储单元MC8相邻的串选择晶体管SST的接通电压VON的电平可以彼此不同。

读取过电压VREAD可以是比存储单元MC1至MC8的阈值电压高的高电压。未选字线UNSEL_WL的读取过电压VREAD的电平可以彼此相等或不同。例如，第一字线WL1的读取过电压VREAD的电平和第八字线WL8的读取过电压VREAD的电平可以彼此不同。如虚线所指示的，读取电压VRD可以依据要读取的目标而具有各种电平之一。

第一预脉冲电压VPRE1和第二预脉冲电压VPRE2可以使串选择晶体管SST、存储单元和接地选择晶体管GST接通。第一预脉冲电压VPRE1和第二预脉冲电压VPRE2可以比读取过电压VREAD低。第一预脉冲电压VPRE1和第二预脉冲电压VPRE2的电平可以依据串选择晶体管SST、存储单元和接地选择晶体管GST的位置和类型而变化。

预脉冲时段可以指每一条线的电压从关断电压VOFF增大到第一预脉冲电压VPRE1或第二预脉冲电压VPRE2的时段。例如，第一未选串选择线UNSEL_SSL1的预脉冲时段可以指从第一时间T1到第五时间T5的时段。第二未选串选择线UNSEL_SSL2和选定字线SEL_WL的预脉冲时段可以指从第一时间T1到第二时间T2的时段。依据接地选择线的工艺特性，选定接地选择线SEL_GSL的预脉冲时段可以是从第一时间T1到第二时间T2的时段、从第一时间T1到第三时间T3的时段和从第一时间T1到第四时间T4的时段中的任何一者。

预脉冲恢复时段可以指每一条线的电压从预脉冲电压减小到关断电压的时段。例如，第一未选串选择线UNSEL_SSL1的预脉冲恢复时段可以指从第五时间T5到电压减小到关断电压时的时间的时段。第二未选串选择线UNSEL_SSL2和选定字线SEL_WL的预脉冲恢复时段可以指从第二时间T2到其电压减小到关断电压时的时间的时段。

选定接地选择线SEL_GSL的预脉冲恢复时段可以依据相邻接地选择线的电压和工艺特性而变化。例如，与未选接地选择线之一相邻并且具有第一工艺特性的接地选择晶体管的预脉冲恢复时段可以是从第三时间T3到其电压减小到关断电压时的时间的时段。另外，与未选接地选择线之一相邻并且具有第二工艺特性的接地选择晶体管的预脉冲恢复时段可以是从第二时间T2到其电压减小到关断电压时的时间的时段。不与未选接地选择线相邻的接地选择晶体管的预脉冲恢复时段可以是从第四时间T4到其电压减小到关断电压时的时间的时段。

例如，在图6中，当第一接地选择线GSL1是选定接地选择线并且第二接地选择线GSL2是未选接地选择线时，第(1-3)接地选择线GSL1-3可以与未选接地选择线GSL2-1相邻并且可以具有第一工艺特性。在这种情况下，第(1-3)接地选择线GSL1-3的预脉冲恢复时段可以是从第三时间T3到其电压减小到关断电压时的时间的时段。另外，第(1-2)接地选择线GSL1-2可以与选定接地选择线GSL1-1和GSL1-3相邻。在这种情况下，第(1-2)接地选择线GSL1-2的预脉冲恢复时段可以是从第四时间T4到其电压减小到关断电压时的时间的时段。

读取操作可以包括设置时段“setup”、读出时段“sensing”和恢复时段“r”。设置时段“setup”可以指未选字线UNSEL_WL的电压从关断电压VOFF增大到读取过电压VREAD的时段。读出时段“sensing”可以指未选字线UNSEL_WL的电压被维持在读取过电压VREAD的时段。恢复时段“r”可以指未选字线UNSEL_WL的电压从读取过电压VREAD减小到关断电压VOFF的时段。

设置时段“setup”可以包括第一设置时段setup1至第三设置时段setup3。第一设置时段setup1可以指第二未选串选择线UNSEL_SSL2和选定接地选择线SEL_GSL的电压增大到预脉冲电压的时段。例如，第一设置时段setup1可以指从第一时间T1到第二时间T2的时段。

第二设置时段setup2可以指第一未选串选择线UNSEL_SSL1的电压增大到预脉冲电压的时段。例如，第二设置时段setup2可以指从第二时间T2到第五时间T5的时段。第三设置时段setup3可以指第一未选串选择线UNSEL_SSL1的电压减小到关断电压的时段。例如，第三设置时段setup3可以指从第五时间T5到第六时间T6的时段。

控制电路124可以控制非易失性存储器，使得未选串选择线UNSEL_SSL1和UNSEL_SSL2、选定接地选择线SEL_GSL以及选定字线SEL_Wl的电压中的每一者增大到预脉冲电压，然后减小到关断电压VOFF。

图10A和图10B是用于描述根据一些示例实施例的预脉冲恢复操作的图。

图10A可以表示预脉冲恢复时间被调整之前的状态，并且图10B可以表示预脉冲恢复时间被调整之后的状态。参考图10A，图示了对选定接地选择线SEL_GSL1、SEL_GSL2和SEL_GSL3、未选接地选择线UNSEL_GSL以及未选字线UNSEL_WL施加的电压。

在设置时段期间，未选接地选择线UNSEL_GSL的电压可以从关断电压VOFF增大到接通电压VON。选定接地选择线SEL_GSL1、SEL_GSL2和SEL_GSL3的电压可以增大到第一预脉冲电压VPRE1，直到第一时间T1。

第一选定接地选择线SEL_GSL1可以指与未选接地选择线UNSEL_GSL相邻并且具有第一工艺特性的接地选择线。第二选定接地选择线SEL_GSL2可以指与未选接地选择线UNSEL_GSL相邻并且具有第二工艺特性的接地选择线。第三选定接地选择线SEL_GSL3可以指与选定接地选择线SEL_GSL1和SEL_GSL2相邻的接地选择线。

选定接地选择线SEL_GSL1、SEL_GSL2和SEL_GSL3的预脉冲恢复所需要的时间可以依据相邻的接地选择线和/或工艺特性等而变化。例如，当与选定接地选择线的电压不同的电压被施加到选定接地选择线和相邻的接地选择线时，由于相邻的接地选择线之间的电压差，相邻的接地选择线之间的电容会增大。因此，在这种情况下，预脉冲恢复所需要的时间可以是相对长的。另一方面，当与选定接地选择线的电压相同的电压被施加到选定接地选择线和相邻的接地选择线时，预脉冲恢复所需要的时间可以是相对短的。换句话说，第三选定接地选择线SEL_GSL3的预脉冲恢复所需要的时间可以比第一选定接地选择线SEL_GSL1或第二选定接地选择线SEL_GSL2的预脉冲恢复所需要的时间短。

另外，与第二工艺特性相比较，第一工艺特性可以指抗热载流子注入的特性。例如，与第二工艺特性相比较，第一工艺特性可以指沟道直径短的情况、字线厚度小的情况、字线间距离长的情况和/或字线到沟道距离短的情况。在抗热载流子注入的特性的情况下，预脉冲恢复所需要的时间可以是相对短的。换句话说，具有第一工艺特性的第一选定接地选择线SEL_GSL1的预脉冲恢复所需要的时间可以比具有第二工艺特性的第二选接地选择线SEL_GSL2的预脉冲恢复所需要的时间短。

第一选定接地选择线SEL_GSL1的电压可以在第一时间T1之后减小并且在第三时间T3减小到接地选择晶体管的阈值电压GST Vth，并且可以在第三时间T3之后减小到关断电压。

第二选定接地选择线SEL_GSL2的电压可以在第一时间T1之后减小并且在第四时间T4减小到接地选择晶体管的阈值电压GST Vth，并且可以在第四时间T4之后减小到关断电压。

第三选定接地选择线SEL_GSL3的电压可以在第一时间T1之后减小并且在第二时间T2减小到接地选择晶体管的阈值电压GST Vth，并且可以在第二时间T2之后减小到关断电压。

未选字线UNSEL_WL的电压可以增大到读取过电压VREAD。

当连接到选定接地选择线的接地选择晶体管被关断时，单元串与公共源极线之间的连接可以被断开。当单元串与公共源极线之间的连接被断开时，可能发生沟道升压，因此可能发生热载流子注入。这里，当接地选择晶体管被关断时，随着未选字线UNSEL_WL的电压与读取过电压VREAD之间的差(ΔV1、ΔV2、ΔV3)增大，沟道升压的程度可能增加并且因此热载流子注入可能增加。因此，在第一选定接地选择线SEL_GSL1至第三选定接地选择线SEL_GSL3当中的第三选定接地选择线SEL_GSL3的情况下，热载流子注入可能发生最多。

参考图10B，图示了第一选定接地选择线SEL_GSL1、第二选定接地选择线SEL_GSL2和第三选定接地选择线SEL_GSL3的预脉冲恢复时间被调整的情况。

第一选定接地选择线SEL_GSL1的电压可以在第二时间T2'之后减小并且在第四时间T4'减小到接地选择晶体管的阈值电压GST Vth，并且可以在第四时间T4'之后减小到关断电压。

第二选定接地选择线SEL_GSL2的电压可以在第一时间T1'之后减小并且在第四时间T4'减小到接地选择晶体管的阈值电压GST Vth，并且可以在第四时间T4'之后减小到关断电压。

第三选定接地选择线SEL_GSL3的电压可以在第三时间T3'之后减小并且在第四时间T4'减小到接地选择晶体管的阈值电压GST Vth，并且可以在第四时间T4'之后减小到关断电压。

与图10A的情况相比较，连接到第一选定接地选择线SEL_GSL1和第三选定接地选择线SEL_GSL3的接地选择晶体管被关断时的时间可以与连接到第二选定接地选择线SEL_GSL2的接地选择晶体管被关断时的时间相同。因此，当连接到第一选定接地选择线SEL_GSL1和第三选定接地选择线SEL_GSL3的接地选择晶体管被关断时，未选字线UNSEL_WL的电压与读取过电压之间的差(ΔV1'、ΔV3')可以减小到与第二选定接地选择线SEL_GSL2相同或基本上相同的水平(ΔV2')，因此热载流子注入可以减少。

图11是用于描述根据一些示例实施例的预脉冲恢复操作的图。可以参考图1和图10A描述图11。参考图11，直到第一时间T1”，预脉冲恢复管理器124-1可以通过对多条选定接地选择线SEL_GSL1、SEL_GSL2和SEL_GSL3施加第一电压来将多条选定接地选择线SEL_GSL1、SEL_GSL2和SEL_GSL3的电压增大到预脉冲电压。在第一时间T1”之后，预脉冲恢复管理器124-1可以通过均等地控制选定接地选择线SEL_GSL1、SEL_GSL2和SEL_GSL3的电压梯度来将其电压减小到关断电压VOFF。

与图10A的情况相比较，当连接到第一选定接地选择线SEL_GSL1和第三选定接地选择线SEL_GSL3的接地选择晶体管被关断时，未选字线UNSEL_WL的电压与读取过电压VREAD之间的差(ΔV1”、ΔV3”)可以减小到与第二选定接地选择线SEL_GSL2相同或基本上相同的电平(ΔV2”)，因此热载流子注入可以减少。

图12是用于描述根据一些示例实施例的单元串结构的图。参考图12，单元串可以跨越第一堆叠STACK1和第二堆叠STACK2延伸。第一堆叠STACK1可以包括第一沟道孔511、多条字线512至515、第一导电插塞516和第一金属层517。

多条字线512至515可以包括诸如钨、镍、钴或钽之类的金属、诸如硅化钨、硅化镍、硅化钴或硅化钽之类的金属硅化物、或它们的任何组合。

第一沟道孔511可以通过第一导电插塞516、第一金属层517和第二金属层521连接到第二沟道孔523。另外，第一沟道孔511可以包括连接到多条字线512至515的存储单元晶体管。

第二堆叠STACK2可以包括第二沟道孔523、第二金属层521、第二导电插塞524和串选择线522。

第二沟道孔523可以包括连接到串选择线522的串选择晶体管。

在一些示例实施例中，串选择线522可以包括与多条字线512至515的材料不同的材料。例如，串选择线可以包括多晶硅。串选择线522可以在与形成多条字线512至515的工艺分开的工艺中形成；然而，发明构思不限于此。

图13是用于描述根据一些示例实施例的预脉冲恢复操作的图。图13可以表示具有图12的结构的单元串的预脉冲恢复操作。可以参考图6和图12描述图13。

参考图13，随时间图示了B串选择线STR_B SSL、C串选择线STR_C SSL和未选字线UNSEL_WL的电压。B串选择线STR_B SSL可以指连接到B串的串选择线，并且C串选择线STR_CSSL可以指连接到C串的串选择线。这里，B串可以指未选单元串当中的单元串，其对于每条接地选择线与选定单元串具有相同的阈值电压分布。例如，在图6中，第一单元串ST1的接地选择线GSL1和GSL2中的每一条的阈值电压分布以及第二单元串ST2的接地选择线GSL1和GSL2中的每一条的阈值电压分布可以彼此相等。在这种情况下，当第一单元串ST1是选定单元串时，第二单元串ST2可以是B串。C串可以指对于每条接地选择线在未选单元串当中相较于选定单元串具有不同的阈值电压分布的单元串。例如，在图6中，C串可以是对于接地选择线GSL1和GSL2中的每一条相较于第一单元串ST1具有不同的阈值电压分布的第七单元串ST7。

第三电压可以被施加到B单元串选择线STR_B SSL直到第四时间T4，以将其电压增大到第二预脉冲电压VPRE2。从第三电压被施加到B串选择线STR_B SSL时的时间到第四时间T4的时段可以被称为B串预脉冲设置时段STR_B SSL PRE PULSE SETUP。在第四时间T4之后，可以对B串选择线STR_B SSL当中与第一工艺特性相对应的第一未选串选择线施加第一负电压以执行预脉冲恢复操作。可以施加第一负电压直到第一未选串选择线的电压达到负恢复电压VNR。第一未选串选择线的电压可以在第五时间T5减小到串选择晶体管的阈值电压Vth以使串选择晶体管关断。这里，第一工艺特性可以指抗热载流子注入的工艺特性(HCI强)。

当串选择晶体管被关断时，单元串的沟道可以升压。单元串的沟道可以通过串选择晶体管被关断时的未选字线UNSEL_WL的电压与读取过电压VREAD之间的差Vch.boost来升压。

在第四时间T4之后，比第一负电压高且比第三电压低的第四电压(例如，接地电压)可以被施加到B串选择线STR_B SSL当中与第二工艺特性相对应的第二未选串选择线以执行预脉冲恢复操作。第二未选串选择线的电压可以在第六时间T6减小到串选择晶体管的阈值电压Vth以使串选择晶体管关断。这里，第二工艺特性可以指易受热载流子注入影响的工艺特性(HCI弱)。

第三电压可以被施加到C串选择线STR_C SSL直到第一时间T1，以将其电压增大到第一预脉冲电压VPRE1。从第三电压被施加到C串选择线STR_C SSL到第一时间T1的时段可以被称为C串预脉冲设置时段STR_CSSL PRE PULSE SETUP。在第一时间T1之后，第一负电压可以被施加到C串选择线STR_C SSL当中与第一工艺特性相对应的第三未选串选择线以执行预脉冲恢复操作。可以施加第一负电压直到第三未选串选择线的电压达到负恢复电压VNR。第三未选串选择线的电压可以在第二时间T2减小到串选择晶体管的阈值电压Vth以使串选择晶体管关断。这里，第一工艺特性可以指抗热载流子注入的工艺特性(HCI强)。

在第一时间T1之后，比第一负电压高的第四电压(例如，接地电压)可以被施加到C串选择线STR_C SSL当中与第二工艺特性相对应的第四未选串选择线以执行预脉冲恢复操作。第四未选串选择线的电压可以在第三时间T3减小到串选择晶体管的阈值电压Vth以使串选择晶体管关断。这里，第一工艺特性可以指易受热载流子注入影响的工艺特性(HCI弱)。

图14是用于描述根据一些示例实施例的预脉冲恢复操作的图。图14可以图示当应用了图6的编码GSL结构和图12的单元串结构两者时接地选择线和串选择线的预脉冲恢复操作。可以参考图1、图6、图12和图13描述图14。图14图示了应用了图6的选定接地选择线和图12的单元串结构的C串的预脉冲恢复操作。然而，这仅仅是示例，并且可以参考图14描述应用了图6的选定接地选择线和图12的单元串结构的B串的预脉冲恢复操作。

参考图14，可以通过对C串选择线STR_C SSL施加第三电压直到第一时间T1来对C串选择线STR_C SSL执行预脉冲设置操作。在第一时间T1之后，可以执行C串选择线STR_CSSL的预脉冲恢复操作。在第一时间T1之后，C串选择线STR_C SSL的电压可以减小以在第三时间T3达到串选择晶体管的阈值电压Vth，并且串选择晶体管可以被关断。

可以通过对选定接地选择线SEL_GSL施加第三电压直到晚于第一时间T1的第二时间T2来对选定接地选择线SEL_GSL执行预脉冲设置操作。在第二时间T2之后，可以执行选定接地选择线SEL_GSL的预脉冲恢复操作。在第二时间T2之后，选定接地选择线SEL_GSL的电压可以减小以在第三时间T3达到接地选择晶体管的阈值电压，并且接地选择晶体管可以被关断。

如参考图14所描述的，当应用图6的编码GSL结构和图12的单元串结构两者时，串选择线的预脉冲恢复操作所需要的时间可以比接地选择线的预脉冲恢复操作所需要的时间长。因此，例如，预脉冲恢复管理器124-1可以如图14所图示的那样控制串选择线和接地选择线的预脉冲恢复开始时间。

图15是图示了根据一些示例实施例的非易失性存储器件的操作方法的流程图。

图15可以表示如图10B所图示的那样调整预脉冲恢复开始时间的情况。可以参考图1和图10B描述图15。

在操作S110中，非易失性存储器件可以接收读取命令。例如，非易失性存储器件可以从图1的存储控制器接收读取命令。

在操作S120中，响应于读取命令，非易失性存储器件可以在字线设置时段期间将多条未选接地选择线的电压从关断电压增大到接通电压，如图9所图示的那样。

在操作S130中，非易失性存储器件可以对第一选定接地选择线施加第一电压，直到字线设置时段内的第一时间。这里，第一选定接地选择线可以指抗热载流子注入的第一工艺特性，并且第一电压可以指用于对第一选定接地选择线执行预脉冲设置操作的电压。

在操作S140中，非易失性存储器件可以在字线设置时段内的第一时间之后对第一选定接地选择线施加比第一电压低的第二电压。第二电压可以指用于对第一选定接地选择线执行预脉冲恢复操作的电压。

在操作S150中，非易失性存储器件可以对第二选定接地选择线施加第一电压，直到字线设置时段内早于第一时间的第二时间。这里，第二选定接地选择线可以指抗热载流子注入的第二工艺特性，并且第一电压可以指用于对第二选定接地选择线执行预脉冲设置操作的电压。

在操作S160中，非易失性存储器件可以在字线设置时段内的第二时间之后对第二选定接地选择线施加第二电压。第二电压可以指用于对第二选定接地选择线执行预脉冲恢复操作的电压。

通过根据第一工艺特性或第二工艺特性来调整预脉冲恢复操作的开始时间，存储器件可以减少热载流子注入并且可以减少预脉冲恢复操作所需要的时间和电力。另外，存储器件可以通过减少热载流子注入来改进存储器件的性能，诸如读取速度。

图16是图示了根据一些示例实施例的存储器件的操作方法的流程图。

图16可以表示如图11所图示的那样调整预脉冲恢复梯度的情况。可以参考图1和图10B描述图16。

在操作S210中，非易失性存储器件可以接收读取命令。例如，非易失性存储器件可以从图1的存储控制器接收读取命令。

在操作S220中，响应于读取命令，非易失性存储器件可以在字线设置时段期间将多条未选接地选择线的电压从关断电压增大到接通电压。

在操作S230中，非易失性存储器件可以通过对多条选定接地选择线施加第一电压直到字线设置时段内的第一时间，来将多条选定接地选择线的电压增大到预脉冲电压。这里，第一电压可以指用于对多条选定接地选择线进行预脉冲设置的电压。

在操作S240中，在第一时间之后，非易失性存储器件可以通过均等地控制多条选定接地选择线的电压梯度来将多条选定接地选择线的电压减小到关断电压，如参考图10B所描述的那样。

通过均等地控制多条选定接地选择线的电压梯度，非易失性存储器件可以减少热载流子注入并且可以减少预脉冲恢复操作所需要的时间和电力。另外，非易失性存储器件可以通过减少热载流子注入来改进存储器件的性能，诸如读取速度。

图17是图示了根据示例实施例的包括非易失性存储器件的系统的框图。

参考图17，系统3000可以包括相机3100、显示器3200、音频3300、调制解调器3400、DRAM 3500a和DRAM 3500b、闪存3600a和闪存3600b(各自包括存储控制器3610和闪存3620)、I/O装置3700a和I/O装置3700b以及应用处理器(AP)3800(包括控制器3810、加速器芯片3820和接口3830)。在一些示例实施例中，图示了系统3000中包括的多个概念硬件部件；然而，发明构思不限于此，并且还可以在其中包括其他部件。

仅在图17中图示了DRAM 3500a和DRAM 3500b；然而，发明构思不限于此，并且当满足AP 3800或加速器芯片3820的带宽、响应速度和电压条件时，可以使用诸如PRAM、SRAM、MRAM、RRAM、FRAM或混合RAM的任何存储器。与I/O装置3700a和I/O装置3700b或闪存3600a和闪存3600b比，DRAM 3500a和DRAM 3500b可以具有相对较小的延时和带宽。当系统3000被通电时，DRAM 3500a和DRAM 3500b可以被初始化和加载有操作系统和应用数据以用作用于操作系统和应用数据的临时存储空间或者用作用于各种软件代码的运行空间。

在DRAM 3500a和DRAM 3500b中，可以执行加法/减法/乘法/除法运算、矢量运算、地址运算和/或快速傅里叶变换(FFT)运算。另外，可以在DRAM 3500a和DRAM 3500b中执行用于推理的运行函数。这里，可以在使用人工神经网络的深度学习算法中执行推理。深度学习算法可以包括用于通过各种数据来训练模型的训练操作和用于用训练后的模型识别数据的推理操作。作为一些示例实施例，由用户通过相机3100捕获的图像可以被信号处理并且存储在DRAM 3500b中，并且加速器块或加速器芯片3820可以执行用于通过使用存储在DRAM 3500b中的数据和用于推理的函数来识别数据的AI数据操作。

系统3000可以包括容量比DRAM 3500a和DRAM 3500b大的多个存储装置或多个闪存3600a和闪存3600b。加速器块或加速器芯片3820可以通过使用闪存3600a和闪存3600b来执行训练操作和AI数据操作。在一些示例实施例中，通过使用存储控制器3610中包括的操作装置，闪存3600a和闪存3600b可以改进或更高效地执行由AP 3800和/或加速器芯片3820执行的训练操作和推理AI数据操作。闪存3600a和闪存3600b可以存储通过相机3100拍摄的图片或者可以存储通过数据网络接收到的数据。例如，闪存3600a和闪存3600b可以存储增强现实/虚拟现实、高清晰度(HD)或超高清晰度(UHD)内容。

闪存3600a和闪存3600b可以包括参考图1和图2描述的控制电路。控制电路可以执行控制，使得在对连接到单元串的字线、串选择线和/或接地选择线等的预脉冲操作之后执行预脉冲恢复操作。

在一些示例实施例中，控制电路可以执行控制，使得第一电压被施加到连接至存储单元阵列的多条选定接地选择线当中与第一工艺特性相对应的第一选定接地选择线，直到字线设置时段内的第一时间。

控制电路可以通过执行控制使得在字线设置时段内的第一时间之后比第一电压低的第二电压被施加到第一选定接地选择线来控制预脉冲恢复操作。

另外，控制电路可以执行控制，使得第一电压被施加到多条选定接地选择线当中与第二工艺特性相对应的第二选定接地选择线直到字线设置时段内早于第一时间的第二时间，并且在字线设置时段内的第二时间之后第二电压被施加到第二选定接地选择线。

在一些示例实施例中，控制电路可以执行控制，使得通过对多条选定接地选择线施加第一电压直到字线设置时段内的第一时间，多条选定接地选择线的电压增大到预脉冲电压，并且在第一时间之后通过均等地控制选定接地选择线的电压梯度，其电压减小到关断电压。

当在本说明书中结合数值使用术语“大约”或“基本上”时，相关数值旨在包括所述数值左右的制造或操作公差(例如，±10％)。此外，当结合几何形状使用“大体上”和“实质上”时，不旨在要求几何形状的精度，但是形状的宽容度在本公开的范围内。此外，不管数值或形状是否被修饰为“大约”或“基本上”，都将理解，这些值和形状应当被解释为包括所述数值或形状左右的制造或操作公差(例如，±10％)。

如本文所描述的，根据任何示例实施例的任何电子装置和/或它们的部分可以包括以下项的一个或更多个实例，可以被包括在以下项的一个或更多个实例中，并且/或者可以由以下项的一个或更多个实例实现：处理电路系统，诸如包括逻辑电路的硬件；硬件/软件组合，诸如运行软件的处理器；或它们的任何组合。例如，处理电路系统更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)、微计算机、现场可编程门阵列(FPGA)以及可编程逻辑单元、微处理器、专用集成电路(ASIC)、神经网络处理单元(NPU)、电子控制单元(ECU)、图像信号处理器(ISP)等。在一些示例实施例中，处理电路系统可以包括存储指令的程序的非暂时性计算机可读存储装置(例如，存储器)(例如DRAM装置)，以及被配置为运行指令的程序以实现由根据任何示例实施例的任何装置、系统、模块、单元、控制器、电路、架构和/或它们的部分中的一些或全部执行的功能和/或方法的处理器(例如，CPU)，和/或它们的任何部分。

虽然已经参考发明构思的示例实施例具体说明和描述了发明构思，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中做出形式和细节上的各种改变。