预充电公共源极线的存储器装置及其操作方法

相关申请的交叉引用

本申请基于并且要求于2023年1月3日在韩国知识产权局提交的韩国专利申请No.10-2023-0000899的优先权，其公开以引用方式全文并入本文中。

技术领域

本发明构思的各方面涉及一种存储器装置，更具体地说，涉及一种用于为公共源极线预充电的存储器装置。

背景技术

随着存储器的集成度增大，堆叠的字线的数量可增大。随着字线的数量增大，字线的电容可增大并且电荷泵设置字线所消耗的功率可增大。

为了提高读操作或验证操作的速度，有必要缩短字线设置时间。

发明内容

本发明构思的各方面提供了一种存储器装置，其通过在感测操作中的字线设置过程中将电压施加至公共源极线并且经预充电的沟道与字线之间的耦合而增大字线的电压，来为未选择的串的沟道预充电。

根据本发明构思的一方面，提供了一种操作存储器装置的方法，方法包括步骤：在字线设置时段期间将通过电压施加至包括多条未选择的字线和选择的字线的多条字线；在字线设置时段期间在第一时间点将导通电压施加至未选择的地选择线；在字线设置时段期间在第二时间点通过将预充电电压施加至公共源极线来增大多条字线的电压；

在字线设置时段期间在第三时间点将截止电压施加至未选择的地选择线；以及在字线设置时段期间在第四时间点将地电压施加至公共源极线。

根据本发明构思的另一方面，提供了一种存储器装置，包括：存储器单元阵列，其包括连接至公共源极线的多个串；连接至多个串的多条字线；连接至多个串的多条地选择线；以及连接至多个串的多条串选择线，其中，在第一时间点将导通电压施加至多条地选择线中的未选择的地选择线，在第二时间点将预充电电压施加至公共源极线，在第三时间点将截止电压施加至未选择的地选择线，以及在第四时间点将地电压施加至公共源极线。

根据本发明构思的另一方面，提供了一种操作存储器装置的方法，方法包括：将第一通过电压施加至多条字线；将导通电压施加至未选择的地选择线；通过将预充电电压施加至公共源极线将多条字线的电压增大至高于第一通过电压的第二通过电压；将截止电压施加至未选择的地选择线；将地电压施加至公共源极线；以及通过将读电压施加至多条字线中的选择的字线来感测数据。

附图说明

将从下面结合附图的详细描述中，更加清楚地理解实施例，在

附图中：

图1是示出根据实施例的存储器装置的图；

图2是示意性地示出根据实施例的图1的存储器装置的结构的图；

图3是示出作为示例的图1的存储器单元阵列的图；

图4是示出根据实施例的存储器单元阵列中包括的存储器块的示例的电路图；

图5是示出根据实施例的存储器块的透视图；

图6是示出根据实施例的存储器单元阵列的图；

图7是示出根据实施例的操作存储器装置的方法的流程图；

图8A和图8B是示出根据实施例的存储器装置的感测操作的时序图；

图9A至图9C是示出根据实施例的在字线设置时段中施加至存储器装置的电压的图；

图10是示出根据实施例的存储器装置的图；

图11是示出根据实施例的存储器系统的图；

图12是示出根据比较例的存储器装置的感测操作的时序图；

图13是示出根据实施例的电荷泵系统的框图；

图14是示出根据实施例的存储器装置的感测操作的时序图；

图15是示出根据实施例的存储器装置的感测操作的时序图；

图16是示出根据实施例的存储器块的一部分的透视图；

图17是示出在四电平单元(QLC)模式下的阈电压分布的图；

图18是示出根据实施例的在第二感测操作中用于施加预脉冲的条件的时序图；

图19是示出根据实施例的存储器装置的图；

图20是示出根据实施例的地选择晶体管的阈电压的图；

图21是示出根据实施例的存储器装置的感测操作的时序图；以及

图22是示出根据实施例的存储器装置的图。

具体实施方式

下文中，将参照附图描述本发明构思的各实施例。

图1是示出根据实施例的存储器装置1的图。

参照图1，存储器装置1可包括电压生成器21、行解码器22、公共源极线(CSL)驱动器23、页缓冲器(PB)单元24、控制逻辑电路25、接口电路26、电荷泵系统27和存储器单元阵列30。电压生成器21、行解码器22、CSL驱动器23、页缓冲器单元24、控制逻辑电路25、接口电路26和电荷泵系统27可被包括在外围电路20中。

存储器装置1可包括NAND闪速存储器、竖直NAND(VNAND)闪速存储器、NOR闪速存储器、电阻式随机存取存储器(RRAM)、相变存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)和自旋转移力矩随机存取存储器(STT-RAM)。另外，存储器装置1可按照三维阵列结构实施。本发明构思可应用于其中电荷存储层由导电浮栅构成的闪速存储器装置，也可应用于其中电荷存储层由绝缘层构成的电荷捕获闪存(CTF)。下文中，存储器装置1将被称作VNAND闪速存储器装置。

存储器单元阵列30包括多个存储器块BLK1至BLKz，其中z是2或更大的整数。存储器块BLK1至BLKz中的每一个经字线WL、至少一条串选择线SSL和至少一条(例如，“第一”)地选择线GSL连接至行解码器22，并且经位线BL连接至页缓冲器单元24，其中字线WL可按照堆叠的板的形式实施。

所述多个存储器块BLK1至BLKz中的每一个在衬底上在第一方向和第二方向(与第一方向不同)上排列，并且包括在(垂直于在第一方向和第二方向上形成的平面的)第三方向上排列的三维结构的多个串。所述多个串中的每一个由在位线与公共源极线之间串联的至少一个串选择晶体管、多个存储器单元和至少一个地选择晶体管构成。所述多个存储器单元中的每一个可存储至少一个比特。在一些实施例中，所述多个串中的每一个可包括在所述至少一个串选择晶体管与所述多个存储器单元之间的至少一个虚设单元。在一些实施例中，所述多个串中的每一个可包括在所述多个存储器单元与所述至少一个地选择晶体管之间的至少一个虚设单元。

控制逻辑电路25通常可控制存储器装置1中的各种操作。控制逻辑电路25可响应于来自接口电路26的命令CMD和/或地址ADDR输出各种控制信号。例如，控制逻辑电路25可输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。

行解码器22可响应于行地址X-ADDR选择所述多个存储器块BLK1至BLKz之一。另外，行解码器22可经字线WL、至少一条串选择线SSL和至少一条地选择线GSL连接至存储器单元阵列30。行解码器22可利用行地址X-ADDR选择字线WL、串选择线SSL和地选择线GSL。

页缓冲器单元24可经位线BL连接至存储器单元阵列30。页缓冲器单元24可实施为接收列地址Y-ADDR。页缓冲器单元24可利用列地址Y-ADDR选择位线BL。

页缓冲器单元24可从接口电路26接收数据并且将接收的数据存储在存储器单元阵列30中。页缓冲器单元24也可从存储器单元阵列30读数据并且将读的数据提供至接口电路26。接口电路26可经DQ引脚发送/接收数据。

电压生成器21可包括电荷泵系统27。电荷泵系统27是一种DC-DC转换器并且可通过使输入电压EVC步进或步降来生成输出电压IVC。输出电压IVC可为施加至串选择线SSL、字线WL和地选择线GSL的驱动电压中的至少一个。电荷泵系统27可通过调整被提供输入电压EVC的泵级的数量控制输出电压IVC的电平。可在下面参照图13详细描述电荷泵系统27。

在实施例中，控制逻辑电路25可生成用于控制CSL驱动器23的CSL控制信号SCSL。

CSL驱动器23可接收CSL电压Vcsl并且将对应于CSL电压Vcs 1的电压提供至公共源极线CSL。在一些实施例中，CSL驱动器23可转换CSL电压Vcsl并且将转换的电压提供至公共源极线CSL。可从电压生成器21产生CSL电压Vcsl。

在用于读操作的字线设置中，可将相对高的通过电压施加至字线WL，以使存储器单元导通。因此，电荷泵系统27可生成电平高于输入电压EVC的电平的输出电压IVC。随着字线WL的数量增加，字线WL的电容可增大，并且字线设置时间可由于字线WL的增大的电容而增大。可增加激活的电荷泵的数量，以减少字线设置时间。然而，由电荷泵系统27消耗的功率可随着电荷泵的数量增大而增大。

根据实施例，CSL驱动器23可在字线设置期间通过将CSL电压Vcsl施加至公共源极线CSL来为未选择的串的沟道预充电。字线WL可向上耦合达到为未选择的串的沟道预充电施加的电压的电平。因此，字线WL的电压可快速达到目标电平。例如，通过在字线设置期间将CSL电压Vcsl施加至公共源极线CSL，可在保持电荷泵的数量的同时减少字线设置时间。

根据实施例，通过在字线设置中将CSL电压Vcsl施加至公共源极线CSL，激活的泵电路的数量可减少，从而减小读操作中的功耗。此外，字线设置时间可减少，因此读速度可提高。

图2是示意性地示出根据实施例的图1的存储器装置的结构的图。虽然外围上单元(COP)结构在图2中示为存储器装置1的实施的示例，但是实施例不限于此，并且存储器装置1可通过各种结构实施。

参照图2，存储器装置1可包括第一半导体层L1和第二半导体层L2，并且第一半导体层L1可相对于第二半导体层L2在竖直方向VD上堆叠。具体地说，第二半导体层L2可在竖直方向VD上布置在第一半导体层L1下方，因此，第二半导体层L2可靠近衬底布置。

在实施例中，图1中的存储器单元阵列30可形成在第一半导体层L1中，并且图1中的外围电路20可形成在第二半导体层L2中。因此，存储器装置1可具有其中存储器单元阵列30位于外围电路20上方的结构，即，COP结构。COP结构可有效地减小水平方向上的面积并且提高存储器装置1的集成度。

在实施例中，第二半导体层L2可包括衬底，并且外围电路20可通过在衬底上形成晶体管和用于为晶体管布线的金属图案而形成在第二半导体层L2中。在外围电路20形成在第二半导体层L2中之后，可形成包括存储器单元阵列30的第一半导体层L1，并且可形成用于将存储器单元阵列30的字线WL和位线BL电连接至形成在第二半导体层L2中的外围电路20的金属图案。例如，位线BL可在第一水平方向HD1上延伸，字线WL可在第二水平方向HD2上延伸。

图3是示出作为示例的图1中的存储器单元阵列的图。

参照图3，存储器单元阵列30可包括多个存储器块BLK0至BLKi，其中i可为正整数。所述多个存储器块BLK0至BLKi中的每一个可具有三维结构(或者竖直结构)。具体地说，所述多个存储器块BLK0至BLKi中的每一个可包括在竖直方向VD上延伸的多个NAND串。所述多个NAND串可沿着第一水平方向HD1和第二水平方向HD2彼此间隔开特定距离。所述多个存储器块BLK0至BLKi可通过行解码器(图1中的22)选择。例如，行解码器22可从所述多个存储器块BLK0至BLKi中选择对应于块地址的存储器块。

图4是示出根据实施例的存储器单元阵列中包括的存储器块的示例的电路图。

参照图4，存储器单元阵列(例如，图1中的30)可为VNAND闪速存储器的存储器单元阵列并且可包括多个存储器块。存储器块BLK0可包括多个NAND单元串NS11至NS33、多条字线WL1至WL8、多条位线BL1至BL3、多个地选择线GSL1至GSL3、多个串选择线SSL1至SSL3和公共源极线CSL。NAND单元串的数量、字线的数量、位线的数量、地选择线的数量以及串选择线的数量可根据实施例变化。

NAND单元串NS11、NS21和NS31设置在第一位线BL1与公共源极线CSL之间；NAND单元串NS12、NS22和NS32设置在第二位线BL2与公共源极线CSL之间；并且NAND单元串NS13、NS23和NS33设置在第三位线BL3与公共源极线CSL之间。每个NAND单元串(例如，NS11)可包括串联连接的串选择晶体管SST、多个存储器单元MC1至MC8和地选择晶体管GST。

串选择晶体管SST连接至对应的串选择线SSL1至SSL3。所述多个存储器单元MC1至MC8分别连接至对应的字线WL1至WL8。地选择晶体管GST连接至对应的地选择线GSL1至GSL3。串选择晶体管SST连接至对应的位线BL1至BL3，地选择晶体管GST连接至公共源极线CSL。

相同高度的字线(例如，WL1)共同彼此连接，串选择线SSL1至SSL3彼此分离，地选择线GSL1至GSL3也彼此分离。例如，当对连接至第一字线WL1并且单元串NS11、NS12和NS13中包括的存储器单元进行编程时，选择第一字线WL1和第一串选择线SSL1。地选择线GSL1至GSL3中的至少两条可共同彼此连接。

图5是示出根据实施例的存储器块的透视图。

参照图5，存储器块BLKa在垂直于衬底SUB的方向上形成。衬底SUB具有第一导电类型(例如p型)，并且设有在衬底SUB上在第二水平方向HD2上延伸的公共源极线CSL，并且掺有第二导电类型(例如，n型)的杂质。在两条邻近的公共源极线CSL之间的衬底SUB的区上，在第二水平方向HD2上延伸的多个绝缘层IL按次序设置在竖直方向VD上，并且所述多个绝缘层IL在竖直方向VD上隔开特定距离。例如，所述多个绝缘层IL可包括诸如氧化硅的绝缘材料。

在两条邻近的公共源极线CSL之间的衬底SUB的区上，设有多个柱P，其在第一水平方向HD1上按次序排列并且在竖直方向VD上穿过所述多个绝缘层IL。例如，所述多个柱P可穿过所述多个绝缘层IL并且接触衬底SUB。具体地说，每个柱P的表面层S可包括第一类型的硅材料并且可用作沟道区，同时每个柱P的内层I可包括诸如氧化硅或气隙的绝缘材料。

在两条邻近的公共源极线CSL之间的区中，电荷存储层CS设置在绝缘层IL、柱P和衬底SUB的暴露的表面上。电荷存储层CS可包括栅极绝缘层(还称作“隧穿绝缘层”)、电荷捕获层和阻挡绝缘层。例如，电荷存储层CS可具有氧化物-氮化物-氧化物(ONO)结构。另外，在两条邻近的公共源极线CSL之间的区中，诸如选择线GSL和SSL和字线WL0至WL7的栅电极GE设置在电荷存储层CS的暴露的表面上。

漏极或漏极接触件DR分别设置在所述多个柱P上。例如，漏极或漏极接触件DR可包括掺有第二导电类型的杂质的硅材料。在第一水平方向HD1上延伸并且在第二水平方向HD2上彼此间隔开特定距离的位线BL1至BL3设置在漏极DR上。

图6是示出根据实施例的存储器单元阵列的图。

参照图6，存储器单元阵列30可包括存储器块BLKa和BLKb。存储器块BLKa和BLKb可由字线切部在物理上分离。因此，连接至存储器块BLKa的字线WL1至WL8和连接至存储器块BLKb的字线WL1′至WL8′可独立地控制。可省略参照图5的上面描述，存储器块BLKa的描述也可应用于存储器块BLKb。

存储器块BLKa可包括可分别连接至位线BL1至BL4的柱P1至P4。柱P1至P4中的每一个可包括构成一串的晶体管。

柱P1至P4可通过地选择线GSL1和GSL2电连接至衬底SUB。地选择线GSL1可与地选择线GSL2在物理上分离。因此，柱P1和P2以及柱P3和P4可独立地电连接至衬底SUB。

柱P1至P4可通过串选择线SSL1和SSL2电连接至位线BL1至BL4。串选择线SSL1和SSL2可在物理上分离。

虽然未示出，但是串选择线SSL1至SSL4中的每一条可由独立控制的多个层构成。

图7是示出根据实施例的操作存储器装置的方法的流程图。下面可参照图1和图6描述图7。可在感测操作的字线设置时段中执行图7中的操作存储器装置的方法。感测操作可为读操作或验证操作。

参照图7，存储器装置1可将通过电压施加至所述多条字线WL1至WL8，以进行字线设置(S710)。通过电压可具有使连接至所述多条字线WL1至WL8的存储器单元导通的电压电平。

存储器装置1可将导通电压施加至未选择的地选择线GSL2(S720)。导通电压可为使晶体管导通的电压，截止电压可为使晶体管截止的电压。未选择的地选择线可指未电连接至选择的串的地选择线。选择的地选择线可指电连接至选择的串的地选择线。例如，参照图6，当柱P1包括选择的存储器单元时，地选择线GSL1可为选择的地选择线，并且地选择线GSL2可为未选择的地选择线。选择的存储器单元可指受到感测操作的存储器单元。通过将导通电压施加至未选择的地选择线GSL2，柱P3和P4可连接至衬底SUB。此外，存储器装置1可将截止电压施加至选择的地选择线GSL1。

存储器装置1可通过对公共源极线CSL预充电来增大所述多条字线的电压(S730)。具体地说，施加至公共源极线CSL的CSL电压Vcsl可转移至通过柱P3和P4形成的未选择的串的沟道。所述多条字线WL1至WL8的电压电平可通过由沟道的电压电平向上耦合而增大。例如，所述多条字线WL1至WL8的电压斜率可通过CSL电压Vcsl增大。

存储器装置1可将截止电压施加至未选择的地选择线GSL2(S740)。因此，通过柱P3和P4形成的未选择的串可与衬底SUB电分离。

存储器装置1可将地电压GND施加至公共源极线CSL(S750)。

根据实施例，通过基于CSL电压Vcs l为未选择的串的沟道预充电，字线的电压可向上耦合并且字线设置时间可缩短。

图8A和图8B是示出根据实施例的存储器装置的感测操作的时序图。可参照图1和图6在下面描述图8A和图8B。

参照图8A，感测操作可包括字线(WL)设置时段、第一感测时段、第二感测时段和字线恢复(WL RCY)时段。虽然示出了第一感测时段和第二感测时段，但是感测时段的数量不限于此。可假设选择的存储器单元被包括在通过柱P1形成的串中。例如，通过柱P1形成的串可为选择的串，并且通过柱P2至P4形成的串可为未选择的串。串选择线SSL1可为选择的串选择线，串选择线SSL2至SSL4可为未选择的串选择线。

从第一时间点t 11开始，可将第一通过电压Vpass 1施加至未选择的字线和选择的字线。因此，未选择的字线和选择的字线的电压电平可朝着第一通过电压Vpass 1的电平增大。第一通过电压Vpass 1可为例如5V。

在第一时间点t 11，导通电压Von可施加至串选择线SSL1至SSL4。连接至串选择线SSL1至SSL4的存储器单元可通过施加导通电压Von而导通，并且串的沟道电平可通过将串的沟道连接至具有地GND电平的位线BL1至BL4被初始化。

在第一时间点t 11，截止电压Voff可被施加至地选择线GSL1，并且导通电压Von可被供应至地选择线GSL2。由于选择的存储器单元被包括在柱P1的串中，因此地选择线GSL1可为选择的地选择线，地选择线GSL2可为未选择的地选择线。

在第二时间点t 12，公共源极线CSL可被预充电至CSL电压Vcsl电平。随着CSL电压Vcs l的施加，未选择的串的沟道可被预充电。未选择的字线和选择的字线的电压可由于未选择的串的沟道与字线之间的耦合而增大。

在第三时间点t 13，未选择的字线和选择的字线的电压电平可达到第二通过电压Vpass2的电平。未选择的字线和选择的字线的电压电平达到第二通过电压Vpass2所用的时间(即，从第一时间点t 11至第三时间点t 13的时间段)可被称作第一设置时间tsu1。第二通过电压Vpass2的电平可高于第一通过电压Vpass 1的电平。例如，第二通过电压Vpass2可为6V。

在第四时间点t 14，截止电压Voff可施加至未选择的串选择线SSL2至SSL4和未选择的地选择线GSL2。

在第五时间点t 15，地电压可施加至公共源极线CSL。此外，导通电压Von可在第五时间点t 15施加至选择的地选择线GSL1。因此，通过柱P1形成的选择的串可电连接至第一位线BL1。

在第一感测时段和第二感测时段中，施加至未选择的字线的电压可保持在第二通过电压Vpass2。在第一感测时段中，施加至选择的字线的电压可调整为第一读电压Vread1。在第一感测时段期间，页缓冲器单元24可感测存储在选择的存储器单元中的至少一个比特。在第二感测时段中，施加至选择的字线的电压可调整为第二读电压Vread2。在第二感测时段期间，页缓冲器单元24可从选择的存储器单元中感测未在第一感测时段中感测到的另一比特。

在字线恢复时段期间，可对串选择线SSL1至SSL4、地选择线GSL1和GSL2、未选择的字线和选择的字线执行恢复操作。

参照图8B，与图8A不同，从字线设置时段的第一时间点t 11至第四时间点t 14，截止电压Voff可施加至串选择线SSL3和SSL4。

图9A至图9C是示出根据实施例的在字线设置时段期间施加至存储器装置的电压的图。

图9A是示出图8B中的第一时间点t 11和第二时间点t 12之间的存储器单元阵列30的图。

参照图9A，在字线WL1至WL8中，连接至选择的存储器单元MC的字线WL5可被称作选择的字线，并且其他字线WL1至WL4和WL6至WL8可被称作未选择的字线。此外，邻近于选择的字线WL5的字线WL4和WL6可被称作邻近的字线。第一通过电压Vpass 1可施加至字线WL1至WL8。

存储器单元阵列30中包括的存储器单元串可分为串A、串B和串C。串A是选择的单元串并且可包括选择的存储器单元MC。串B和串C是未选择的单元串并且可不包括选择的存储器单元MC。参照图9A，在感测时段期间，串A可连接至第一位线BL1和公共源极线CSL。在感测时段期间，串B可连接至公共源极线CSL，而不连接至第二位线BL2。串A和串B可共享地选择线GSL1。在感测时段期间，串C可不连接至第三位线BL3和第四位线BL4，而连接至公共源极线CSL。

第一时间点t 11和第二时间点t 12之间的时间段可被称作沟道初始化时段。在沟道初始化时段中，串A、串B和串C的沟道可初始化至地电平。沟道可通过在位线的方向上经串A和串B的沟道泄放电流而被初始化，并且沟道可在公共源极线的方向上经串C的沟道泄放电流而被初始化。位线BL1至BL4和公共源极线CSL可具有地电平。

具体地说，通过将导通电压Von施加至串选择线SSL1和SSL2，将截止电压Voff施加至地选择线GSL1，并且将第一通过电压Vpass 1施加至字线WL1至WL8，串A和串B的沟道可在位线BL1和BL2的方向上初始化。

通过将截止电压Voff施加至串选择线SSL3和SSL4，将导通电压Von施加至地选择线GSL2，和将通过电压Vpass施加至字线WL1至WL8，串C的沟道可在公共源极线CSL的方向上初始化。

导通电压Von可在第一时间点t 11和第二时间点t 12之间施加至串选择线SSL3和SSL4，如图8A所示。

图9B是示出图8B中的第二时间点t 12和第三时间点t 13之间的存储器单元阵列30的图。

CSL电压Vcsl可施加至公共源极线CSL。串C的沟道可通过在公共源极线CSL的方向上的电流预充电。字线WL1至WL8可与串C的预充电的沟道耦合。例如，字线WL1至WL8的电压电平可通过串C的沟道的电压电平向上耦合而增大。

字线WL1至WL8可从近向至远向被驱动。例如，在近向上施加的电压可在远向上转移。根据实施例，由于字线WL1至WL8的电压电平可通过在公共源极线CSL的方向上为串C的沟道预充电而向上耦合，因此远向和近向之间的设置时间偏差可减少。

此外，可由于串的沟道与字线WL1至WL8之间的电压差而发生阈电压分布的移位(即，读干扰)。根据实施例，串C的沟道与字线WL1至WL8之间的电压差与公共源极线CSL的电压电平为地电平的情况相比可减小。因此，可防止读干扰。

在第一时间点t 11和第三时间点t 13之间，导通电压Von可施加至串选择线SSL3和SSL4，如图8A所示。

图9C是示出在图8A和图8B中在第五时间点t 15的存储器单元阵列30的图。

公共源极线CSL可恢复至地电平，并且导通电压Von可施加至串选择线SSL1，并且截止电压Voff可施加至串选择线SSL2、SSL3和SSL4。字线WL1至WL8的电压可为第二通过电压Vpass2。连接至字线WL1至WL8的存储器单元可通过将第二通过电压Vpass2施加至字线WL1至WL8而导通。

图10是示出根据实施例的存储器装置的图。

为简明起见，将省略与以上参照图1的描述相同的图10所示的实施例的细节。

参照图10，存储器装置2可包括温度传感器28。控制逻辑电路25可从温度传感器28获得关于存储器装置2的温度的信息。控制逻辑电路25可根据存储器装置2的温度控制CSL驱动器23来调整CSL电压Vcs l。例如，CSL驱动器23可被控制为使得随着存储器装置2的温度升高，将较高的CSL电压Vcsl施加至公共源极线CSL。

具体地说，由于当存储器装置2的温度升高时积极地发生热载流子注入(HCI)，阈电压分布的位移量可由于读干扰增大。根据实施例，通过随着存储器装置2的温度增大而增大CSL电压Vcsl的电平，阈电压分布的位移量可由于读干扰而减小。

图11是示出根据实施例的存储器系统的图。

参照图11，存储器系统4可包括非易失性存储器(NVM)10和存储控制器3。

非易失性存储器10可对应于图1中的存储器装置1或者图10中的存储器装置2。存储控制器3可存储关于编程/擦除(P/E)循环、读计数或存储器系统4的温度的信息。虽然未示出，但是关于PE循环、读计数或温度的信息可存储在位于存储控制器3内或外的存储器中。PE循环可表示存储器块(例如，图1中的BLK1)的擦除的次数。读计数可表示针对连接至一条字线的至少一个存储器单元的读的次数。PE循环或读计数越大，越容易由于存储电荷的绝缘层中出现裂纹导致出现阈电压分布的移位。因此，根据实施例的存储控制器3可通过基于关于PE循环、读计数或存储器系统4的温度的信息生成CSL控制信号SCSL来提高读操作的可靠性。

例如，存储控制器3可生成CSL控制信号SCSL，从而随着PE循环增加，更高的电压在字线设置时段中施加至公共源极线CSL。可替换地，存储控制器3可生成CSL控制信号SCSL，从而随着读计数增加，更高的电压在字线设置时段中施加至公共源极线CSL。可替换地，存储控制器3可生成CSL控制信号SCSL，从而随着存储器系统4的温度升高，更高的电压在字线设置时段中施加至公共源极线CSL。

图12是示出根据比较例的存储器装置的感测操作的时序图。

为简明起见，省略了与上面参照图8A或图8B的描述相同的图12所示的时序图的细节。

从第一时间点t21至第四时间点t24的时段可为字线设置时段。在字线设置时段期间，第二通过电压Vpass2可施加至选择的字线和未选择的字线。

在第二时间点t22，截止电压可施加至串选择线SSL2、SSL3和SSL4。

在第三时间点t23的选择的字线和未选择的字线的电压可达到第二通过电压Vpass2。未选择的字线和选择的字线的电压电平达到第二通过电压Vpass2的时间(即，从第一时间点t21至第三时间点t23的时间段)可被称作第二设置时间tsu2。根据图8A和图8B中的实施例，由于字线的电压通过施加至公共源极线CSL的CSL电压Vcsl向上耦合，因此图8A和图8B中的第一设置时间tsu1可为比第二设置时间tsu2更短。

在第四时间点t24，导通电压Von可施加至地选择线GSL1，第一感测时段可开始。

图13是示出根据实施例的电荷泵系统27的框图。

电荷泵系统27可包括电荷泵电路610、级控制电路620和感测电路630。电荷泵系统27可通过使输入电压EVC步进或步降生成输出电压Vpump。输出电压Vpump可为图1中的输出电压IVC。输出电压Vpump可为图1中的CSL电压Vcsl。

电荷泵电路610可包括第一泵电路613至第N泵电路614和第一开关611至第N开关612。第一泵电路613至第N泵电路614可通过导通第一开关611至第N开关612而激活。随着调整第一泵电路613至第N泵电路614中的激活的泵电路的数量，可控制输出电压Vpump的电平或斜率。

感测电路630可将输出电压Vpump的电压电平与参考电平进行比较，并且根据比较结果控制级控制电路620。级控制电路620可控制第一泵电路613至第N泵电路614中的激活的泵电路的数量，即，级的数量。级控制电路620可控制第一泵电路613至第N泵电路614的激活时序。

根据实施例，CSL驱动器23可基于CSL电压Vcsl为公共源极线CSL预充电，并且字线的电压可通过经预充电的公共源极线CSL向上耦合而增大。电荷泵系统27可通过减少用于产生施加至字线的电压的级的数量来减小产生驱动电压消耗的功率。

图14是示出根据实施例的存储器装置的感测操作的时序图。为简单起见，省略与上面参照图8A、图8B或图12的描述相同的图14所示的时序图的细节。

参照图14，可在感测操作的字线设置时段之前执行编程执行和编程恢复。例如，图14中的感测操作可为验证操作。

在编程(PGM)执行时段中，可以通过将编程电压Vpgm施加至选择的字线，将数据编程至连接至选择的字线的存储器单元中。

在编程恢复(PGM RCY)时段中，串选择线SSL1至SSL4、地选择线GSL1和GSL2、选择的字线和未选择的字线的电压电平可恢复至地电平。另一方面，公共源极线CSL的电压可保持在CSL电压Vcsl，在编程恢复时段不恢复。

根据实施例，通过保持编程操作期间预充电的公共源极线CSL的电压直至对验证操作的字线进行设置，可在无需恢复电压的情况下节省恢复公共源极线CSL的时间和功率。

图15是示出根据实施例的存储器装置的感测操作的时序图。为简明起见，省略与上面参照图8A或图8B的描述相同的图14所示的时序图的细节。

参照图15，在第一感测时段结束之后，可在第六时间点t 16将预脉冲施加至地选择线GSL2。串C的沟道可通过施加预脉冲初始化。

第二感测时段中施加至选择的字线的第二读电压Vread2的电平可为负电平。因此，当串C的沟道通过电压充电时，可能由于选择的字线与串C的沟道之间的电压电平差而发生HCI。阈电压分布可能由于HCI而移位。

根据实施例，在执行第二感测操作之前可通过初始化串C的沟道来防止HCI。

如图15所述，预脉冲可基于选择的字线的特征选择性地施加至地选择线GSL2。例如，如果阈电压分布的位移量根据选择的字线的特征相对大，则串C的沟道可通过施加预脉冲初始化。如果阈电压分布的位移量根据选择的字线的特征相对小，则串C的沟道可不初始化。选择的字线的特征可包括选择的字线的堆叠位置、连接至选择的字线的沟道孔的宽度、沟道与选择的字线的端部之间的距离和选择的字线与沟道之间的绝缘层的厚度、以及施加至选择的字线的电压电平中的至少一个。

图16是示出根据实施例的存储器块的一部分的透视图。

参照图16，作为示例，三维结构的存储器块BLK1可包括在竖直方向上交替布置的栅电极GE 710和绝缘层IL 720。另外，沟道结构730可包括沟道732、包围沟道732的外壁的电介质膜结构733、和位于沟道732中的沟道填充膜图案731。上述结构仅是示例，根据一些实施例的三维结构的存储器块BLK1可具有其中执行至少两个蚀刻工艺的各种其它结构。

如图16所示，沟道结构730的宽度w可在竖直向下方向上变窄。由于电荷存储随着宽度w变窄而变得不稳定，与具有相对宽的沟道的第一存储器单元MC1相比，具有相对窄的沟道的第二存储器单元MC2的阈电压分布的位移程度可由于滞留或干扰而相对更大。沟道732的内部直径(即，填充膜图案731的宽度w)可被称作沟道孔的宽度。实施例不限于此，沟道732的外部直径可被称作沟道孔的宽度。

电介质膜结构733的相对低的部分的厚度Ls可比电介质膜结构733的相对高的部分的厚度Ls窄。随着电介质膜结构733的厚度Ls变窄，电荷存储可变得更不稳定。因此，随着存储器单元中包括的电介质膜结构733的厚度Ls变窄，阈电压分布的位移程度可相对大。电介质膜结构733的厚度Ls可被称作字线与沟道之间的绝缘层的厚度。

如图16所示，随着字线的高度h变矮，沟道结构730的宽度w可变得更窄。字线的高度h可被称作字线的堆叠位置。例如，与形成在高位置的第一存储器单元MC1相比，形成在低位置的第二存储器单元MC2的阈电压分布的位移程度可由于干扰而相对较大。

如图16所示，字线的长度D可指字线切部与沟道结构730的侧壁之间的距离。字线的长度D可称作沟道与字线的端部之间的距离。由于沟道结构730在竖直向下的方向上变窄，字线的长度D可在竖直向下的方向上变得更长。例如，与连接至相对短的字线的第一存储器单元MC1相比，连接至相对长的字线的第二存储器单元MC2的阈电压分布的位移程度可由于干扰而相对更大。

根据实施例，当感测来自阈电压分布相对容易移位的存储器单元的数据时，如上面参照图1至图15的描述，可通过在字线设置期间将CSL电压Vcs l施加至公共源极线CSL来防止干扰。

图17是示出四电平单元(QLC)模式下的阈电压分布的图。

参照图17，在QLC模式下，存储器单元的阈电压可形成第一编程状态P1至第十六编程状态P16。四个比特可存储在一个存储器单元中。四个比特可分别被称作MSB、USB、ESB和LSB。MSB可指最高有效位，USB可指次高有效位，LSB可指最低有效位，ESB可指次低有效位。如图17所示，所述多个编程状态可对应于四个不同的比特值。虽然图17中描述了QLC模式，但是实施例不限于此，并且图17的描述可应用于其中多个比特存储在一个存储器单元中的模式，诸如MLC模式、TLC模式等。

对应于第一编程状态P1至第十六编程状态P16的比特值可基于第一读电压VRD1至第十五读电压VRD15区分。例如，参照图17，LSB值可基于第一读电压VRD1、第四读电压VRD4、第六读电压VRD6和第十一读电压VRD11区分；ESB值可基于第三读电压VRD3、第七读电压VRD7、第九读电压VRD9和第十三读电压VRD13区分；USB值可基于第二读电压VRD2、第八读电压VRD8和第十四读电压VRD14区分；MSB值可基于第五读电压VRD5、第十读电压VRD10、第十二读电压VRD12和第十五读电压VRD15区分。在图17中，第一读电压VRD1至第十六读电压VRD16的电平可彼此不同。例如，读电压电平可需要改变15次，以读取对应于第一编程状态P1至第十六编程状态P16的4个比特值。

参照图17，参考电压Vref的电压电平可大于第二读电压VRD2的电压电平且低于第三读电压VRD3的电压值。然而，实施例可不限于此。

图18是示出根据实施例的在第二感测操作中施加预脉冲的条件的时序图。

参照图18，根据实施例，在LSB读时段、ESB读时段、USB读时段或者MSB读时段中，读电压的电平可多次改变。图18中的LSB读时段、ESB读时段、USB读时段或MSB读时段可包括图15中的第一感测时段或第二感测时段。

参照图18，当低于参考电压Vref的第一读电压VRD1和第二读电压VRD2施加至选择的字线时，预脉冲可施加至地选择线GSL2。

例如，可通过将预脉冲施加至地选择线GSL2来初始化串C的沟道，以防止由于低于参考电压Vref的读电压与串C的沟道中保持的电压之间的电压差造成干扰。

通过初始化串C的沟道，可防止读干扰导致的阈电压分布的位移。

图19是示出根据实施例的存储器装置的图。图20是示出根据实施例的地选择晶体管的阈电压的图。

参照图19，与图9A中的存储器单元阵列30不同，存储器单元阵列30′可包括共同连接至串A至串C的上地选择线GSLu和下地选择线GSLd。

连接至上地选择线GSLu和下地选择线GSLd的地选择晶体管GTR1至GTR8中的每一个可被编程以具有第一阈电压vth1或第二阈电压Vth2。

例如，地选择晶体管GTR1、GTR2、GTR7和GTR8可编程为具有第二阈电压vth2，并且地选择晶体管GTR3、GTR4、GTR5和GTR6可编程为具有第一阈电压Vth1。

参照图20，第一阈电压vth1可低于第二阈电压Vth2。

地选择晶体管GTR1、GTR2、GTR7和GTR8中的每一个可在施加第一阈电压vth1和第二阈电压Vth2之间的截止电压Voff时截止，并且可在施加高于第二阈电压Vth2的导通电压Von时导通。

当施加截止电压Voff或导通电压Von时地选择晶体管GTR3、GTR4、GTR5和GTR6中的每一个可导通。

图21是示出根据实施例的存储器装置的感测操作的时序图。下面可参照图19和图20描述图21。

参照图21，图20中的截止电压Voff可在第一时间点t 11与第五时间点t 15之间施加至上地选择线GSLu。由于截止电压Voff大于第一阈电压Vth1且低于第二阈电压Vth2，地选择晶体管GTR1和GTR2可截止，并且地选择晶体管GRT3和GRT4可导通。

图20中的导通电压Von可在第一时间点t 11和第四时间点t 14之间施加至下地选择线GSLd。由于导通电压Von大于第二阈电压Vth2，地选择晶体管GTR5至GTR8可导通。

例如，串C可在第一时间点t 11和第四时间点t 14之间电连接至公共源极线CSL，并且串A和串B可不电连接至公共源极线CSL。因此，如上面参照图9A的描述，串C的沟道可在第一时间点t 11和第二时间点t 12之间在公共源极线CSL的方向上初始化。另外，如上面参照图9B的描述，串C的沟道可在第二时间点t 12和第四时间点t 14之间在公共源极线CSL的方向上预充电。通过施加至公共源极线CSL的电压向上耦合，选择的字线和未选择的字线的电压电平可增大。

由于截止电压Voff在第四时间点t 14与第五时间点t 15之间施加至下地选择线GSLd，串A、串B和串C可不电连接至公共源极线CSL。

图22是示出根据本发明构思的一些实施例的存储器装置500的图。

参照图22，存储器装置500可具有芯片到芯片(C2C)结构。包括单元区的至少一个上芯片和包括外围电路区PERI的下芯片可分别被制造，然后至少一个上芯片和下芯片通过接合方法彼此连接，以实现C2C结构。例如，接合方法可以表示将上芯片的最上金属层中形成的接合金属图案电连接或物理连接到下芯片的最上金属层中形成的接合金属图案的方法。例如，在接合金属图案由铜(Cu)形成的情况下，接合方法可以是Cu-Cu接合方法。可替代地，接合金属图案可由铝(Al)或钨(W)形成。

存储器装置500可包括具有单元区的至少一个上芯片。例如，如图22所示，存储器装置500可包括两个上芯片。然而，上芯片的数量不限于此。在存储器装置500包括两个上芯片的情况下，可分别制造包括第一单元区CELL1的第一上芯片、包括第二单元区CELL2的第二上芯片和包括外围电路区PERI的下芯片，随后可通过接合方法将第一上芯片、第二上芯片和下芯片彼此连接，以制造存储器装置500。第一上芯片可翻转并且随后可通过接合方法连接至下芯片，第二上芯片也可翻转并且随后可通过接合方法连接至第一上芯片。在下文中，第一上芯片和第二上芯片中的每一个的上部和下部将基于第一上芯片和第二上芯片中的每一个翻转之前来定义。换句话说，在图22中，下芯片的上部可表示基于+Z轴向定义的上部，第一上芯片和第二上芯片中的每一个的上部可表示基于-Z轴向定义的上部。然而，本发明构思的实施例不限于此。在某些实施例中，第一上芯片和第二上芯片之一可翻转并且随后可通过接合方法连接到相应的芯片。

存储器装置500的外围电路区PERI以及第一单元区CELL1和第二单元区CELL2中的每一个可包括外部焊盘接合区PA、字线接合区WLBA和位线接合区BLBA。

外围电路区PERI可包括第一衬底210和形成在第一衬底210上的多个电路元件220a、220b和220c。包括一个或多个绝缘层的层间绝缘层215可设置在所述多个电路元件220a、220b和220c上，并且电连接所述多个电路元件220a、220b和220c的多个金属线可设置在层间绝缘层215中。例如，所述多个金属线可包括与所述多个电路元件220a、220b和220c连接的第一金属线230a、230b和230c以及形成在第一金属线230a、230b和230c上的第二金属线240a、240b和240c。所述多个金属线可由各种导电材料中的至少一种形成。例如，第一金属线230a、230b和230c可由具有相对高的电阻率的钨形成，第二金属线240a、240b和240c可由具有相对低的电阻率的铜形成。

在本实施例中，示出和描述了第一金属线230a、230b和230c以及第二金属线240a、240b和240c。然而，本发明构思的实施例不限于此。在某些实施例中，至少一条或多条额外的金属线还可形成在第二金属线240a、240b和240c上。在这种情况下，第二金属线240a、240b和240c可由铝形成，形成在第二金属线240a、240b和240c上的额外金属线中的至少一些可由具有比第二金属线240a、240b和240c的铝的电阻率低的电阻率的铜形成。

层间绝缘层215可设置在第一衬底210上并且可包括诸如氧化硅和/或氮化硅的绝缘材料。

第一单元区CELL1和第二单元区CELL2中的每一个可包括至少一个存储器块。第一单元区CELL1可包括第二衬底310和公共源极线320。多条字线330(331至338)可在垂直于第二衬底310的顶表面的方向(即，Z轴向)上堆叠在第二衬底310上。串选择线和地选择线可设置在字线330上和下，并且所述多条字线330可设置在串选择线与地选择线之间。相似地，第二单元区CELL2可包括第三衬底410和公共源极线420，并且多条字线430(431至438)可在垂直于第三衬底410的顶表面的方向(即，Z轴向)上堆叠在第三衬底410上。第二衬底310和第三衬底410中的每一个可由各种材料中的至少一种形成，并且可为例如硅衬底、硅锗衬底、锗衬底或者具有在单晶硅衬底上生长的单晶外延层的衬底。多个沟道结构CH可形成在第一单元区CELL1和第二单元区CELL2中的每一个中。

在一些实施例中，如区“A1”中所示，沟道结构CH可设置在位线接合区BLBA中，并且可在垂直于第二衬底310的顶表面的方向上延伸，以穿过字线330、串选择线和地选择线。沟道结构CH可包括数据存储层、沟道层和填充绝缘层。沟道层可在位线接合区BLBA中与第一金属线350c和第二金属线360c电连接。例如，第二金属线360c可为位线并且可通过第一金属线350c连接至沟道结构CH。位线360c可在平行于第二衬底310的顶表面的第一方向(例如，Y轴向)上延伸。

在一些实施例中，如区“A2”中所示，沟道结构CH可包括彼此连接的下沟道LCH和上沟道UCH。例如，沟道结构CH可通过形成下沟道LCH的工艺和形成上沟道UCH的工艺形成。下沟道LCH可在垂直于第二衬底310的顶表面的方向上延伸以穿过公共源极线320和下字线331和332。下沟道LCH可包括数据存储层、沟道层和填充绝缘层并且可与上沟道UCH连接。上沟道UCH可穿过上字线333至338。上沟道UCH可包括数据存储层、沟道层和填充绝缘层，并且上沟道UCH的沟道层可与第一金属线350c和第二金属线360c电连接。随着沟道的长度增大，由于制造工艺的特点，可能难以形成具有基本上均匀宽度的沟道。根据本实施例的存储器装置500可包括其宽度均匀度通过由顺序地执行工艺形成的下沟道LCH和上沟道UCH而改进的沟道。

在其中沟道结构CH包括下沟道LCH和上沟道UCH的情况下，如区“A2”中所示，位于下沟道LCH与上沟道UCH之间的边界附近的字线可为虚设字线。例如，与下沟道LCH与上沟道UCH之间的边界邻近的字线332和字线333可为虚设字线。在这种情况下，数据可不存储在连接至虚设字线的存储器单元中。可替换地，对应于连接至虚设字线的存储器单元的页的数量可少于对应于连接至普通字线的存储器单元的页的数量。施加至虚设字线的电压的电平可与施加至普通字线的电压的电平不同，因此，能够减小下沟道LCH与上沟道UCH之间不均匀的沟道宽度对存储器装置的操作的影响。

同时，在区“A2”中，由下沟道LCH穿过的下字线331和332的数量少于由上沟道UCH穿过的上字线333至338的数量。然而，本发明构思的实施例不限于此。在某些实施例中，由下沟道LCH穿过的下字线的数量可等于或多于由上沟道UCH穿过的上字线的数量。此外，设置在第二单元区CELL2中的沟道结构CH的结构特征和连接关系可与设置在第一单元区CELL1中的沟道结构CH的结构特征和连接关系基本上相同。

在位线接合区BLBA中，第一穿通电极THV1可设置在第一单元区CELL1中，第二穿通电极THV2可设置在第二单元区CELL2中。如图22所示，第一穿通电极THV1可穿过所述多条字线330。在某些实施例中，第一穿通电极THV1还可穿过公共源极线320和第二衬底310。第一穿通电极THV1可包括导电材料。可替换地，第一穿通电极THV1可包括由绝缘材料包围的导电材料。第二穿通电极THV2可与第一穿通电极THV1具有相同形状和结构。

在一些实施例中，第一穿通电极THV1和第二穿通电极THV2可通过第一穿通金属图案372d和第二穿通金属图案472d彼此电连接。第一穿通金属图案372d可形成在包括第一单元区CELL1的第一上芯片的底端处，并且第二穿通金属图案472d可形成在包括第二单元区CELL2的第二上芯片的顶端处。第一穿通电极THV1可与第一金属线350c和第二金属线360c电连接。下过孔件371d可形成在第一穿通电极THV1和第一穿通金属图案372d之间，上过孔件471d可形成在第二穿通电极THV2和第二穿通金属图案472d之间。第一穿通金属图案372d和第二穿通金属图案472d可通过接合方法彼此连接。

此外，在位线接合区BLBA中，上金属图案252可形成在外围电路区PERI的最上金属层中，并且具有与上金属图案252相同的形状的上金属图案392可形成在第一单元区CELL1的最上金属层中。第一单元区CELL1的上金属图案392和外围电路区PERI的上金属图案252可通过接合方法彼此电连接。在位线接合区BLBA中，位线360c可与外围电路区PERI中包括的页缓冲器电连接。例如，外围电路区PERI的电路元件220c中的一些可构成页缓冲器，位线360c可通过第一单元区CELL1的上接合金属图案370c和外围电路区PERI的上接合金属图案270c与构成页缓冲器的电路元件220c电连接。

继续参照图22，在字线接合区WLBA中，第一单元区CELL1的字线330可在平行于第二衬底310的顶表面的第二方向(例如，X轴向)上延伸并且可与多个单元接触插塞340(341至347)连接。第一金属线350b和第二金属线360b可依次连接至连接于字线330的单元接触插塞340上。在字线接合区WLBA中，单元接触插塞340可通过第一单元区CELL1的上接合金属图案370b和外围电路区PERI的上接合金属图案270b与外围电路区PERI连接。

单元接触插塞340可与外围电路区PERI中包括的行解码器电连接。例如，外围电路区PERI的电路元件220b中的一些可构成行解码器，并且单元接触插塞340可通过第一单元区CELL1的上接合金属图案370b和外围电路区PERI的上接合金属图案270b与构成行解码器的电路元件220b电连接。在一些实施例中，构成行解码器的电路元件220b的操作电压可与构成页缓冲器的电路元件220c的操作电压不同。例如，构成页缓冲器的电路元件220c的操作电压可大于构成行解码器的电路元件220b的操作电压。

相似地，在字线接合区WLBA中，第二单元区CELL2的字线430可在平行于第三衬底410的顶表面的第二方向(例如，X轴向)上延伸并且可与多个单元接触插塞440(441至447)连接。单元接触插塞440可通过第二单元区CELL2的上金属图案以及第一单元区CELL1的下金属图案和上金属图案和单元接触插塞348与外围电路区PERI连接。

在字线接合区WLBA中，上接合金属图案370b可形成在第一单元区CELL1中，上接合金属图案270b可形成在外围电路区PERI中。第一单元区CELL1的上接合金属图案370b和外围电路区PERI的上接合金属图案270b可通过接合方法彼此电连接。上接合金属图案370b和上接合金属图案270b可由铝、铜或钨形成。

在外部焊盘接合区PA中，下金属图案371e可形成在第一单元区CELL1的下部中，上金属图案472a可形成在第二单元区CELL2的上部中。第一单元区CELL1的下金属图案371e和第二单元区CELL2的上金属图案472a可在外部焊盘接合区PA中通过接合方法彼此连接。类似地，上金属图案372a可形成在第一单元区CELL1的上部中，并且上金属图案272a可形成在外围电路区PERI的上部中。第一单元区CELL1的上金属图案372a和外围电路区PERI的上金属图案272a可通过接合方法彼此连接。

公共源极线接触插塞380和480可设置在外部焊盘接合区PA中。公共源极线接触插塞380和480可由诸如金属、金属化合物和/或掺杂的多晶硅的导电材料形成。第一单元区CELL1的公共源极线接触插塞380可与公共源极线320电连接，第二单元区CELL2的公共源极线接触插塞480可与公共源极线420电连接。第一金属线350a和第二金属线360a可按次序堆叠在第一单元区CELL1的公共源极线接触插塞380上，并且第一金属线450a和第二金属线460a可按次序堆叠在第二单元区CELL2的公共源极线接触插塞480上。

输入/输出焊盘205、405和406可设置在外部焊盘接合区PA中。参照图22，下绝缘层201可覆盖第一衬底210的底表面，第一输入/输出焊盘205可形成在下绝缘层201上。第一输入/输出焊盘205可通过第一输入/输出接触插塞203与设置在外围电路区PERI中的多个电路元件220a中的至少一个连接并且可通过下绝缘层201与第一衬底210分离。另外，侧绝缘层可设置在第一输入/输出接触插塞203和第一衬底210之间，以将第一输入/输出接触插塞203与第一衬底210电隔离。

覆盖第三衬底410的顶表面的上绝缘层401可形成在第三衬底410上。第二输入/输出焊盘405和/或第三输入/输出焊盘406可设置在上绝缘层401上。第二输入/输出焊盘405可通过第二输入/输出接触插塞403和303与设置在外围电路区PERI中的所述多个电路元件220a中的至少一个连接，并且第三输入/输出焊盘406可通过第三输入/输出接触插塞404和304与设置在外围电路区PERI中的所述多个电路元件220a中的至少一个连接。

在一些实施例中，第三衬底410可不设置在其中设置输入/输出接触插塞的区中。例如，如区“B”中所示，第三输入/输出接触插塞404可在平行于第三衬底410的顶表面的方向上与第三衬底410分离，可穿过第二单元区CELL2的层间绝缘层415，以便连接至第三输入/输出焊盘406。在这种情况下，第三输入/输出接触插塞404可通过各种工艺中的至少一种形成。

在一些实施例中，如区“B1”中所示，第三输入/输出接触插塞404可在第三方向(例如，Z轴向)上延伸，并且第三输入/输出接触插塞404的直径可朝着上绝缘层401变得逐渐增大。换句话说，在区“A1”中描述的沟道结构CH的直径可朝着上绝缘层401变得逐渐减小，但是第三输入/输出接触插塞404的直径可朝着上绝缘层401变得逐渐增大。例如，可在第二单元区CELL2和第一单元区CELL1通过接合方法彼此接合之后形成第三输入/输出接触插塞404。

在某些实施例中，如区“B2”中所示，第三输入/输出接触插塞404可在第三方向(例如，Z轴向)上延伸，并且第三输入/输出接触插塞404的直径可朝着上绝缘层401变得逐渐减小。换句话说，如沟道结构CH，第三输入/输出接触插塞404的直径可朝着上绝缘层401变得逐渐减小。例如，第三输入/输出接触插塞404可在第二单元区CELL2和第一单元区CELL1通过接合方法彼此接合之前与单元接触插塞440一起形成。

在某些实施例中，输入/输出接触插塞可与第三衬底410重叠。例如，如区“C”中所示，第二输入/输出接触插塞403可在第三方向(例如，Z轴向)上穿过第二单元区CELL2的层间绝缘层415并且可通过第三衬底410电连接至第二输入/输出焊盘405。在这种情况下，第二输入/输出接触插塞403和第二输入/输出焊盘405的连接结构可按照各种方法实现。

在一些实施例中，如区“C1”中所示，开口408可形成为穿过第三衬底410，第二输入/输出接触插塞403可通过形成在第三衬底410中的开口408直接连接至第二输入/输出焊盘405。在这种情况下，如区“C1”中所示，第二输入/输出接触插塞403的直径可朝着第二输入/输出焊盘405变得逐渐增大。然而，本发明构思的实施例不限于此，并且在某些实施例中，第二输入/输出接触插塞403的直径可朝着第二输入/输出焊盘405变得逐渐减小。

在某些实施例中，如区“C2”中所示，可以形成穿过第三衬底410的开口408，并且接触件407可形成在开口408中。接触件407的端部可连接至第二输入/输出焊盘405，接触件407的另一端部可连接至第二输入/输出接触插塞403。因此，第二输入/输出接触插塞403可通过开口408中的接触件407电连接至第二输入/输出焊盘405。在这种情况下，如区“C2”所示，接触件407的直径可朝着第二输入/输出焊盘405变得逐渐增大，并且第二输入/输出接触插塞403的直径可朝着第二输入/输出焊盘405变得逐渐减小。例如，第二输入/输出接触插塞403可在第二单元区CELL2和第一单元区CELL1彼此接合之前与单元接触插塞440一起形成，并且接触件407可在第二单元区CELL2和第一单元区CELL1彼此接合之后形成。

在某些实施例中，如区“C3”中所示，与区“C2”的实施例相比，止动件409还可形成在第三衬底410的开口408的底端上。止动件409可为与公共源极线420形成在同一层中的金属线。可替换地，止动件409可为与字线430中的至少一个形成在同一层的金属线。第二输入/输出接触插塞403可通过接触件407和止动件409电连接至第二输入/输出焊盘405。

如第二单元区CELL2的第二输入/输出接触插塞403和第三输入/输出接触插塞404，第一单元区CELL1的第二输入/输出接触插塞303和第三输入/输出接触插塞304中的每一个的直径可朝着下金属图案371e变得逐渐减小或者可朝着下金属图案371e变得逐渐增大。

同时，在一些实施例中，可在第三衬底410中形成狭缝411。例如，狭缝411可形成在外部焊盘接合区PA的某一位置处。例如，如区“D”所示，当在平面图中观看时，狭缝411可位于第二输入/输出焊盘405与单元接触插塞440之间。可替换地，当在平面图中观看时，第二输入/输出焊盘405可位于狭缝411与单元接触插塞440之间。

在一些实施例中，如区“D1”所示，狭缝411可穿过第三衬底410形成。例如，狭缝411可用于防止当形成开口408时第三衬底410出现细微裂纹。然而，本发明构思的实施例不限于此，并且在一些实施例中，狭缝411可形成为具有第三衬底410的厚度的从约60％至约70％的深度。

在一些实施例中，如区“D2”所示，导电材料412可形成在狭缝411中。例如，导电材料412可用于将在驱动外部焊盘接合区PA中的电路元件时产生的漏电流排放到外部。在这种情况下，导电材料412可连接至外部地线。

在某些实施例中，如区“D3”所示，绝缘材料413可形成在狭缝411中。例如，绝缘材料413可形成为将设置在外部焊盘接合区PA中的第二输入/输出焊盘405和第二输入/输出接触插塞403与字线接合区WLBA电隔离。由于绝缘材料413形成在狭缝411中，因此能够防止通过第二输入/输出焊盘405提供的电压影响设置在字线接合区WLBA中的第三衬底410上的金属层。

同时，在某些实施例中，可选择性地形成第一输入/输出焊盘至第三输入/输出焊盘205、405和406。例如，存储器装置500可实现为仅包括设置在第一衬底210上的第一输入/输出焊盘205，仅包括设置在第三衬底410上的第二输入/输出焊盘405或者仅包括设置在上绝缘层401上的第三输入/输出焊盘406。

在一些实施例中，第一单元区CELL1的第二衬底310或者第二单元区CELL2的第三衬底410中的至少一个可用作牺牲衬底并且可在接合工艺之前或之后被完全或部分去除。可在去除衬底之后堆叠额外层。例如，第一单元区CELL1的第二衬底310可在外围电路区PERI和第一单元区CELL1的接合工艺之前或之后被去除，并且随后可形成覆盖公共源极线320的顶表面的绝缘层或者用于连接的导电层。类似地，可在第一单元区CELL1和第二单元区CELL2的接合工艺之前或之后去除第二单元区CELL2的第三衬底410，并且随后可形成覆盖公共源极线420的顶表面的上绝缘层401或者用于连接的导电层。

图1的存储器单元阵列30可设置在第一单元区CELL1和/或第二单元区CELL2中。图1、图10的外围电路20、40’可设置在外围电路区PERI中。

虽然已经参照本发明构思的实施例具体地示出和描述了本发明构思的各方面，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节的各种改变。