存储器装置和包括存储器装置的存储器系统

相关申请的交叉引用

本申请要求2023年1月5日提交于韩国知识产权局的韩国专利申请No.10-2023-0001537的优先权，其公开内容整体以引用方式并入本文中。

技术领域

本文所描述的本公开的示例实施方式涉及通过输入/输出映射连接减少了信号线的存储器装置和包括存储器装置的存储器系统。

背景技术

存储器系统可以是嵌入电子装置中的内部存储器。例如，存储器系统可以是通用闪存(UFS)或嵌入式多媒体卡(eMMC)。存储器系统可以是可从电子装置拆卸的外部存储器。例如，存储器系统可包括UFS存储卡、紧凑闪存(CF)卡、安全数字(SD)卡、微型安全数字(Micro-SD)卡、迷你安全数字(Mini-SD)卡、极端数字(xD)卡或记忆棒。

存储器装置可包括多个存储器芯片。存储器装置可包括各种类型的存储器芯片。存储器装置可包括非易失性存储器芯片和/或易失性存储器芯片。例如，非易失性存储器芯片可以是垂直NAND闪存芯片。易失性存储器芯片可以是诸如DDR SDRAM(双倍数据速率同步动态随机存取存储器)、LPDDR(低功率双倍数据速率)SDRAM、GDDR

(图形双倍数据速率)SDRAM或RDRAM(Rambus动态随机存取存储器)等的动态随机存取存储器(DRAM)芯片。

多个存储器芯片可按照层叠在封装基板上的多芯片封装的形式安装在存储器装置中。存储器装置可包括用于控制和管理多个存储器芯片的多条信号线。多条信号线可包括用于选择存储器芯片的控制信号线和用于传输数据的输入/输出信号线。

随着存储器芯片的数量增加，信号线的数量会增加。因此，存储器控制器和多个存储器芯片之间的互连可能变得复杂。随着连接到一个存储器控制器的存储器芯片的数量增加，复杂互连可能导致诸如路由难度增加和信号延迟的各种问题。

发明内容

本公开的示例实施例提供了能够独立地控制各个存储器芯片，同时简化存储器控制器和多个存储器芯片之间的互连的存储器装置。

本公开的示例实施例提供了减少存储器控制器和多个存储器芯片之间的输入/输出信号线和控制信号线的存储器装置。

根据一些示例实施例，一种连接到存储器控制器的存储器装置包括：第一存储器芯片，其被配置为通过第一输入/输出焊盘从存储器控制器接收输入/输出信号；以及第二存储器芯片，其具有通过映射连接而连接到第一输入/输出焊盘的第二输入/输出焊盘。其中，第二存储器芯片被配置为接收与存储器控制器提供给第一存储器芯片的输入/输出信号不同的输入/输出信号。其中，第一存储器芯片和第二存储器芯片被配置为基于映射连接选择性地忽略存储器控制器提供的输入/输出信号。

根据一些示例实施例，一种连接到存储器控制器的存储器装置包括：第一存储器芯片，其被配置为通过第一输入/输出焊盘从存储器控制器接收输入/输出信号；第二存储器芯片，其具有正常连接到第一输入/输出焊盘的第二输入/输出焊盘；第三存储器芯片，其具有映射到第一输入/输出焊盘或第二输入/输出焊盘的第三输入/输出焊盘；以及第四存储器芯片，其具有正常连接到第三输入/输出焊盘的第四输入/输出焊盘。其中，第三存储器芯片被配置为通过映射连接接收与存储器控制器提供给第一存储器芯片的输入/输出信号不同的输入/输出信号。其中，第三存储器芯片和第四存储器芯片被配置为选择性地忽略存储器控制器提供的输入/输出信号。

根据一些示例实施例，一种存储器系统包括：存储器装置，其包括第一存储器芯片和第二存储器芯片的封装，第一存储器芯片被配置为通过第一输入/输出焊盘接收输入/输出信号，第二存储器芯片具有通过映射连接而连接到第一输入/输出焊盘的第二输入/输出焊盘；以及存储器控制器，其被配置为向存储器装置提供输入/输出信号。其中，第二存储器芯片被配置为基于映射连接接收与存储器控制器提供给第一存储器芯片的输入/输出信号不同的输入/输出信号。其中，第一存储器芯片和第二存储器芯片被配置为选择性地忽略存储器控制器提供的输入/输出信号。

附图说明

通过参照附图详细描述其示例实施例，本公开的以上和其它目的和特征将变得显而易见。

图1是示出根据本发明构思的示例实施例的存储器系统的框图。

图2是示出图1所示的第一存储器芯片的一些示例实施例的框图。

图3是示出图2所示的存储器单元阵列的存储器块BLK1的一些示例实施例的电路图。

图4是示出图3所示的存储器块BLK1的单元串当中由第一串选择线SSL1选择的单元串的电路图。

图5是示出用于锁存图1所示的存储器装置的命令、地址和数据的控制信号的条件的一些示例实施例的示图。

图6是示出图1所示的存储器装置的命令集的示图。

图7是示出图1所示的存储器装置的输入/输出连接方法的一些示例实施例的框图。

图8是示出图7所示的存储器装置的输入/输出连接方法的一些示例实施例的封装图。

图9和图10是示出图7所示的存储器装置的操作方法的一些示例实施例的时序图。

图11是示出根据本公开的示例实施例的用于连接存储器装置的输入/输出映射的方法的框图。

图12是示出图11所示的存储器装置的输入/输出连接方法的一些示例实施例的封装图。

图13和图14是示出图11所示的存储器装置的操作方法的一些示例实施例的时序图。

图15和图16是示出根据本公开的存储器装置的输入/输出映射连接方法的一些示例实施例的框图。

图17是示出根据本公开的一些示例实施例的存储器装置的示图。

具体实施方式

下面，将详细且清楚地描述本公开的示例实施例，以使本领域普通技术人员可容易地实现本发明构思。

图1是示出根据本发明构思的示例实施例的存储器系统的框图。参照图1，存储器系统10可包括存储器装置1000和存储器控制器1005。存储器装置1000可通过输入/输出信号线和控制信号线连接到存储器控制器1005。

存储器装置1000可包括多个存储器芯片。例如，存储器装置1000可被实现为多芯片封装，例如双管芯封装(DDP)、四管芯封装(QDP)、八管芯封装(ODP)或高密度封装(HDP)。当存储器装置1000被实现为多芯片封装时，存储器系统10可支持芯片使能减少(CER)模式，并且可向每个存储器芯片分配芯片地址。

每个存储器芯片可从存储器控制器1005接收芯片使能信号和地址。当芯片使能信号处于启用状态(例如，低电平)时，可选择具有与所接收的地址相同的芯片地址的存储器芯片。所选存储器芯片可根据来自存储器控制器1005的各个命令进行操作。

存储器装置1000可通过输入/输出信号线从存储器控制器1005接收诸如命令和地址的输入/输出信号DQn，并且可通过控制信号线接收控制信号CTRLn。另外，存储器装置1000可通过输入/输出信号线向存储器控制器1005发送数据。每个存储器芯片可具有唯一标识符。存储器控制器1005可使用存储器芯片的标识符来访问存储器芯片，例如，存储器控制器1005可使用特定标识符来访问特定存储器芯片。

存储器控制器1005可通过输入/输出(I/O)映射连接1004而连接到多个存储器芯片。存储器控制器1005可向输入/输出信号线发送第一存储器芯片1100的标识符，以访问多个存储器芯片当中的一个存储器芯片(例如，第一存储器芯片1100)。当通过输入/输出信号线接收的标识符与第一存储器芯片1100的标识符匹配时，第一存储器芯片1100可根据存储器控制器1005的控制信号CTRLn执行正常操作。

存储器控制器1005使用标识符访问多个存储器芯片的方法可减少存储器控制器1005和多个存储器芯片之间的控制信号线的数量。也就是说，当存储器控制器1005通过至少一条独立控制信号线(例如,芯片使能CE#)连接到存储器芯片中的每一个以访问多个存储器芯片时，可独立地控制存储器芯片中的每一个。

每个存储器芯片可包括输入/输出电路和控制逻辑。例如，第一存储器芯片1100可包括输入/输出电路1140和控制逻辑1160。第二存储器芯片1200可包括输入/输出电路1240和控制逻辑1260。类似地，第n存储器芯片也可包括输入/输出电路(未示出)和控制逻辑(未示出)。

图2是示出图1所示的第一存储器芯片的一些示例实施例的框图。第一存储器芯片1100可通过输入/输出信号线接收输入信号并通过多条控制信号线接收控制信号(CE#、CLE、ALE、WE#、RE#等)。

参照图2，第一存储器芯片1100可包括存储器单元阵列1110、地址解码器1120、页缓冲器电路1130、输入/输出电路1140、字线电压(VWL)生成器1150和控制逻辑1160。第一存储器芯片1100还可包括图2中未示出的组件。

存储器单元阵列1110可包括多个存储器块BLK1至BLKn。每个存储器块可由多个页组成。每个页可包括多个存储器单元。在每个存储器单元中可存储多比特数据。每个存储器块是擦除单元，每个页可以是读或写单元。

存储器单元阵列1110可形成在垂直于基板的方向上。栅极层和绝缘层可交替地沉积在基板上。每个存储器块(例如，存储器块BLK1)可连接到一条或更多条串选择线SSL、多条字线WL1至WLm以及一条或更多条接地选择线GSL。

地址解码器1120可通过选择线SSL和GSL和字线WL1至WLm连接到存储器单元阵列1110。在编程操作或读操作期间，地址解码器1120可选择字线。地址解码器1120可从字线电压生成器1150接收字线电压VWL，并且向所选字线提供编程电压或读电压。

页缓冲器电路1130可通过位线BL1至BLz连接到存储器单元阵列1110。页缓冲器电路1130可暂时存储要存储在存储器单元阵列1110中的数据或从存储器单元阵列1110读取的数据。页缓冲器电路1130可包括连接到相应位线的页缓冲器PB1至PBz。每个页缓冲器可包括多个锁存器以存储或读取多比特数据。

输入/输出电路1140可通过数据线内部连接到页缓冲器电路1130，并且通过输入/输出信号线IO1至IOn外部连接到存储器控制器(例如图1的存储器控制器1005)。在编程操作期间，输入/输出电路1140可从存储器控制器1005接收编程数据。另外，在读操作期间，输入/输出电路1140可将从存储器单元阵列1110读取的数据提供给存储器控制器1005。

如图2所示，输入/输出电路1140可包括多个寄存器1141至1144。输入/输出电路1140可将所接收的输入信号存储在数据寄存器1141、地址寄存器1142、命令寄存器1143和标识符寄存器1144。

字线电压生成器1150可从控制逻辑1160接收内部电源，并且生成读取或写入数据所需的字线电压VWL。字线电压VWL可通过地址解码器1120提供给所选字线(sWL)或未选字线(uWL)。

字线电压生成器1150可包括编程电压生成器1151和通过电压生成器1152。在编程操作期间，编程电压生成器1151可生成提供给所选字线sWL的编程电压Vpgm。通过电压生成器1152可生成提供给所选字线sWL和未选字线uWL的通过电压Vpass。

控制逻辑1160可使用从存储器控制器1005提供的命令CMD、地址ADDR和控制信号CTRL来控制诸如第一存储器芯片1100的读、写和擦除的操作。地址ADDR可包括用于选择一个存储器块的块选择地址、用于选择一页的行地址和用于选择一个存储器单元的列地址。

控制逻辑1160可接收控制信号CTRL。控制信号CTRL包括芯片使能(CE#)、命令锁存使能(CLE)、地址锁存使能(ALE)、写使能(WE#)和读使能(RE#)。控制逻辑1160可确定控制信号CTRL是否满足多个预定义(或者可替换地，期望或所选)条件。控制逻辑1160可根据控制信号CTRL所满足的条件来控制第一存储器芯片1100的其它组件。

术语#可表示活动低。在低电平期间可能发生信号的激活。例如，当芯片使能CE#处于高电平的不活动状态时，可不选择第一存储器芯片1100。另一方面，当芯片使能CE#以低电平激活时，可选择第一存储器芯片1100。

控制逻辑1160可通过基于控制信号CTRL所满足的条件生成锁存使能来将输入/输出电路1140接收的输入信号锁存到多个寄存器1141至1144之一。例如，当控制信号CTRL满足第一条件时，控制逻辑1160可确定输入/输出电路1140接收的输入信号是命令CMD。输入信号可被锁存到命令寄存器1143。

当控制信号CTRL满足第二条件时，控制逻辑1160可确定输入/输出电路1140接收的输入信号是地址ADDR。输入信号可被锁存到地址寄存器1142中。当控制信号CTRL满足第三条件时，控制逻辑1160可确定输入/输出电路1140接收的输入信号是数据DATA。输入信号可被锁存到数据寄存器1141中。

控制逻辑1160可包括标识符存储单元1161。标识符存储单元1161可存储第一存储器芯片1100的唯一标识符ID_IN。唯一标识符ID_IN可以是连接到第一存储器芯片1100的存储器控制器1005用来访问第一存储器芯片1100的值。包括在共享输入/输出信号线和控制信号线的多个存储器装置中的每一个中的标识符存储单元1161可具有不同的唯一标识符。存储器控制器1005可通过经由输入/输出信号线发送与要访问的第一存储器芯片1100的唯一标识符相同的标识符来选择第一存储器芯片1100。

控制逻辑1160可通过控制包括在第一存储器芯片1100中的元件来设定待机模式或取消待机模式。例如，在待机模式下，即使控制信号CTRL满足第一条件至第三条件，控制逻辑1160也可控制多个寄存器1141至1144不锁存通过输入/输出信号线接收的输入信号。另外，当第一存储器芯片1100在处于读模式之后进入待机模式时，可暂停读模式。并且控制逻辑1160可响应于控制信号CTRL和所接收的与唯一标识符匹配的标识符而从读模式中断的状态恢复读模式。

图3是示出图2所示的存储器单元阵列的存储器块BLK1的一些示例实施例的电路图。参照图3，在存储器块BLK1中，多个单元串STR11至STR8z可形成在位线BL1至BLz和公共源极线CSL之间。每个单元串包括串选择晶体管SST、多个存储器单元MC1至MCm以及接地选择晶体管GST。

串选择晶体管SST可与串选择线SSL1至SSL8连接。接地选择晶体管GST可与接地选择线GSL1至GSL8连接。串选择晶体管SST可与位线BL1至BLz连接，接地选择晶体管GST可与公共源极线CSL连接。

第一字线WL1至第m字线WLm可在行方向上与多个存储器单元MC1至MCm连接。第一位线BL1至第z位线BLz可在列方向上与多个存储器单元MC1至MCm连接。第一页缓冲器PB1至第z页缓冲器PBz可与第一位线BL1至第z位线BLz连接。

第一字线WL1可设置在第一接地选择线GSL1至第八接地选择线GSL8上方。设置在距基板相同高度的第一存储器单元MC1可与第一字线WL1连接。同样，设置在距基板相同高度的第二存储器单元MC2至第m存储器单元MCm可分别与第二字线WL2至第m字线WLm连接。

图4是示出图3所示的存储器块BLK1的单元串当中由第一串选择线SSL1选择的单元串的电路图。可由第一串选择线SSL1选择第1-1单元串STR11至第1-z单元串STR1z。第1-1单元串STR11至第1-z单元串STR1z可分别连接到第一位线BL1至第z位线BLz。第一页缓冲器PB1至第z页缓冲器PBz可分别连接到第一位线BL1至第z位线BLz。

第1-1单元串STR11可连接到第一位线BL1和公共源极线CSL。第1-1单元串STR11可包括由第一串选择线SSL1选择的串选择晶体管SST、连接到第一字线WL1至第m字线WLm的第一存储器单元MC1至第m存储器单元MCm、以及由第一接地选择线GSL1选择的接地选择晶体管GST。第1-2单元串STR12可连接到第二位线BL2和公共源极线CSL。第1-z单元串STR1z可连接到第z位线BLz和公共源极线CSL。

第一字线WL1和第m字线WLm可以是边缘字线(边缘WL)。第二字线WL2和第(m-1)字线WLm-1可以是边缘相邻字线。第k字线WLk可以是所选字线sWL。第(k-1)字线WLk-1和第(k+1)字线WLk+1可以是与所选字线相邻的相邻字线。如果第k字线WLk是所选字线sWL，则剩余字线WL1至WLk-1和WLk+1至WLm可以是未选字线uWL。

第一存储器单元MC1和第m存储器单元MCm可以是边缘存储器单元。第二存储器单元MC2和第(m-1)存储器单元MCm-1可以是边缘相邻存储器单元。第k存储器单元MCk可以是所选存储器单元sMC。第(k-1)存储器单元MCk-1和第(k+1)存储器单元MCk+1可以是与所选存储器单元相邻的相邻存储器单元(相邻MC)。如果第k存储器单元MCk是所选存储器单元sMC，则剩余存储器单元MC1至MCk-1和MCk+1至MCm可以是未选存储器单元uMC。

由一条串选择线选择并连接到一条字线的一组存储器单元可以是一页。例如，由第一串选择线SSL1选择并连接到第k字线WLk的存储器单元可以是一页。例如，可在第k字线WLk上配置八页。在这八页当中，连接到第一串选择线SSL1的页是所选页，连接到第二串选择线SSL2至第八串选择线SSL8的页是未选页。然而，在不脱离本发明构思的情况下，可使用其它数量的页和/或页的排序。

图5是示出用于锁存图1所示的存储器装置的命令、地址和数据的控制信号的条件的一些示例实施例的示图。图5示出为了锁存命令、地址和数据，控制信号必须满足的第一条件至第三条件。将参照图2来描述图5。

当芯片使能CE#处于高电平(即，处于不活动状态)时，不管其它控制信号的状态如何，第一存储器芯片1100可处于待机模式。换言之，第一存储器芯片1100可例如不对其它信号做出反应或响应。第一条件至第三条件可以是芯片使能CE#满足低电平的条件。

在一些示例实施例中，锁存命令CMD的第一条件是命令锁存使能(CLE)处于高电平，地址锁存使能(ALE)处于低电平，并且读使能(RE#)处于高电平时。因此，在一些示例实施例中，在第一条件期间，写使能WE#从低电平转变为高电平，可与写使能WE#的上升沿同步地锁存命令。

在一些示例实施例中，锁存地址ADDR的第二条件是地址锁存使能ALE处于高电平，命令锁存使能CLE处于低电平，并且读使能RE#处于高电平时。因此，在一些示例实施例中，在第二条件期间，写使能WE#从低电平转变为高电平，可与写使能WE#的上升沿同步地锁存地址。

在一些示例实施例中，锁存数据DATA的第三条件是命令锁存使能CLE和地址锁存使能ALE各自处于低电平，并且读使能RE#处于高电平时。因此，在一些示例实施例中，在第三条件期间，写使能WE#从低电平转变为高电平，可与写使能WE#的上升沿同步地锁存数据。

图6是示出图1所示的存储器装置的命令集的示图。参照图6，多个存储器芯片可根据命令集执行读操作、编程操作和擦除操作。存储器控制器1005可通过输入/输出信号线向多个存储器芯片提供命令集。

例如，当在第一循环中输入00h并且在第二循环中输入30h时，第一存储器芯片1100可执行读操作。可在第一循环和第二循环之间输入地址，并且可在第二循环之后输出数据。当在第一循环中输入80h并且在第二循环中输入10h时，第一存储器芯片1100可执行编程操作。可在第一循环和第二循环之间输入地址，并且可在第二循环之后对数据进行编程。当在第一循环中输入60h并且在第二循环中输入D0h时，第一存储器芯片1100可执行块擦除操作。可在第一循环和第二循环之间输入块地址，并且可在第二循环之后执行擦除操作。

第一存储器芯片1100可从存储器控制器1005接收反转命令集。在图6中，Read#表示反转读命令集，Program#表示反转编程命令集，Erase#表示反转擦除命令集。当第一存储器芯片1100接收到反转命令集时，第一存储器芯片1100可忽略反转命令集，因为它不是规定的(例如，预期、允许或确定的)命令集。也就是说，第一存储器芯片可不在意反转命令集或者不对其做出反应或响应。

例如，当在第一循环中输入00h并且在第二循环中输入0Ch时，第一存储器芯片1100不在意(例如，忽略，或者不寄存、反应或响应)反转读命令集，并且不执行读操作。当在第一循环中输入01h并且在第二循环中输入08h时，第一存储器芯片1100可不执行编程操作，因为第一存储器芯片1100不在意反转命令。当在第一循环中输入06h并且在第二循环中输入08h时，第一存储器芯片1100可不执行块擦除操作，因为第一存储器芯片1100不在意反转命令。

图7是示出图1所示的存储器装置的输入/输出连接方法的一些示例实施例的框图。参照图7，存储器系统20可包括存储器装置2000和存储器控制器2005。存储器装置2000可包括第一存储器芯片2100至第四存储器芯片2400，并且可被配置为QDP。

存储器控制器2005可通过输入/输出连接方法2004通过第一控制信号线向第一存储器芯片2100和第二存储器芯片2200提供第一控制信号CTRL1，并且可通过第二控制信号线向第三存储器芯片2300和第四存储器芯片2400提供第二控制信号CTRL2。

第一控制信号CTRL1和第二控制信号CTRL2可包括芯片使能CE#、命令锁存使能CLE、地址锁存使能ALE、读使能RE#和写使能WE#等。存储器控制器2005可通过第一控制信号线向第一存储器芯片2100和第二存储器芯片2200提供第一芯片使能CE1#。存储器控制器2005可通过第二控制信号线向第三存储器芯片2300和第四存储器芯片2400提供第二芯片使能CE2#。

第一存储器芯片2100和第二存储器芯片2200可通过第一输入/输出信号线连接到存储器控制器2005。存储器控制器2005可通过第一输入/输出信号线向第一存储器芯片2100或第二存储器芯片2200提供诸如命令、地址和数据的第一输入/输出信号DQ1[7:0]。第三存储器芯片2300和第四存储器芯片2400可通过第二输入/输出信号线连接到存储器控制器2005。存储器控制器2005可通过第二输入/输出信号线向第三存储器芯片2300或第四存储器芯片2400提供诸如命令、地址和数据的第二输入/输出信号DQ2[7:0]。

图8是示出图7所示的存储器装置的输入/输出连接方法的一些示例实施例的封装图。参照图8，可按照第一存储器芯片2100至第四存储器芯片2400层叠的封装来制造存储器装置2000。

第一存储器芯片2100和第二存储器芯片2200可共享第一输入/输出信号线，第三存储器芯片2300和第四存储器芯片2400可共享第二输入/输出信号线。尽管图8中未示出，第一控制信号CTRL1可通过第一控制信号线提供给第一存储器芯片2100或第二存储器芯片2200。第二控制信号CTRL2可通过第二控制信号线提供给第三存储器芯片2300或第四存储器芯片2400。

第一输入/输出信号DQ1[7:0]可分别被提供给第一存储器芯片2100的焊盘DQ0至DQ7。第一存储器芯片2100的焊盘DQ0至DQ7可连接到第二存储器芯片2200的焊盘DQ0至DQ7。第二输入/输出信号DQ2[7:0]可分别被提供给第三存储器芯片2300的焊盘DQ0至DQ7。第三存储器芯片2300的焊盘DQ0至DQ7可连接到第四存储器芯片2400的焊盘DQ0至DQ7。

图9和图10是示出图7所示的存储器装置的操作方法的一些示例实施例的时序图。参照图9和图10，存储器控制器2005可向存储器装置2000提供图6所示的读命令集(00h-30h)和读地址(A11至A15和B11至B15)。

另外，存储器控制器2005可向存储器装置2000提供存储器芯片选择信息。可通过上述标识符提供存储器芯片选择信息。例如，存储器控制器1005可通过经由输入/输出信号线发送与要访问的第一存储器芯片1100的唯一标识符相同的标识符来选择第一存储器芯片1100。

参照图9，存储器控制器2005可根据第一控制信号CTRL1和第二控制信号CTRL2向存储器装置2000提供读命令集(00h至30h)、读地址(A11至A15)和第一存储器芯片选择信息。第一控制信号CTRL1可包括第一芯片使能CE1#。第二控制信号CTRL2可包括第二芯片使能CE2#。

存储器控制器2005可通过第一控制信号线向第一存储器芯片2100和第二存储器芯片2200提供第一芯片使能CE1#。存储器控制器2005可通过第二控制信号线向第三存储器芯片2300和第四存储器芯片2400提供第二芯片使能CE2#。第一芯片使能CE#1处于启用状态，并且第二芯片使能CE#2处于禁用状态。

在从T0至T2的时间段中，第一芯片使能CE1#处于低电平，并且第二芯片使能CE2#处于高电平。第三存储器芯片2300和第四存储器芯片2400被禁用。选自第一存储器芯片2100和第二存储器芯片2200的存储器芯片可被启用。在图9的示例中，第一存储器芯片2100被启用，未选择的第二存储器芯片2200不被启用。

在从T0至T1的时间段中，第一存储器芯片2100可根据第一条件接收00h读命令，根据第二条件接收读地址(A11至A15)，并且根据第一条件接收30h确认命令。在从T1至T2的时间段中，第一存储器芯片2100可输出存储在读地址(A11至A15)中的数据Dout。

参照图10，存储器控制器2005根据第一控制信号CTRL1和第二控制信号CTRL2向存储器装置2000发送读命令集(00h-30h)、读地址(B11至B15)和第三存储器芯片选择信息。第一芯片使能CE#1处于具有高电平的禁用状态，第二芯片使能CE#2处于具有低电平的启用状态。

在从T0至T2的时间段中，第一存储器芯片2100和第二存储器芯片2200被禁用。选自第三存储器芯片2300和第四存储器芯片2400的存储器芯片可被启用。在图10的示例中，第三存储器芯片2300被启用，未选择的第四存储器芯片2400不被启用。

在从T0至T1的时间段中，第三存储器芯片2300可根据第一条件接收00h读命令，根据第二条件接收读地址(B11至B15)，并且根据第一条件接收30h确认命令。在从T1至T2的时间段中，第三存储器芯片2300可输出存储在读地址(B11至B15)中的数据Dout。

图11是示出根据本公开的示例实施例的用于连接存储器装置的输入/输出映射的方法的框图。参照图11，存储器系统30可包括存储器装置3000和存储器控制器3005。存储器装置3000可包括第一存储器芯片3100至第四存储器芯片3400，并且可被配置为QDP。

以下，图11所示的输入/输出连接方法被称为映射连接，而图7所示的输入/输出连接方法被称为正常连接。

参考图11的输入/输出映射连接3004，存储器控制器3005可通过控制信号线向第一存储器芯片3100至第四存储器芯片3400提供控制信号CTRL。控制信号CTRL可包括芯片使能CE#、命令锁存使能CLE、地址锁存使能ALE、读使能RE#、写使能WE#等。存储器控制器3005可向第一存储器芯片3100至第四存储器芯片3400提供芯片使能CE#。

第一存储器芯片3100至第四存储器芯片3400可通过一条输入/输出信号线连接到存储器控制器3005。存储器控制器3005可通过输入/输出信号线向存储器装置3000提供诸如命令、地址和数据的输入/输出信号(DQ[7:0])。根据图11所示的输入/输出映射连接3004，DQ[7:0]可被输入到第一存储器芯片3100和第二存储器芯片3200。DQ[0:7]可被输入到第三存储器芯片3300和第四存储器芯片3400。

图12是示出图11所示的存储器装置的输入/输出连接方法的一些示例实施例的封装图。参照图12，可按照第一存储器芯片3100和第二存储器芯片3200层叠并且第三存储器芯片3300和第四存储器芯片3400层叠的封装来制造存储器装置3000。

第二存储器芯片3200层叠在第一存储器芯片3100上。第四存储器芯片3400层叠在第三存储器芯片3300上。可按照面向第三存储器芯片3300和第四存储器芯片3400的封装形式制造第一存储器芯片3100和第二存储器芯片3200，然而，本发明构思的示例实施例不限于此。

第一存储器芯片3100可通过输入/输出信号线连接到存储器控制器3005。第二存储器芯片3200至第四存储器芯片3400可共享输入/输出信号线。输入/输出信号DQ[7:0]可连接到第一存储器芯片3100的焊盘DQ0至DQ7。第一存储器芯片3100的焊盘DQ0至DQ7可顺序地连接到第二存储器芯片3200的焊盘DQ0至DQ7。

第一存储器芯片3100的焊盘DQ0至DQ7可连接到第三存储器芯片3300的焊盘DQ7至DQ0。第一存储器芯片3100的焊盘DQ0可连接到第三存储器芯片3300的焊盘DQ7。第一存储器芯片3100的焊盘DQ1可连接到第三存储器芯片3300的焊盘DQ6。类似地，第一存储器芯片3100的焊盘DQ7可连接到第三存储器芯片3300的焊盘DQ0。第三存储器芯片3300的焊盘DQ7至DQ0可顺序地连接到第四存储器芯片3400的焊盘DQ7至DQ0。也就是说，第一存储器芯片3100的焊盘DQ0至DQ7可映射到第三存储器芯片3300的焊盘DQ0至DQ7的相反顺序。

图13和图14是示出图11所示的存储器装置的操作方法的一些示例实施例的时序图。参照图13和图14，存储器控制器3005可向存储器装置3000提供图6所示的读命令集(00h-30h)和读地址(A11至A15和B11至B15)。另外，存储器控制器3005可向存储器装置3000提供存储器芯片选择信息。

参照图13，存储器控制器3005可根据控制信号CTRL向存储器装置3000提供读命令集(00h至30h)、读地址(A11至A15)和第一存储器芯片选择信息。控制信号CTRL可包括芯片使能CE#。存储器控制器3005可通过控制信号线向第一存储器芯片3100至第四存储器芯片3400提供芯片使能CE#。芯片使能CE#处于启用状态。

在从T0至T2的时间段中，芯片使能CE#处于低电平。第一存储器芯片3100可在从T0至T1的时间段中根据第一条件接收00h读命令，根据第二条件接收读地址(A11至A15)，并且根据第一条件接收30h确认命令。第一存储器芯片3100可在从T1至T2的时间段中输出数据Dout。

第二存储器芯片3200不被启用，因为它是未选择的存储器芯片。不管存储器芯片选择信息如何，可忽略第三存储器芯片3300和第四存储器芯片3400，因为未输入图6所示的正常命令集。

在从T0至T1的时间段中，第三存储器芯片3300和第四存储器芯片3400可通过图11所示的输入/输出映射连接3004根据第一条件接收00h读命令，根据第二条件接收读地址(A88、A48、AC8、A28和AA8)，并且根据第一条件接收0Ch确认命令。

由于输入到第三存储器芯片3300和第四存储器芯片3400的读命令集通过输入/输出映射连接3004改变为00h-0Ch，所以可忽略读操作。另外，输入到第三存储器芯片3300和第四存储器芯片3400的读地址也被忽略，因为它们不是真实地址，并且在从T1至T2的时间段中不输出数据。

第三存储器芯片3300和第四存储器芯片3400接收读地址(A88、A48、AC8、A28和AA8)。由于输入/输出映射连接3004，读地址可不同于存储器控制器3005提供的地址。可忽略读地址。并且，因此，在从T1至T2的时间段中可不输出数据。

参照图14，存储器控制器3005可根据控制信号CTRL向存储器装置3000提供反转读命令集(00h-0Ch)、反转读地址(B88、B48、BC8、B28、BA8)和第三存储器芯片选择信息。控制信号CTRL可包括芯片使能CE#。

在从T0至T2的时间段中，芯片使能CE#处于低电平。可在第一存储器芯片3100和第二存储器芯片3200中忽略反转命令集。在从T0至T1的时间段中，第一存储器芯片3100和第二存储器芯片3200可根据第一条件接收00h读命令，根据第二条件接收读地址(B88、B48、BC8、B28、BA8)，并且根据第一条件接收0Ch确认命令。

由于输入到第一存储器芯片3100和第二存储器芯片3200的读命令集是00h-0Ch，所以可忽略读操作。另外，第一存储器芯片3100和第二存储器芯片3200接收读地址(B88、B48、BC8、B28、BA8)。读地址可不同于存储器控制器3005提供的地址。可忽略读地址。并且，因此，在从T1至T2的时间段中可不输出数据。

由于图11所示的输入/输出映射连接3004，第三存储器芯片3300可在从T0至T1的时间段中根据第一条件接收00h读命令、根据第二条件接收读地址(B11至B15)，并且根据第一条件接收30h确认命令。第三存储器芯片3300可在从T1至T2的时间段中输出数据Dout。第四存储器芯片3400不被启用，因为它是未选择的存储器芯片。

根据图11所示的存储器装置3000的输入/输出映射连接方法，存储器控制器3005可通过一条控制信号线和一条输入/输出信号线来连接第一存储器芯片3100至第四存储器芯片3400。与图7所示的输入/输出正常连接方法相比，图11所示的输入/输出映射连接方法可通过简单地改变连接方法来减少控制信号线和输入/输出信号线。如上所述，通过减少和/或改进信号线可具有减小存储器装置1000的占地面积的效果。可选地或附加地，如上所述，由于改进的信号线设计，可具有节省功耗、改进的装置尺寸和/或便携性的效果以及其它益处。

图15和图16是示出根据本公开的存储器装置的输入/输出映射连接方法的一些示例实施例的框图。图15和图16是扩展至ODP的一些示例实施例。参照图15，存储器装置4000可包括第一存储器芯片4100至第八存储器芯片4800。第一控制信号CTRL1和第二控制信号CTRL2以及第一输入/输出信号DQ1[7:0]和第二输入/输出信号DQ2[7:0]可通过输入/输出映射连接4004被提供给第一存储器芯片4100至第八存储器芯片4800。

第一控制信号CTRL1可被提供给第一存储器芯片4100至第四存储器芯片4400。第二控制信号CTRL2可被提供给第五存储器芯片4500至第八存储器芯片4800。第一输入/输出信号DQ1[7:0]可被提供给第一存储器芯片4100至第四存储器芯片4400。第二输入/输出信号DQ2[7:0]可被提供给第五存储器芯片4500至第八存储器芯片4800。

第一存储器芯片4100至第四存储器芯片4400可共享第一输入/输出信号线。第一输入/输出信号DQ1[7:0]可分别连接到第一存储器芯片4100的焊盘DQ0至DQ7。第一存储器芯片4100的焊盘DQ0至DQ7可连接到第二存储器芯片4200的焊盘DQ0至DQ7。

第二存储器芯片4200的焊盘DQ0至DQ7可连接到第三存储器芯片4300的焊盘DQ7至DQ0。第二存储器芯片4200的焊盘DQ0可连接到第三存储器芯片4300的焊盘DQ7。第二存储器芯片4200的焊盘DQ1可连接到第三存储器芯片4300的焊盘DQ6。类似地，第二存储器芯片4200的焊盘DQ7可连接到第三存储器芯片4300的焊盘DQ0。第三存储器芯片4300的焊盘DQ7至DQ0可连接到第四存储器芯片4400的焊盘DQ7至DQ0。

第五存储器芯片4500至第八存储器芯片4800可共享第二输入/输出信号线。第二输入/输出信号DQ2[7:0]可分别连接到第五存储器芯片4500的焊盘DQ0至DQ7。第五存储器芯片4500的焊盘DQ0至DQ7可连接到第六存储器芯片4600的焊盘DQ0至DQ7。

第六存储器芯片4600的焊盘DQ0至DQ7可连接到第七存储器芯片4700的焊盘DQ7至DQ0。第六存储器芯片4600的焊盘DQ0可连接到第七存储器芯片4700的焊盘DQ7。第六存储器芯片4600的焊盘DQ1可连接到第七存储器芯片4700的焊盘DQ6。类似地，第六存储器芯片4600的焊盘DQ7可连接到第七存储器芯片4700的焊盘DQ0。第七存储器芯片4700的焊盘DQ7至DQ0可连接到第八存储器芯片4800的焊盘DQ7至DQ0。

根据图15所示的存储器装置4000的输入/输出映射连接方法，存储器控制器可通过两条控制信号线和两条输入/输出信号线控制第一存储器芯片4100至第八存储器芯片4800。根据本公开，可减少控制信号线和输入/输出信号线。

参照图16，存储器装置5000可包括第一存储器芯片5100至第八存储器芯片5800。控制信号CTRL和输入/输出信号DQ[7:0]可通过输入/输出映射连接5004被提供给第一存储器芯片5100至第八存储器芯片5800。第一存储器芯片5100至第八存储器芯片5800可共享输入/输出信号线。输入/输出信号线可连接到第一存储器芯片5100的焊盘DQ0至DQ7。第一存储器芯片5100的焊盘DQ0至DQ7可连接到第二存储器芯片5200的焊盘DQ0至DQ7。

第二存储器芯片5200的焊盘DQ0至DQ7可连接到第三存储器芯片5300的焊盘DQ7至DQ0。第二存储器芯片5200的焊盘DQ0可连接到第三存储器芯片5300的焊盘DQ7。第二存储器芯片5200的焊盘DQ1可连接到第三存储器芯片5300的焊盘DQ6。类似地，第二存储器芯片5200的焊盘DQ7可连接到第三存储器芯片5300的焊盘DQ0。

第三存储器芯片5300的焊盘DQ7至DQ0可连接到第四存储器芯片5400的焊盘DQ7至DQ0。第四存储器芯片5400的焊盘DQ7至DQ0可连接到第五存储器芯片5500的焊盘DQ7和DQ0至DQ6。第五存储器芯片5500的焊盘DQ7和焊盘DQ0至DQ6可连接到第六存储器芯片5600的焊盘DQ7和DQ0至DQ6。第六存储器芯片5600的焊盘DQ7和DQ0至DQ6可连接到第七存储器芯片5700的焊盘DQ5至DQ0、DQ7和DQ6。第七存储器芯片5700的焊盘DQ5至DQ0、DQ7和DQ6可连接到第八存储器芯片5800的焊盘DQ5至DQ0、DQ7和DQ6。

第六存储器芯片5600的焊盘DQ0至DQ7可连接到第七存储器芯片5700的焊盘DQ0和DQ7至DQ1。第六存储器芯片5600的焊盘DQ0可连接到第七存储器芯片5700的焊盘DQ0。第六存储器芯片5600的焊盘DQ1可连接到第七存储器芯片5700的焊盘DQ7。类似地，第六存储器芯片5600的焊盘DQ7可连接到第七存储器芯片5700的焊盘DQ1。第七存储器芯片5700的焊盘DQ7至DQ0可连接到第八存储器芯片5800的焊盘DQ7至DQ0。

根据图16所示的存储器装置5000的输入/输出映射连接方法，存储器控制器可通过一条控制信号线和一条输入/输出信号线来控制第一存储器芯片5100至第八存储器芯片5800。根据本公开，可减少控制信号线和输入/输出信号线。

图17是示出根据本公开的一些示例实施例的存储器装置的示图。

参照图17，存储器装置6000可具有芯片对芯片(C2C)结构。可单独地制造包括单元区域的至少一个上芯片和包括外围电路区域PERI的下芯片，然后，可通过接合方法将至少一个上芯片和下芯片彼此连接，以实现C2C结构。例如，接合方法可指将形成在上芯片的最上金属层中的接合金属图案电连接或物理连接到形成在下芯片的最上金属层中的接合金属图案的方法。例如，在接合金属图案由铜(Cu)形成的情况下，接合方法可以是Cu-Cu接合方法。可替换地，接合金属图案可由铝(Al)或钨(W)形成。

存储器装置6000可包括至少一个上芯片，其包括单元区域。例如，存储器装置6000可包括两个上芯片。然而，上芯片的数量不限于此。在存储器装置6000包括两个上芯片的情况下，可单独地制造包括第一单元区域CELL1的第一上芯片、包括第二单元区域CELL2的第二上芯片和包括外围电路区域PERI的下芯片，然后，可通过接合方法将第一上芯片、第二上芯片和下芯片彼此连接以制造存储器装置6000。第一上芯片可被翻转，然后可通过接合方法连接到下芯片，并且第二上芯片也可被翻转，然后可通过接合方法连接到第一上芯片。以下，将基于第一上芯片和第二上芯片中的每一个被翻转之前来定义第一上芯片和第二上芯片中的每一个的上部和下部。换言之，下芯片的上部可指基于+Z轴方向定义的上部，第一上芯片和第二上芯片中的每一个的上部可指基于-Z轴方向定义的上部。然而，本发明构思的示例实施例不限于此。在一些示例实施例中，第一上芯片和第二上芯片之一可被翻转，然后可通过接合方法连接到对应芯片。

存储器装置6000的外围电路区域PERI和第一单元区域CELL1和第二单元区域CELL2中的每一个可包括外部焊盘接合区域PA、字线接合区域WLBA和位线接合区域BLBA。

外围电路区域PERI可包括第一基板210和形成在第一基板210上的多个电路元件220a、220b和220c。包括一个或更多个绝缘层的层间绝缘层215可设置在多个电路元件220a、220b和220c上，并且电连接到多个电路元件220a、220b和220c的多条金属线可设置在层间绝缘层215中。例如，多条金属线可包括连接到多个电路元件220a、220b和220c的第一金属线230a、230b和230c以及形成在第一金属线230a、230b和230c上的第二金属线240a、240b和240c。可由各种导电材料中的至少一种形成多条金属线。例如，可由具有相对高的电阻率的钨形成第一金属线230a、230b和230c，可由具有相对低的电阻率的铜形成第二金属线240a、240b和240c。

在一些示例实施例中示出并描述了第一金属线230a、230b和230c和第二金属线240a、240b和240c。然而，本发明构思的示例实施例不限于此。在一些示例实施例中，可在第二金属线240a、240b和240c上进一步形成至少一条或更多条附加金属线。在这种情况下，可由铝形成第二金属线240a、240b和240c，并且可由电阻率低于第二金属线240a、240b和240c的铝的铜形成在第二金属线240a、240b和240c上形成的至少一些附加金属线。

层间绝缘层215可设置在第一基板210上，并且可包括诸如氧化硅和/或氮化硅的绝缘材料。

第一单元区域CELL1和第二单元区域CELL2中的每一个可包括至少一个存储器块。第一单元区域CELL1可包括第二基板310和公共源极线320。多条字线330(331至338)可在垂直于第二基板310的顶表面的方向(例如，Z轴方向)上层叠在第二基板310上。串选择线和接地选择线可设置在字线330上下，并且多条字线330可设置在串选择线和接地选择线之间。同样，第二单元区域CELL2可包括第三基板410和公共源极线420，并且多条字线430(431至438)可在垂直于第三基板410的顶表面的方向(例如，Z轴方向)上层叠在第三基板410上。第二基板310和第三基板410中的每一个可由各种材料中的至少一种形成，并且可以是例如硅基板、硅锗基板、锗基板或者具有生长在单晶硅基板上的单晶外延层的基板。可在第一单元区域CELL1和第二单元区域CELL2中的每一个中形成多个沟道结构CH。

在一些示例实施例中，如区域“A1”中所示，沟道结构CH可设置在位线接合区域BLBA中，并且可在垂直于第二基板310的顶表面的方向上延伸，以穿透字线330、串选择线和接地选择线。沟道结构CH可包括数据存储层、沟道层和填充绝缘层。沟道层可电连接到位线接合区域BLBA中的第一金属线350c和第二金属线360c。例如，第二金属线360c可以是位线，并且可通过第一金属线350c连接到沟道结构CH。位线360c可在平行于第二基板310的顶表面的第一方向(例如，Y轴方向)上延伸。

在一些示例实施例中，如区域“A2”中所示，沟道结构CH可包括彼此连接的下沟道LCH和上沟道UCH。例如，可通过形成下沟道LCH的工艺和形成上沟道UCH的工艺来形成沟道结构CH。下沟道LCH可在垂直于第二基板310的顶表面的方向上延伸，以穿透公共源极线320和下字线331和332。下沟道LCH可包括数据存储层、沟道层和填充绝缘层，并且可连接到上沟道UCH。上沟道UCH可穿透上字线333至338。上沟道UCH可包括数据存储层、沟道层和填充绝缘层，并且上沟道UCH的沟道层可电连接到第一金属线350c和第二金属线360c。随着沟道的长度增加，由于制造工艺的特性，可能难以形成具有基本上均匀或均匀的宽度的沟道。由于通过顺序执行的工艺形成的下沟道LCH和上沟道UCH，根据一些示例实施例的存储器装置6000可包括具有改进的宽度均匀性的沟道。

在沟道结构CH包括如区域“A2”中所示下沟道LCH和上沟道UCH的情况下，位于下沟道LCH和上沟道UCH之间的边界附近的字线可以是虚设字线。例如，与下沟道LCH和上沟道UCH之间的边界相邻的字线332和333可以是虚设字线。在这种情况下，数据可不存储在连接到虚设字线的存储器单元中。可替换地，与连接到虚设字线的存储器单元对应的页数可少于与连接到一般字线的存储器单元对应的页数。施加到虚设字线的电压电平可不同于施加到一般字线的电压电平，因此可减小下沟道LCH和上沟道UCH之间的不均匀沟道宽度对存储器装置的操作的影响。

同时，在区域“A2”中，被下沟道LCH穿透的下字线331和332的数量少于被上沟道UCH穿透的上字线333至338的数量。然而，本发明构思的示例实施例不限于此。在一些示例实施例中，被下沟道LCH穿透的下字线的数量可等于或多于被上沟道UCH穿透的上字线的数量。另外，设置在第二单元区域CELL2中的沟道结构CH的结构特征和连接关系可与设置在第一单元区域CELL1中的沟道结构CH的结构特征和连接关系基本上相同或相同。

在位线接合区域BLBA中，第一贯通电极THV1可设置在第一单元区域CELL1中，第二贯通电极THV2可设置在第二单元区域CELL2中。第一贯通电极THV1可穿透公共源极线320和多条字线330。在一些示例实施例中，第一贯通电极THV1可进一步穿透第二基板310。第一贯通电极THV1可包括导电材料。可替换地，第一贯通电极THV1可包括被绝缘材料围绕的导电材料。第二贯通电极THV2可具有与第一贯通电极THV1相同的形状和结构。

在一些示例实施例中，第一贯通电极THV1和第二贯通电极THV2可通过第一贯通金属图案372d和第二贯通金属图案472d彼此电连接。第一贯通金属图案372d可形成在包括第一单元区域CELL1的第一上芯片的底端，第二贯通金属图案472d可形成在包括第二单元区域CELL2的第二上芯片的顶端。第一贯通电极THV1可电连接到第一金属线350c和第二金属线360c。下过孔371d可形成在第一贯通电极THV1和第一贯通金属图案372d之间，上过孔471d可形成在第二贯通电极THV2和第二贯通金属图案472d之间。第一贯通金属图案372d和第二贯通金属图案472d可通过接合方法彼此连接。

另外，在位线接合区域BLBA中，上金属图案252可形成在外围电路区域PERI的最上金属层中，具有与上金属图案252相同的形状的上金属图案392可形成在第一单元区域CELL1的最上金属层中。第一单元区域CELL1的上金属图案392和外围电路区域PERI的上金属图案252可通过接合方法彼此电连接。在位线接合区域BLBA中，位线360c可电连接到包括在外围电路区域PERI中的页缓冲器。例如，外围电路区域PERI的一些电路元件220c可构成页缓冲器，并且位线360c可通过第一单元区域CELL1的上接合金属图案370c和外围电路区域PERI的上接合金属图案270c电连接到构成页缓冲器的电路元件220c。

在字线接合区域WLBA中，第一单元区域CELL1的字线330可在平行于第二基板310的顶表面的第二方向(例如，X轴方向)上延伸，并且可连接到多个单元接触插塞340(341至347)。第一金属线350b和第二金属线360b可顺序地连接到与字线330连接的单元接触插塞340上。在字线接合区域WLBA中，单元接触插塞340可通过第一单元区域CELL1的上接合金属图案370b和外围电路区域PERI的上接合金属图案270b连接到外围电路区域PERI。

单元接触插塞340可电连接到包括在外围电路区域PERI中的行解码器。例如，外围电路区域PERI的一些电路元件220b可构成行解码器，并且单元接触插塞340可通过第一单元区域CELL1的上接合金属图案370b和外围电路区域PERI的上接合金属图案270b电连接到构成行解码器的电路元件220b。在一些示例实施例中，构成行解码器的电路元件220b的操作电压可不同于构成页缓冲器的电路元件220c的操作电压。例如，构成页缓冲器的电路元件220c的操作电压可大于构成行解码器的电路元件220b的操作电压。

同样，在字线接合区域WLBA中，第二单元区域CELL2的字线430可在平行于第三基板410的顶表面的第二方向(例如，X轴方向)上延伸，并且可连接到多个单元接触插塞440(441至447)。单元接触插塞440可通过第二单元区域CELL2的上金属图案以及第一单元区域CELL1的下金属图案和上金属图案和单元接触插塞348连接到外围电路区域PERI。

在字线接合区域WLBA中，上接合金属图案370b可形成在第一单元区域CELL1中，并且上接合金属图案270b可形成在外围电路区域PERI中。第一单元区域CELL1的上接合金属图案370b和外围电路区域PERI的上接合金属图案270b可通过接合方法彼此电连接。上接合金属图案370b和上接合金属图案270b可由铝、铜或钨形成。

在外部焊盘接合区域PA中，下金属图案371e可形成在第一单元区域CELL1的下部，上金属图案472a可形成在第二单元区域CELL2的上部。在外部焊盘接合区域PA中，第一单元区域CELL1的下金属图案371e和第二单元区域CELL2的上金属图案472a可通过接合方法彼此连接。同样，上金属图案372a可形成在第一单元区域CELL1的上部，上金属图案272a可形成在外围电路区域PERI的上部。第一单元区域CELL1的上金属图案372a和外围电路区域PERI的上金属图案272a可通过接合方法彼此连接。

公共源极线接触插塞380和480可设置在外部焊盘接合区域PA中。可由诸如金属、金属化合物和/或掺杂多晶硅的导电材料形成公共源极线接触插塞380和480。第一单元区域CELL1的公共源极线接触插塞380可电连接到公共源极线320，第二单元区域CELL2的公共源极线接触插塞480可电连接到公共源极线420。第一金属线350a和第二金属线360a可顺序地层叠在第一单元区域CELL1的公共源极线接触插塞380上，第一金属线450a和第二金属线460a可顺序地层叠在第二单元区域CELL2的公共源极线接触插塞480上。

输入/输出焊盘205、405和406可设置在外部焊盘接合区域PA中。下绝缘层201可覆盖第一基板210的底表面，并且第一输入/输出焊盘205可形成在下绝缘层201上。第一输入/输出焊盘205可通过第一输入/输出接触插塞203连接到设置在外围电路区域PERI中的多个电路元件220a中的至少一个，并且可通过下绝缘层201与第一基板210分离。另外，侧绝缘层可设置在第一输入/输出接触插塞203和第一基板210之间，以将第一输入/输出接触插塞203与第一基板210电隔离。

覆盖第三基板410的顶表面的上绝缘层401可形成在第三基板410上。第二输入/输出焊盘405和/或第三输入/输出焊盘406可设置在上绝缘层401上。第二输入/输出焊盘405可通过第二输入/输出接触插塞403和303连接到设置在外围电路区域PERI中的多个电路元件220a中的至少一个，并且第三输入/输出焊盘406可通过第三输入/输出接触插塞404和304连接到设置在外围电路区域PERI中的多个电路元件220a中的至少一个。

在一些示例实施例中，第三基板410可不设置在设置有输入/输出接触插塞的区域中。例如，如区域“B”中所示，第三输入/输出接触插塞404可在平行于第三基板410的顶表面的方向上与第三基板410分离，并且可穿透第二单元区域CELL2的层间绝缘层415以连接到第三输入/输出焊盘406。在这种情况下，可通过各种工艺中的至少一种来形成第三输入/输出接触插塞404。

在一些示例实施例中，如区域“B1”中所示，第三输入/输出接触插塞404可在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞404的直径可朝着上绝缘层401逐渐变大。换言之，区域“A1”中描述的沟道结构CH的直径可朝着上绝缘层401逐渐变小，但是第三输入/输出接触插塞404的直径可朝着上绝缘层401逐渐变大。例如，可在第二单元区域CELL2和第一单元区域CELL1通过接合方法彼此接合之后形成第三输入/输出接触插塞404。

在一些示例实施例中，如区域“B2”中所示，第三输入/输出接触插塞404可在第三方向(例如，Z轴方向)上延伸，并且第三输入/输出接触插塞404的直径可朝着上绝缘层401逐渐变小。换言之，类似沟道结构CH，第三输入/输出接触插塞404的直径可朝着上绝缘层401逐渐变小。例如，第三输入/输出接触插塞404可在第二单元区域CELL2和第一单元区域CELL1彼此接合之前与单元接触插塞440一起形成。

在一些示例实施例中，输入/输出接触插塞可与第三基板410交叠。例如，如区域“C”中所示，第二输入/输出接触插塞403可在第三方向(例如，Z轴方向)上穿透第二单元区域CELL2的层间绝缘层415，并且可通过第三基板410电连接到第二输入/输出焊盘405。在这种情况下，可通过各种方法实现第二输入/输出接触插塞403和第二输入/输出焊盘405的连接结构。

在一些示例实施例中，如区域“C1”中所示，可形成开口408以穿透第三基板410，并且第二输入/输出接触插塞403可通过形成在第三基板410中的开口408直接连接到第二输入/输出焊盘405。在这种情况下，如区域“C1”中所示，第二输入/输出接触插塞403的直径可朝着第二输入/输出焊盘405逐渐变大。然而，本发明构思的示例实施例不限于此，在一些示例实施例中，第二输入/输出接触插塞403的直径可朝着第二输入/输出焊盘405逐渐变小。

在一些示例实施例中，如区域“C2”中所示，可形成穿透第三基板410的开口408，并且可在开口408中形成触点407。触点407的一端可连接到第二输入/输出焊盘405，触点407的另一端可连接到第二输入/输出接触插塞403。因此，第二输入/输出接触插塞403可通过开口408中的触点407电连接到第二输入/输出焊盘405。在这种情况下，如区域“C2”中所示，触点407的直径可朝着第二输入/输出焊盘405逐渐变大，并且第二输入/输出接触插塞403的直径可朝着第二输入/输出焊盘405逐渐变小。例如，第二输入/输出接触插塞403可在第二单元区域CELL2和第一单元区域CELL1彼此接合之前与单元接触插塞440一起形成，并且可在第二单元区域CELL2和第一单元区域CELL1彼此接合之后形成触点407。

在区域“C3”中所示的一些示例实施例中，与区域“C2”的一些示例实施例相比，止动件409可进一步形成在第三基板410的开口408的底端。止动件409可以是与公共源极线420形成在同一层中的金属线。可替换地，止动件409可以是与至少一条字线430形成在同一层中的金属线。第二输入/输出接触插塞403可通过触点407和止动件409电连接到第二输入/输出焊盘405。

类似第二单元区域CELL2的第二输入/输出接触插塞403和第三输入/输出接触插塞404，第一单元区域CELL1的第二输入/输出接触插塞303和第三输入/输出接触插塞304中的每一个的直径可朝着下金属图案371e逐渐变小，或者可朝着下金属图案371e逐渐变大。

同时，在一些示例实施例中，狭缝411可形成在第三基板410中。例如，狭缝411可形成在外部焊盘接合区域PA的一些示例位置。例如，如区域“D”中所示，当在平面图中看时，狭缝411可位于第二输入/输出焊盘405和单元接触插塞440之间。可替换地，当在平面图中看时，第二输入/输出焊盘405可位于狭缝411和单元接触插塞440之间。

在一些示例实施例中，如区域“D1”中所示，狭缝411可形成为穿透第三基板410。例如，狭缝411可用于在形成开口408时防止或减少第三基板410细微开裂。然而，本发明构思的示例实施例不限于此，在一些示例实施例中，狭缝411可形成为具有从第三基板410的厚度的大约或恰好60％至大约或恰好70％范围内的深度。

在一些示例实施例中，如区域“D2”中所示，导电材料412可形成在狭缝411中。例如，导电材料412可用于将在外部焊盘接合区域PA中的电路元件的驱动中出现的泄漏电流向外部放电。在这种情况下，导电材料412可连接到外部接地线。

在一些示例实施例中，如区域“D3”中所示，绝缘材料413可形成在狭缝411中。例如，绝缘材料413可用于将设置在外部焊盘接合区域PA中的第二输入/输出焊盘405和第二输入/输出接触插塞403与字线接合区域WLBA电隔离。由于绝缘材料413形成在狭缝411中，所以可防止或减小通过第二输入/输出焊盘405提供的电压对设置在字线接合区域WLBA中的第三基板410上的金属层的影响。

同时，在一些示例实施例中，可选择性地形成第一至第三输入/输出焊盘205、405和406。例如，存储器装置6000可被实现为仅包括设置在第一基板210上的第一输入/输出焊盘205，仅包括设置在第三基板410上的第二输入/输出焊盘405，或者仅包括设置在上绝缘层401上的第三输入/输出焊盘406。

在一些示例实施例中，第一单元区域CELL1的第二基板310或第二单元区域CELL2的第三基板410中的至少一个可用作牺牲基板，并且可在接合工艺之前或之后完全或部分去除。可在去除基板之后层叠附加层。例如，可在外围电路区域PERI和第一单元区域CELL1的接合工艺之前或之后去除第一单元区域CELL1的第二基板310，然后，可形成覆盖公共源极线320的顶表面的绝缘层或用于连接的导电层。同样，可在第一单元区域CELL1和第二单元区域CELL2的接合工艺之前或之后去除第二单元区域CELL2的第三基板410，然后，可形成覆盖公共源极线420的顶表面的上绝缘层401或用于连接的导电层。

当本说明书中结合数值使用术语“约”或“基本上”时，相关数值旨在包括所述数值左右的制造或操作公差(例如，±10％)。此外，当结合几何形状使用词语“大体”和“基本上”时，旨在不要求几何形状的精度，而形状的幅度在本公开的范围内。此外，不管数值或形状是否被修饰为“约”或“基本上”，将理解，这些值和形状应该被解释为包括所述数值或形状左右的制造或操作公差(例如，±10％)。

如本文所述，根据任何示例实施例的任何电子装置和/或其部分可包括处理电路的一个或更多个实例、可包括在处理电路的一个或更多个实例中和/或可由处理电路的一个或更多个实例实现，例如包括逻辑电路的硬件；硬件/软件组合，例如执行软件的处理器；或其任何组合。例如，更具体地，处理电路可包括(但不限于)中央处理单元(CPU)、算术逻辑单元(ALU)、图形处理单元(GPU)、应用处理器(AP)、数字信号处理器(DSP)、微计算机、现场可编程门阵列(FPGA)和可编程逻辑单元、微处理器、专用集成电路(ASIC)、神经网络处理单元(NPU)、电子控制单元(ECU)、图像信号处理器(ISP)等。在一些示例实施例中，处理电路可包括存储指令程序的非暂时性计算机可读存储装置(例如，存储器)(例如DRAM装置)以及被配置为执行指令程序以实现由根据任何示例实施例的任何装置、系统、模块、单元、控制器、电路、架构和/或其部分中的一些或全部执行的功能和/或方法的处理器(例如，CPU)，和/或其任何部分。

尽管参考其示例实施例描述了本公开，但对于本领域普通技术人员而言将显而易见的是，在不脱离以下权利要求中阐述的本公开的精神和范围的情况下，可对其进行各种改变和修改。