存储器及其测试方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种存储器及其测试方法。

背景技术

目前在存储器的应用中，通过引入错误检查和纠正技术(ECC，Error Checkingand Correcting)能够检测并纠正存储器的存储数据出现的一比特错误。引入ECC的存储器中需要在存储区域额外设置一存储区域用于存储ECC校验码数据，因此在对存储器的存储区域进行测试时，存储ECC校验码数据的存储区域也需要进行测试，以防止存储器制造过程中存储ECC校验码数据的存储区域也出现错误。

发明内容

本公开实施例提供一种存储器及其测试方法，至少有利于提高对存储器中引脚的利用率，以及提高对存储器进行测试的测试效率。

根据本公开一些实施例，本公开实施例一方面提供一种存储器，包括：多个第一引脚，用于接收数据；第二引脚，用于在所述存储器执行掩码写操作时接收掩码数据或在测试模式下接收校验码数据，其中，在所述存储器执行掩码写操作时所述存储器基于所述掩码数据对所述第一引脚接收的数据进行掩码；第一数据存储阵列，用于存储所述第一引脚接收的数据；校验码存储阵列，在所述测试模式下存储所述校验码数据。

在一些实施例中，所述存储器还包括压缩写模块，所述测试模式包括第一测试模式，所述压缩写模块用于在所述第一测试模式下，获取一个所述第一引脚接收的第一测试数据，并将所述第一测试数据压缩写入至所述第一数据存储阵列。

在一些实施例中，所述校验码数据包括第一校验码数据，所述校验码存储阵列包括第一校验码存储阵列，所述第二引脚在所述第一测试模式下接收第一校验码数据，所述第一校验码数据为被压缩写入至所述第一数据存储阵列的数据的ECC校验码，所述第一校验码存储阵列在所述第一测试模式下存储所述第一校验码数据。

在一些实施例中，所述存储器还包括第二数据存储阵列，所述压缩写模块还用于在所述第一测试模式下将所述第一测试数据压缩写入至所述第二数据存储阵列。

在一些实施例中，所述第一测试数据为8比特数据。

在一些实施例中，所述压缩写模块被配置为，根据所述8比特数据向所述第一数据存储阵列写入128比特数据，所述128比特数据包括16组所述第一测试数据。

在一些实施例中，所述校验码存储阵列还包括第二校验码存储阵列，所述第二校验码存储阵列在所述第一测试模式下存储所述第一校验码数据。

在一些实施例中，所述测试模式包括第二测试模式，每一所述第一引脚在所述第二测试模式下接收第二测试数据，所述第一数据存储阵列在所述第二测试模式下存储每一所述第一引脚接收的所述第二测试数据。

在一些实施例中，所述校验码数据包括第二校验码数据，所述校验码存储阵列包括第一校验码存储阵列，所述第二引脚在所述第二测试模式下接收第二校验码数据，所述第二校验码数据为所有所述第二测试数据的ECC校验码，所述第一校验码存储阵列在所述第二测试模式下存储所述第二校验码数据。

在一些实施例中，所述存储器还包括第二数据存储阵列和多个第三引脚，在所述第二测试模式下，所述第三引脚接收第三测试数据，所述第二数据存储阵列存储所述第三测试数据。

在一些实施例中，所述存储器还包括第四引脚，所述第四引脚用于在所述存储器执行掩码写操作时接收所述掩码数据或在所述第二测试模式下接收第三校验码数据，其中，在所述存储器执行掩码写操作时所述存储器基于所述掩码数据对所述第三引脚接收的数据进行掩码，所述第三校验码数据为所述第三测试数据的ECC校验码。

根据本公开一些实施例，本公开实施例另一方面还提供一种存储器的测试方法，应用于如上述任一项所述的存储器，所述存储器处于测试模式，所述测试方法包括：向所述第一引脚提供测试数据并将所述测试数据写入至第一数据存储阵列；向所述第二引脚提供校验码数据并将所述校验码数据写入至所述校验码存储阵列；读取所述第一数据存储阵列中的数据和所述校验码存储阵列中的数据，根据读取的数据确定测试结果。

在一些实施例中，所述测试模式包括第一测试模式，所述测试数据包括第一测试数据，所述存储器包括压缩写模块；所述向所述第一引脚提供测试数据并将所述测试数据写入至第一数据存储阵列，包括：向其中一个所述第一引脚提供所述第一测试数据，所述压缩写模块将所述第一测试数据压缩写入至所述第一数据存储阵列。

在一些实施例中，所述校验码数据包括第一校验码数据，所述校验码存储阵列包括第一校验码存储阵列，所述向所述第二引脚提供校验码数据并将所述校验码数据写入至所述校验码存储阵列，包括：向所述第二引脚提供所述第一校验码数据，所述第一校验码数据为被压缩写入至所述第一数据存储阵列的数据的ECC校验码，将所述第一校验码数据写入至所述第一校验码存储阵列。

在一些实施例中，所述测试模式包括第二测试模式，所述测试数据包括第二测试数据，所述向所述第一引脚提供测试数据并将所述测试数据写入至第一数据存储阵列，包括：向每一所述第一引脚提供所述第二测试数据，所述第一数据存储阵列存储每一所述第一引脚接收的所述第二测试数据。

在一些实施例中，所述校验码数据包括第二校验码数据，所述校验码存储阵列包括第一校验码存储阵列，所述向所述第二引脚提供校验码数据并将所述校验码数据写入至所述校验码存储阵列，包括：向所述第二引脚提供所述第二校验码数据，所述第二校验码数据为所有所述第二测试数据的ECC校验码，将所述第二校验码数据写入至所述第一校验码存储阵列。

本公开实施例提供的技术方案至少具有以下优点：

在存储器执行掩码写操作时，第二引脚用于接收掩码数据；在测试模式下，第二引脚用于接收校验码数据，如此，无论存储器处于掩码写操作模式还是测试模式，均能使用第二引脚进行数据的传输，且不同模式下第二引脚接收的数据不同，从而有利于提高对第二引脚的利用率。此外，在测试模式下，通过第一引脚接收需要存储至第一数据存储阵列中的数据，通过第二引脚接收校验码数据，即通过不同的引脚接收不同的数据，有利于提高存储器接收数据的效率，以提高对存储器进行测试的测试效率，而且，同时对第一数据存储阵列和校验码存储阵列进行测试，有利于进一步提高对存储器进行测试的测试效率。

而且，通过不同的引脚接收不同的数据，需要存储至第一数据存储阵列中的数据和校验码数据均可以由除存储器之外的结构提供，如此，有利于提高对存储器进行测试时第一引脚接收的数据和校验码数据的来源的多样性。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1至图5为本公开一实施例提供的存储器处于第一测试模式下的五种功能模块示意图；

图6和图7为本公开一实施例提供的存储器处于第二测试模式下的两种功能模块示意图；

图8为图7中第一引脚的一种结构示意图；

图9为图7中第二引脚的一种结构示意图；

图10为本公开另一实施例提供的存储器的测试方法的一种流程示意图；

图11至图14为本公开另一实施例提供的测试方法中存储器的四种功能模块示意图。

具体实施方式

由背景技术可知，存储ECC校验码数据的存储区域也需要进行测试。

经分析发现，对存储器中用来存储有效数据的存储区域，即存储器外部输入的数据，和用来存储ECC校验码数据的存储区域的测试是分开的，即分别测试有效数据的存储区域和ECC校验位数据的存储区域，使得测试流程复杂，且测试效率低。

本公开实施提供一种存储器及其测试方法，存储器中，在存储器执行掩码写操作时，第二引脚用于接收掩码数据；在测试模式下，第二引脚用于接收校验码数据，如此，无论存储器处于掩码写操作模式还是测试模式，均能使用第二引脚进行数据的传输，且不同模式下第二引脚接收的数据不同，从而有利于提高对第二引脚的利用率。此外，在测试模式下，通过第一引脚接收需要存储至第一数据存储阵列中的数据，通过第二引脚接收校验码数据，即通过不同的引脚接收不同的数据，有利于提高存储器接收数据的效率，以提高对存储器进行测试的测试效率，而且，同时对第一数据存储阵列和校验码存储阵列进行测试，有利于进一步提高对存储器进行测试的测试效率。而且，通过不同的引脚接收不同的数据，需要存储至第一数据存储阵列中的数据和校验码数据均可以由除存储器之外的结构提供，如此，有利于提高对存储器进行测试时第一引脚接收的数据和校验码数据的来源的多样性。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。

本公开一实施例提供一种存储器，以下将结合附图对本公开一实施例提供的存储器进行详细说明。图1至图5为本公开一实施例提供的存储器处于第一测试模式下的五种功能模块示意图；图6和图7为本公开一实施例提供的存储器处于第二测试模式下的两种功能模块示意图；图8为图7中第一引脚的一种结构示意图；图9为图7中第二引脚的一种结构示意图。

参考图1，存储器100包括：多个第一引脚110，用于接收数据；第二引脚120，用于在存储器100执行掩码写操作时接收掩码数据(未图示)或在测试模式T下接收校验码数据DM，其中，在存储器100执行掩码写操作时存储器100基于掩码数据对第一引脚110接收的数据进行掩码；第一数据存储阵列102，用于存储第一引脚110接收的数据；校验码存储阵列103，在测试模式T下存储校验码数据DM。

可以理解的是，在存储器100执行掩码写操作时，第二引脚120用于接收掩码数据；在测试模式T下，第二引脚120用于接收校验码数据DM，如此，无论存储器100处于掩码写操作模式还是测试模式T，均能使用第二引脚120进行数据的传输，且不同模式下第二引脚120接收的数据不同，从而有利于提高对第二引脚120的利用率。此外，测试模式T下，可以通过第二引脚120将预先设计好的校验码数据DM传输至校验码存储阵列103中，无需存储器100基于接收的需要存储至第一数据存储阵列102中的数据生成校验码数据DM，改变对存储器100进行测试时校验码数据DM的来源，通过第二引脚120直接提供校验码数据DM，有利于提高对存储器100进行测试的测试效率。

此外，在测试模式T下，通过第一引脚110接收需要存储至第一数据存储阵列102中的数据Test，通过第二引脚120接收校验码数据DM，即通过不同的引脚接收不同的数据，有利于提高存储器100接收数据的效率，以提高对存储器100进行测试的测试效率，而且，同时对第一数据存储阵列102和校验码存储阵列103进行测试，有利于进一步提高对存储器100进行测试的测试效率。

需要说明的是，第一引脚110在存储器100执行掩码写操作时接收的数据(未图示)与在测试模式T下接收的数据Test可以相同也可以不同，且在存储器100执行掩码写操作时，不同的第一引脚110接收的数据可以相同也可以不同。

此外，图1中仅示意出存储器100中的3个第一引脚110，本公开一实施例中对存储器100中包含的第一引脚110的数量不做限制。

在一些实施例中，参考图2，存储器100还可以包括压缩写模块101，测试模式T(参考图1)包括第一测试模式T1，压缩写模块101用于在第一测试模式T1下，获取一个第一引脚110接收的第一测试数据Test1，并将第一测试数据Test1压缩写入至第一数据存储阵列102。

可以理解的是，存储器100中具有多个第一引脚110，但在第一测试模式T1下，存储器100只需获取多个第一引脚110中任意一个第一引脚110接收的第一测试数据Test1即可，然后利用压缩写模块101将该第一测试数据Test1压缩写入第一数据存储阵列102中，避免第一数据存储阵列102接收多个第一引脚110接收的数据而耗费过多的时间，从而有利于降低对存储器100进行测试所消耗的总时间，同时测试机台能够同时测试更多数量的存储器，以提高对存储器100进行测试的测试效率。

在一些实施例中，继续参考图2，校验码数据DM(参考图1)包括第一校验码数据DM1，校验码存储阵列103(参考图1)包括第一校验码存储阵列113，第二引脚120在第一测试模式T1下接收第一校验码数据DM1，第一校验码数据DM1为被压缩写入至第一数据存储阵列102的数据的ECC校验码，第一校验码存储阵列113在第一测试模式T1下存储第一校验码数据DM1。

可以理解的是，在第一测试模式下T1，第二引脚120接收的校验码数据DM即为第一校验码数据DM1。第一测试模式T1下，存储器100在利用第一引脚110接收第一测试数据Test1的同时，利用第二引脚120接收第一校验码数据DM1，则在将第一测试数据Test1压缩写入第一数据存储阵列102的过程中，可以将第一校验码数据DM1写入第一校验码存储阵列113中，以同时对第一数据存储阵列102和第一校验码存储阵列113进行测试，有利于进一步提高对存储器100进行测试的测试效率。

此外，第一测试数据Test1和第一校验码数据DM1均可以通过引脚传递给存储器100中的存储阵列，其中，第一测试数据Test1通过第一引脚110传递给第一数据存储阵列102，第一校验码数据DM1通过第二引脚120传递给第一校验码存储阵列113，且第一引脚110接收的第一测试数据Test1可以由除存储器100之外的结构提供，也可以由存储器100本身提供，同样，第二引脚120接收的第一校验码数据DM1可以由除存储器100之外的结构提供，也可以由存储器100本身提供，如此，有利于提高对存储器100进行测试时第一测试数据Test1和第一校验码数据DM1的来源的多样性。

以下对本公开一实施例提供的存储器100进行详细说明。

在一些实施例中，参考图3、图5至图7，存储器100还可以包括第二数据存储阵列112；参考图3和图5，压缩写模块101还用于在第一测试模式T1下将第一测试数据Test1压缩写入至第二数据存储阵列112。

在上述实施例中，结合参考图2和图4，或者结合参考图3和图5，第一测试数据Test1为8比特数据。图4和图5中以Test1<7:0>表征第一测试数据Test1是一个8位二进制数，即8比特数据。

在一些实施例中，结合参考图2和图4，压缩写模块101被配置为，根据8比特数据Test1<7:0>向第一数据存储阵列102写入128比特数据Test1<127:0>，128比特数据Test1<127:0>包括16组第一测试数据Test1。可以理解的是，128比特数据Test1<127:0>可以为16组一样的8比特数据Test1<7:0>。其中，第一校验数据DM1为128比特数据Test1<127:0>的ECC校验码。

在一些实施例中，第一校验数据DM1也是一个8位二进制数，图4和图5中以DM1<7:0>表征第一校验数据DM1是一个8位二进制数。

在一些实施例中，第一校验数据DM1<7:0>和第一测试数据Test1<7:0>相同，如此，以8位二进制数为一个整体，写入第一数据存储阵列102和第一校验码存储阵列113中的数据相同，后续从第一数据存储阵列102和第一校验码存储阵列113中读取存入的与第一测试数据Test1<7:0>和第一校验码数据DM1<7:0>对应的存储数据时，可以直观且高效的发现读取的存储数据和与其对应的第一测试数据Test1<7:0>和第一校验码数据DM1<7:0>之间是否相同，从而有利于提高对存储器100进行测试的测试效率。

在一个例子中，可以对读取的存储数据和与其对应的第一校验码数据DM1<7:0>或第一测试数据Test1<7:0>进行异或逻辑运算，以快速地检测第一数据存储阵列102存储的第一测试数据Test1<7:0>是否存在错误，以及快速地检测第一校验码存储阵列103存储的第一校验码数据DM1<7:0>是否存在错误。

需要说明的是，图4和图5中以DQ<0>标示存储器100中的一个第一引脚110，以DQM1标示存储器100中的第二引脚120。此外，图4和图5中以“第一测试模式T1下第一引脚110接收的是8比特数据，压缩写模块101基于该8比特数据生成包含16组该8比特数据的128比特数据”为示例，实际应用中，第一测试模式T1下第一引脚110接收的也可以是4比特数据或16比特数据，即第一测试数据Test1可以是一个4位二进制数或一个16位二进制数，压缩写模块101可以基于第一测试数据Test1包含的二进制数的位数的不同生成包含不同组数的第一测试数据Test1。

在一些实施例中，第一测试数据Test1包含的二进制数的位数为2的整数次幂。

在一些实施例中，第一测试模式T1下第一引脚110接收的是16比特数据，压缩写模块101基于该16比特数据生成包含8组该16比特数据的128比特数据，以存储至第一数据存储阵列102中。在另一些实施例中，第一测试模式T1下第一引脚110接收的是16比特数据，压缩写模块101基于该16比特数据生成包含16组该16比特数据的256比特数据，以存储至第一数据存储阵列102和第二数据存储阵列112中。可以理解的是，本公开一实施例提供的存储器100对压缩写模块101写入第一数据存储阵列102中的数据包含的二进制数的位数不做限制，只需满足包含多组第一测试数据Test1即可。

在一些实施例中，结合参考图3和图5，在第一测试模式T1下，基于压缩写模块101生成的128比特数据Test1<127:0>可以分别被写入第一数据存储阵列102和第二数据存储阵列112中，即第一数据存储阵列102和第二数据存储阵列112预期想要存储的均是第一测试数据Test1，如此，有利于同时对第一数据存储阵列102和第二数据存储阵列112进行测试，基于从第一数据存储阵列102和第二数据存储阵列112读取的与第一测试数据Test1对应的存储数据是否与第一测试数据Test1一致，判断第一数据存储阵列102或第二数据存储阵列112是否存在异常。

需要说明的是，图3和图5中以“存储器100包括第一数据存储阵列102和第二数据存储阵列112，第一测试模式T1下，第一数据存储阵列102和第二数据存储阵列112分别接收相同的第一测试数据Test1”为示例，实际应用中，存储器100还可以包括第三数据存储阵列、第四数据存储阵列以及第五数据存储阵列等，第一测试模式T1下，每一数据存储阵列均接收相同的第一测试数据Test1，即本公开一实施例对存储器100中包含的数据存储阵列的数量不做限制。

在一些实施例中，参考图3和图5，存储器还可以包括第二校验码存储阵列123，第二校验码存储阵列123在第一测试模式T1下存储第一校验码数据DM1。

可以理解的是，第一测试模式T1下，第二引脚120接收的第一校验码数据DM1通过两条传输路径分别传输给第一校验码存储阵列113和第二校验码存储阵列123，即第一校验码存储阵列113和第二校验码存储阵列123预期想要存储的均是第一校验码数据DM1，如此，有利于同时对第一校验码存储阵列113和第二校验码存储阵列123进行测试，基于从第一校验码存储阵列113和第二校验码存储阵列123读取的与第一校验码数据DM1对应的存储数据是否与第一校验码数据DM1一致，判断第一校验码存储阵列113和第二校验码存储阵列123是否存在异常。

需要说明的是，图3和图5中以“存储器100包括第一校验码存储阵列113和第二校验码存储阵列123，第一测试模式T1下，第一校验码存储阵列113和第二校验码存储阵列123分别接收相同的第一校验码数据DM1”为示例，实际应用中，存储器100还可以包括第三校验码存储阵列、第四校验码存储阵列以及第五校验码存储阵列等，第一测试模式T1下，每一校验码存储阵列均接收相同的第一校验码数据DM1，即本公开一实施例对存储器100中包含的校验码存储阵列的数量不做限制。

在一些实施例中，参考图6至图8，测试模式T(参考图1)包括第二测试模式T2，每一第一引脚110在第二测试模式T2下接收第二测试数据Test2，第一数据存储阵列102在第二测试模式T2下存储每一第一引脚110接收的第二测试数据Test2。可以理解的是，在第二测试模式T2下，每一第一引脚110接收的第二测试数据Test2被直接存储至第一数据存储阵列102，且不同第一引脚110接收的第二测试数据Test2可以相同也可以不同。

在一些实施例中，参考图7和图8，第二测试模式T2下，存储器100中可以包括8个第一引脚110，每一第一引脚110接收的第二测试数据Test2可以为16比特数据，以将8组16比特数据写入第一数据存储阵列102中，其中，由于8组16比特数据分别由不同的第一引脚110接收，因而8组16比特数据两两之间可以相同也可以不同。

需要说明的是，图7中以DQ<7:0>标示存储器100中的8个第一引脚110，图8中以DQ<0>、DQ<1>、DQ<2>、DQ<3>、DQ<4>、DQ<5>、DQ<6>和DQ<7>分别标示8个不同的第一引脚110，此外图8中以Test2<15:0>、Test2<31:16>、Test2<47:32>、Test2<48:63>、Test2<64:79>、Test2<80:95>、Test2<96:111>和Test2<112:127>分别标示8个不同的第一引脚110各自接收并传输给第一数据存储阵列102的16比特数据，图7中以Test2<127:0>标示8个第一引脚110接收并传输给第一数据存储阵列102的128比特数据。

此外，图6中仅示意出存储器100中的3个第一引脚110，图7和图8中以存储器100中的8个第一引脚110为示例进行说明，实际应用中，对存储器100中包含的第一引脚110的数量不做限制，对每一第一引脚110接收的第二测试数据Test2的位数不做限制，且第二测试模式T2下，对不同的第一引脚110接收的第二测试数据Test2是否相同不做限制，均可以基于实际需求进行相对应的调整。

在一些实施例中，参考图6和图7，校验码数据DM(参考图1)包括第二校验码数据DM2，校验码存储阵列103(参考图1)包括第一校验码存储阵列113，第二引脚120在第二测试模式T2下接收第二校验码数据DM2，第二校验码数据DM2为所有第二测试数据Test2的ECC校验码，第一校验码存储阵列113在第二测试模式T2下存储第二校验码数据DM2。

可以理解的是，在第一测试模式下T1，第二引脚120接收的校验码数据DM即为第二校验码数据DM2。

需要说明的是，图7中以DM2<7:0>标示第二校验码数据，即第二校验码数据DM2<7:0>为8比特数据。

可以理解的是，第一校验码存储阵列113接收的第二校验码数据DM2与第一数据存储阵列102接收的第二测试数据Test2相对应。在一个例子中，参考图7，第一数据存储阵列102接收的第二测试数据Test2为128比特数据，第一校验码存储阵列113接收的第二校验码数据DM2为与该128比特数据对应的8比特数据。在实际应用中，第二校验码数据DM2的位数可以基于第二测试数据Test2的位数的变化而变化。

在一些实施例中，参考图6、图7和图9，存储器100还可以包括第二数据存储阵列112和多个第三引脚130，在第二测试模式T2下，第三引脚130接收第三测试数据Test3，第二数据存储阵列112存储第三测试数据Test3。可以理解的是，在第二测试模式T2下，每一第三引脚130接收的第三测试数据Test3被直接存储至第二数据存储阵列112，第三引脚130接收的第三测试数据Test3和第一引脚110接收的第二测试数据Test2可以相同也可以不同。

在一些实施例中，参考图7和图9，第二测试模式T2下，存储器100中可以包括8个第三引脚130，每一第三引脚130接收的第三测试数据Test3可以为16比特数据，以将8组16比特数据写入第二数据存储阵列112中，其中，由于8组16比特数据分别由不同的第三引脚130接收，因而8组16比特数据两两之间可以相同也可以不同。

需要说明的是，图7中以DQ<15:8>标示存储器100中的8个第三引脚130，图9中以DQ<8>、DQ<9>、DQ<10>、DQ<11>、DQ<12>、DQ<13>、DQ<14>和DQ<15>分别标示8个不同的DQ<15:8>，此外图9中以Test3<15:0>、Test3<31:16>、Test3<47:32>、Test3<48:63>、Test3<64:79>、Test3<80:95>、Test3<96:111>和Test3<112:127>分别标示8个不同的DQ<15:8>各自接收并传输给第二数据存储阵列112的16比特数据，图7中以Test3<127:0>标示8个第三引脚130接收并传输给第二数据存储阵列112的128比特数据。

此外，图6中仅示意出存储器100中的3个第三引脚130，图7和图9中以存储器100中的8个第三引脚130为示例进行说明，实际应用中，对存储器100中包含的第三引脚130的数量不做限制，对每一第三引脚130接收的第三测试数据Test3的位数不做限制，且第二测试模式T2下，对不同的第三引脚130接收的第三测试数据Test3是否相同不做限制，均可以基于实际需求进行相对应的调整。

在一些实施例中，继续参考图6和图7，存储器100还可以包括第四引脚140，第四引脚140用于在存储器100执行掩码写操作时接收掩码数据或在第二测试模式T2下接收第三校验码数据DM3，其中，在存储器100执行掩码写操作时存储器100基于掩码数据对第三引脚130接收的数据进行掩码，第三校验码数据DM3为第三测试数据Test3的ECC校验码。

需要说明的是，图7中以DQM2标示第四引脚140，以DM3<7:0>标示第三校验码数据，即第三校验码数据DM3<7:0>为8比特数据。

可以理解的是，第二校验码存储阵列123接收的第三校验码数据DM3与第二数据存储阵列112接收的第三测试数据Test3相对应。在一个例子中，参考图7，第二数据存储阵列112接收的第三测试数据Test3为128比特数据，第二校验码存储阵列123接收的第三校验码数据DM3为与该128比特数据对应的8比特数据。在实际应用中，第三校验码数据DM3的位数可以基于第三测试数据Test3的位数的变化而变化。

综上所述，在存储器100执行掩码写操作时，第二引脚120用于接收掩码数据；在测试模式T2下，第二引脚120用于接收校验码数据DM，如此，无论存储器100处于掩码写操作模式还是测试模式T，均能使用第二引脚120进行数据的传输，且不同模式下第二引脚120接收的数据不同，从而有利于提高对第二引脚120的利用率。此外，在测试模式T下，通过第一引脚110接收需要存储至第一数据存储阵列102中的数据，通过第二引脚120接收校验码数据DM，即通过不同的引脚接收不同的数据，有利于提高存储器100接收数据的效率，以提高对存储器100进行测试的测试效率，而且，同时对第一数据存储阵列102和校验码存储阵列103进行测试，有利于进一步提高对存储器100进行测试的测试效率。而且，通过不同的引脚接收不同的数据，需要存储至第一数据存储阵列102中的数据和校验码数据DM均可以由除存储器100之外的结构提供，如此，有利于提高对存储器100进行测试时第一引脚110接收的数据和校验码数据DM的来源的多样性。

本公开另一实施例还提供一种存储器的测试方法，应用于本公开一实施例提供的存储器。以下将结合附图对本公开另一实施例提供的存储器的测试方法进行详细说明。图10为本公开另一实施例提供的存储器的测试方法的一种流程示意图；图11至图14为本公开另一实施例提供的测试方法中存储器的四种功能模块示意图。需要说明的是，与前述实施例相同或相应的部分在此不做赘述。

参考图10和图1，存储器100处于测试模式T，存储器100的测试方法包括：S101：向第一引脚110提供测试数据Test并将测试数据Test写入至第一数据存储阵列102；S102：向第二引脚120提供校验码数据DM并将校验码数据DM写入至校验码存储阵列103；S103：读取第一数据存储阵列102中的数据和校验码存储阵列103中的数据，根据读取的数据确定测试结果。

在一些实施例中，参考图11和图12，测试模式T(参考图1)包括第一测试模式T1，测试数据Test(参考图1)包括第一测试数据Test1，存储器100包括压缩写模块101；向第一引脚110提供测试数据Test并将测试数据Test写入至第一数据存储阵列102的步骤包括：向其中一个第一引脚110提供第一测试数据Test1，压缩写模块101将第一测试数据Test1压缩写入至第一数据存储阵列102。

在一些实施例中，参考图11和图12，校验码数据DM(参考图1)包括第一校验码数据DM1，校验码存储阵列103(参考图1)包括第一校验码存储阵列113；向第二引脚120提供校验码数据DM并将校验码数据DM写入至校验码存储阵列103的步骤包括：向第二引脚120提供第一校验码数据DM1，第一校验码数据DM1为被压缩写入至第一数据存储阵列102的数据的ECC校验码，将第一校验码数据DM1写入至第一校验码存储阵列113。

参考图11和图12，将第一数据存储阵列102中存储的与第一测试数据Test1对应的数据作为第一存储数据Data1，将第一校验码存储阵列103中存储的与第一校验码数据DM1对应的数据作为第二存储数据Data2。

在一些实施例在，参考图11和图12，测试方法还可以包括：提供判断模块104；基于判断模块104从第一数据存储阵列102中读取第一存储数据Data1，以及基于判断模块104从第一校验码存储阵列113中读取第二存储数据Data2；基于判断模块104获取第一测试数据Test1和第一校验码数据DM1；判断模块104被配置为，基于第一测试数据Test1和第一存储数据Data1判断第一数据存储阵列102是否存在异常，以及基于第一校验码数据DM1和第二存储数据Data2判断第一校验码存储阵列113是否存在异常。

可以理解的是，第一存储数据Data1与第一测试数据Test1对应，存储至第一数据存储阵列102中的第一测试数据Test1被判断模块104读出时，为第一存储数据Data1；第二存储数据Data2与第一校验码数据DM1对应，存储至第一校验码存储阵列113中的第一校验码数据DM1被判断模块104读出时，为第二存储数据Data2。

在一些实施例中，若第一测试数据Test1和第一存储数据Data1不相同，则判断第一数据存储阵列102存在异常，反之，第一数据存储阵列102工作状态正常；若第一校验码数据DM1和第二存储数据Data2不相同，则判断第一校验码存储阵列113存在异常，反之，第一校验码存储阵列103工作状态正常。

在一些实施例中，参考图12，存储器可以还可以包括第二数据存储阵列112，测试方法还可以包括：基于压缩写模块101将第一测试数据Test1压缩写入至第二数据存储阵列112。

在一些实施例中，将第二数据存储阵列112中存储的与第一测试数据Test1对应的数据作为第三存储数据Data3；测试方法还可以包括：基于判断模块104从第二数据存储阵列112中读取第三存储数据Data3；判断模块104还被配置为，基于第一测试数据Test1和第三存储数据Data3判断第二数据存储阵列112是否存在异常。

可以理解的是，第三存储数据Data3与第一测试数据Test1对应，存储至第二数据存储阵列112中的第一测试数据Test1被判断模块104读出时，为第三存储数据Data3。

在一些实施例中，若第一测试数据Test1和第三存储数据Data3不相同，则判断第二数据存储阵列112存在异常，反之，第二数据存储阵列112工作状态正常。

在一些实施例中，参考图12，存储器还可以包括第二校验码存储阵列123，测试方法还可以包括：将第一校验码数据DM1分别写入至第一校验码存储阵列113和第二校验码存储阵列123。

在一些实施例中，将第二校验码存储阵列123中存储的与第一校验码数据DM1对应的数据作为第四存储数据Data4；测试方法还可以包括：基于判断模块104从第二校验码存储阵列123中读取第四存储数据Data4；基于第一校验码数据DM1和第四存储数据Data4判断第二校验码存储阵列123是否存在异常。

可以理解的是，第四存储数据Data4与第一校验码数据DM1对应，存储至第二校验码存储阵列123中的第一校验码数据DM1被判断模块104读出时，为第四存储数据Data4。

在一些实施例中，若第一校验码数据DM1和第四存储数据Data4不相同，则判断第二校验码存储阵列123存在异常，反之，第二校验码存储阵列123工作状态正常。

在一些实施例中，参考图1和图13，测试模式T包括第二测试模式T2，测试数据Test包括第二测试数据Test2，向第一引脚110提供测试数据Test并将测试数据Test写入至第一数据存储阵列102的步骤包括：向每一第一引脚110提供第二测试数据Test2，第一数据存储阵列102存储每一所述第一引脚110接收的第二测试数据Test2。

在一些实施例中，参考图1、图13和图14，校验码数据DM包括第二校验码数据DM2，校验码存储阵列103包括第一校验码存储阵列113，向第二引脚120提供校验码数据DM并将校验码数据DM写入至校验码存储阵列103的步骤包括：向第二引脚120提供所述第二校验码数据DM2，第二校验码数据DM2为所有第二测试数据Test2的ECC校验码，将第二校验码数据Test2写入至第一校验码存储阵列113。

可以理解的是，存储器100处于第二测试模式T2时，基于多个第一引脚110接收多个第二测试数据Test2；将每一第一引脚110接收的第二测试数据Test2均直接存储至第一数据存储阵列102；将第一校验码数据DM2直接存储至第一校验码存储阵列113。

参考图13和图14，将第一数据存储阵列102中存储的与所有第二测试数据Test2对应的数据作为第五存储数据Data5，将第一校验码存储阵列113中存储的与第二校验码数据DM2对应的数据作为第六存储数据Data6。

在一些实施例中，参考图13和图14，存储器的测试方法还可以包括：提供判断模块104；基于判断模块104从第一数据存储阵列102中读取第五存储数据Data5，以及基于判断模块104从第一校验码存储阵列113中读取第六存储数据Data6；基于判断模块104获取所有第二测试数据Test2和第二校验码数据DM2；判断模块104被配置为，基于所有第二测试数据Test2和第五存储数据Data5判断第一数据存储阵列102是否存在异常，以及基于第二校验码数据DM2和第六存储数据Data6判断第一校验码存储阵列113是否存在异常。

可以理解的是，第五存储数据Data5与所有第二测试数据Test2对应，存储至第一数据存储阵列102中的所有第二测试数据Test2被判断模块104读出时，为第五存储数据Data5；第六存储数据Data6与第二校验码数据DM2对应，存储至第一校验码存储阵列113中的第二校验码数据DM2被判断模块104读出时，为第六存储数据Data6。

在一些实施例中，若所有第二测试数据Test2的组合数据和第五存储数据Data5不相同，则判断第一数据存储阵列102存在异常，反之，第一数据存储阵列102工作状态正常；若第二校验码数据DM2和第六存储数据Data6不相同，则判断第一校验码存储阵列113存在异常，反之，第一校验码存储阵列113工作状态正常。

在一些实施例中，参考图14，存储器100还可以包括多个第三引脚130和第二数据存储阵列112，测试方法还可以包括：基于多个第三引脚130接收多个第三测试数据Test3；将每一第三引脚130接收的第三测试数据Test3均直接存储至第二数据存储阵列112。

参考图14，将第二数据存储阵列112中存储的与所有第三测试数据Test3对应的数据作为第七存储数据Data7；测试方法还可以包括：基于判断模块104从第二数据存储阵列112中读取第七存储数据Data7；判断模块104还被配置为，基于所有第三测试数据Test3和第七存储数据Data7判断第二数据存储阵列112是否存在异常。

可以理解的是，第七存储数据Data7与所有第三测试数据Test3的组合数据对应，存储至第二数据存储阵列112中的所有第三测试数据Test3被判断模块104读出时，为第七存储数据Data7。

在一些实施例中，若所有第三测试数据Test3的组合数据和第七存储数据Data7不相同，则判断第二数据存储阵列112存在异常，反之，第二数据存储阵列112工作状态正常。

在一些实施例中，参考图14，存储器还可以包括第四引脚140和第二校验码存储阵列123，测试方法还可以包括：基于第四引脚140接收第三校验码数据DM3；将第三校验码数据DM3直接存储至第二校验码存储阵列123。

在一些实施例中，将第二校验码存储阵列123中存储的与第三校验码数据DM3对应的数据作为第八存储数据Data8；测试方法还可以包括：基于判断模块104从第二校验码存储阵列123中读取第八存储数据Data8；基于第三校验码数据DM3和第八存储数据Data8判断第二校验码存储阵列123是否存在异常。

可以理解的是，第八存储数据Data8与第三校验码数据DM3对应，存储至第二校验码存储阵列123中的第三校验码数据DM3被判断模块104读出时，为第八存储数据Data8。

在一些实施例中，若第三校验码数据DM3和第八存储数据Data8不相同，则判断第二校验码存储阵列123存在异常，反之，第二校验码存储阵列123工作状态正常。

综上所述，第一测试模式T1下，存储器100只需获取多个第一引脚110中任意一个第一引脚110接收的第一测试数据Test1即可，避免第一数据存储阵列102接收多个第一测试数据Test1而耗费过多的时间，从而有利于降低对存储器100进行测试所消耗的总时间，同时测试机台能够同时测试更多数量的存储器，以提高对存储器100进行测试的测试效率，而且，同时对第一数据存储阵列102和第一校验码存储阵列113进行测试，有利于进一步提高对存储器100进行测试的测试效率。此外，第二测试模式T2下，可以基于不同的测试数据对第一数据存储阵列102和第二数据存储阵列112进行测试，以及基于不同的校验码数据对第一校验码存储阵列113和第二校验码存储阵列123进行测试，如此，有利于提高对存储器100进行测试的多样性，有利于多角度测试存储器100的性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。