信号生成电路、存储装置以及操作方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种信号生成电路、存储装置以及操作方法。

背景技术

半导体存储装置可包含用于存储信息的多个存储器单元。所存储信息可被编码为二进制数据，且每一存储器单元可存储所述信息的单个位。由于各种不同的错误，信息可在存储器单元中衰减或改变，这可能导致从存储装置中读出一或多个不正确的信息位(例如，具有与最初写入的位不同的状态的位)。

存储装置可包含纠错电路，所述纠错电路可用于确定从存储器单元读出的信息与写入到存储器单元中的数据相比是否包含错误，且可纠正所发现错误。其中，ECC(ErrorChecking and Correction)电路是常用的纠错电路之一。

然而，目前的存储装置存在功耗大的问题。

发明内容

本公开实施例提供一种信号生成电路、存储装置以及操作方法，至少有利于降低存储装置的功耗。

根据本公开实施例，本公开实施例一方面提供一种信号生成电路，应用于存储装置，所述存储装置包括存储单元阵列，所述存储单元阵列包括多个存储单元，每一存储单元阵列与多个列选择开关管连接，包括：第一电路，被配置为，接收读选择信号、写选择信号和读标志信号，根据所述读选择信号、所述写选择信号和所述读标志信号输出第一选择信号，其中，在所述存储装置执行掩码写入操作期间，所述存储装置执行所述掩码写入操作中的读操作时所述读标志信号为有效状态，且在所述读选择信号有效状态结束后至所述写选择信号有效状态开始前的期间，所述第一选择信号为有效状态，在所述读选择信号有效状态开始前和所述写选择信号有效状态结束后，所述第一选择信号为无效状态；第二电路，被配置为，接收所述读选择信号、所述写选择信号以及所述第一选择信号，并输出第二选择信号，其中，在所述读选择信号、所述写选择信号以及所述第一选择信号中任一者为有效状态期间，所述第二选择信号均为有效状态；其中，在执行所述掩码写入操作期间，列选择开关管响应于有效状态的所述第二选择信号开启，以对目标存储单元依次执行所述读操作以及掩码写操作。

在一些实施例中，所述第一电路还被配置为，在所述读选择信号有效状态结束前，所述第一选择信号为有效状态。

在一些实施例中，所述第一电路还配置为，自所述读选择信号有效状态开始，且经由第一时长后所述第一选择信号为有效状态。

在一些实施例中，所述第一电路还被配置为，在所述写选择信号有效状态结束前，所述第一选择信号为无效状态。

在一些实施例中，所述第一电路还被配置为，自所述写选择信号有效状态开始，且经由第二时长后所述第一选择信号为无效状态。

在一些实施例中，所述第一电路还被配置为，在所述存储装置执行普通读写操作期间所述读标志信号为无效状态，且所述第一选择信号为无效状态。

在一些实施例中，所述第一电路包括：第一反相电路，被配置为，接收所述读选择信号和所述读标志信号，并在所述读标志信号有效期间输出读选择反相信号，所述读选择反相信号与所述读选择信号互为反相信号；第二反相电路，被配置为，接收所述写选择信号并输出写选择反相信号，所述写选择反相信号与所述写选择信号互为反相信号；锁存电路，具有S输入端、R输入端、QN输出端和Q输出端，所述S输入端接收所述写选择反相信号，所述R输入端接收所述读选择反相信号，所述QN输出端输出所述第一选择信号，所述Q输出端输出第一选择反相信号，所述第一选择信号与所述第一选择反相信号互为反相信号。

在一些实施例中，所述第一反相电路包括：第一与非门，所述第一与非门的两个输入端分别接收所述读选择信号和所述读标志信号，输出端输出所述读选择反相信号。

在一些实施例中，所述第二反相电路包括：第一反相器，所述第一反相器的输入端接收所述写选择信号，输出端输出所述写选择反相信号。

在一些实施例中，所述锁存电路包括：第二与非门，所述第二与非门的一输入端作为所述R输入端，输出端作为所述QN输出端；第三与非门，所述第三与非门的一输入端作为所述S输入端，另一输入端与所述第二与非门的输出端连接，所述第三与非门的输出端与所述第二与非门的另一输入端连接并作为所述Q输出端。

在一些实施例中，所述第一电路还包括：第三反相电路，连接所述Q输出端，用于对所述第一选择反相信号进行反相处理以输出所述第一选择信号。

在一些实施例中，所述第二电路包括：或门，所述或门的三个输入端分别接收所述读选择信号、所述写选择信号以及所述第一选择信号，并输出所述第二选择信号。

根据本公开一些实施例中，本公开实施例另一方面还提供一种存储装置，包括：多个存储单元阵列，每一所述存储单元阵列包括多个存储单元，每一存储单元阵列与多个列选择开关管连接；上述任一实施例提供的信号生成电路，在所述存储装置执行所述掩码写入操作期间，至少一个所述列选择开关管响应于有效状态的所述第二选择信号开启，以对目标存储单元依次执行读操作以及掩码写操作。

在一些实施例中，所述存储装置还包括：列解码器，被配置为，接收列地址信息，并在所述存储装置执行掩码写入操作的读操作时对所述列地址信息进行解码得到所述读选择信号，以及在所述存储装置执行掩码写入操作的写操作时对所述列地址信息进行解码得到所述写选择信号；第一传输路径，被配置为，接收来自所述列解码器的所述读选择信号，并向所述第一电路传输所述读选择信号；第二传输路径，被配置为，接收来自所述列解码器的所述写选择信号，并向所述第一电路传输所述写选择信号。

在一些实施例中，所述列选择开关管包括NMOS管；所述存储装置还包括：列选择线，所述列选择线与所述NMOS管的栅极连接，且接收所述第二选择信号。

在一些实施例中，所述存储装置还包括：纠错电路，被配置为，在执行所述掩码写入操作期间，在对所述目标存储单元执行读操作以读取数据后，对所述数据进行检错纠错。

根据本公开一些实施例中，本公开实施例又一方面还提供一种操作方法，可应用于上述实施例提供的存储装置，包括：在执行掩码写入操作期间，与目标存储单元连接的列选择开关管响应于有效状态的所述第二选择信号开启，以对所述目标存储单元依次执行读操作以及掩码写操作。

本公开实施例提供的技术方案至少具有以下优点：

本公开实施例提供的信号生成电路及其应用的存储装置的技术方案中，在掩码写入操作期间，第一电路可以响应于读标志信号基于读选择信号和写选择信号以输出第一选择信号，其中，第一选择信号至少满足如下要求：在读选择信号从有效状态结束开始，直至写选择信号变为有效状态期间，第一选择信号为有效状态；第二电路基于读选择信号、写选择信号和第一选择信号，生成第二选择信号，在读选择信号、写选择信号以及第一选择信号中任一者为有效状态期间，第二选择信号均为有效状态。也就是说，在掩码写入操作期间，在读选择信号有效开始直至写选择信号结束有效状态期间，第二选择信号始终为有效状态，使得列选择开关管始终保持开启状态，从而避免了列选择开关管从开启到关闭又开启的状态带来的电流消耗，进而降低存储装置的功耗。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开实施例中信号生成电路的一种功能框图；

图2为本公开实施例中存储装置中存储块的一种架构图；

图3为图2中一存储区块的一种结构示意图；

图4为存储装置的一种功能框图；

图5至图8为本公开实施例中信号生成电路中各信号的几种时序图；

图9为信号生成电路的另一种功能框图；

图10为信号生成电路的一种电路结构示意图；

图11为信号生成电路的另一种电路结构示意图；

图12为信号生成电路的一种结构示意图；

图13及图14为存储装置的一种结构示意图。

具体实施方式

由背景技术可知，目前的存储装置存在功耗较大的问题。

为实现纠错，存储装置中设有如ECC电路等纠错电路，使得数据掩码写入(MWR，Mask Write Operation)操作变得复杂。一般的，数据掩码操作包括：需要先进行读操作，即读出目标存储单元中的数据，采用ECC纠错方式纠正可能发生的一比特错误，然后进行写操作，即根据数据掩码(DM，Data Mask)的值再将外部的数据写入该目标存储单元中。也就是说，单次数据掩码操作包括两次列地址选择操作(Colum Select Operation)，一次列地址选择操作用于控制前述的读操作，另一次列地址选择操作用于控制前述的写操作，且这两次列地址选择操作需选中进行读操作和写操作的目标存储单元的地址是相同的。两次的列地址选择操作，使得单次数据掩码操作需消耗较大的电流，进而造成存储装置具有较大的功耗。

例如，存储装置可以包括多个存储块(bank)，每个存储块共用同一个列地址选择信号，在列地址选择信号有效期间，该存储块具有的列选择线(CSL，Colum Select Line)被选中，即进行一次列地址选择操作。在单次列地址选择操作中，一个列地址选择信号有效，相应接收该列地址信号的列选择开关管均开启。

一般的，每个存储块包括2个存储半块(half bank)，以一存储半块由8个数据MAT以及1个ECC MAT组成，另一存储半块由8个数据MAT组成为例，8个数据MAT用于存储数据，ECC MAT用于存储奇偶校验位，每个数据MAT具有2组列选择开关管，一组列选择开关管与奇数位的位线连接，另一组列选择开关管与偶数位的位线连接CSL，每个ECC MAT具有一组列选择开关管，在单次的列地址选择操作期间，一个存储块需开启(2×8+1)×2组列选择开关管，即一个存储块需开启34组列选择开关管。相应的，在单次的数据掩码写入操作期间，这34组列选择开关管会先被选中开启以进行读操作，在读操作结束后关闭这34组列选择开关管；然后这34组列选择开关管又会被选中开启以进行写操作，在写操作结束后关闭这34组列选择开关管，这一系列开启、关闭、开启以及关闭的过程，会给存储装置带来较大的功耗。

本公开实施例提供一种信号生成电路，可生成在掩码写入操作期间始终保持有效状态的列选择信号，从而降低存储装置的功耗。

下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。

图1为本公开实施例中信号生成电路的一种功能框图，图2至图4为本公开实施例中信号生成电路应用的存储装置的几种示意图。

参考图1至图4，信号生成电路200可应用于存储装置，存储装置包括存储单元阵列21，存储单元阵列21包括多个存储单元，每一存储单元阵列21与多个列选择开关管221连接；其中，信号生成电路200包括：第一电路101，被配置为，接收读选择信号ReadCS、写选择信号WriteCS和读标志信号MWR_RdFlag，根据读选择信号ReadCS、写选择信号WriteCS和读标志信号MWR_RdFlag输出第一选择信号CS1，其中，在存储装置执行掩码写入操作期间，存储装置执行掩码写入操作中的读操作时读标志信号MWR_RdFlag为有效状态，且在读选择信号ReadCS有效状态结束后至写选择信号WriteCS有效状态开始前的期间，第一选择信号CS1为有效状态，在读选择信号ReadCS有效状态开始前和写选择信号WriteCS有效状态结束后，第一选择信号CS1为无效状态；第二电路102，被配置为，接收读选择信号ReadCS、写选择信号WriteCS以及第一选择信号CS1，并输出第二选择信号CS2，其中，在读选择信号ReadCS、写选择信号WriteCS以及第一选择信号CS1中任一者为有效状态期间，第二选择信号CS2均为有效状态；其中，在执行掩码写入操作期间，列选择开关管221响应于有效状态的第二选择信号CS2开启，以对目标存储单元依次执行读操作以及掩码写操作。

存储装置可以为随机存取存储装置(RAM)、只读存储装置(ROM)、晶态随机存储装置(SRAM)、动态随机存储装置(DRAM)、同步动态随机存取存储装置(SDRAM)、电阻式随机存取存储装置(RRAM)、双倍速率存储装置(DDR)、低功率双倍数据速率存储装置(LPDDR)、相变存储装置(PCM)或者快闪存储装置。

图2为存储装置中存储块201的一种架构图，参考图2，存储装置具有存储块201，存储块201通常称为BANK，且存储块201可以包括多个存储区块，存储区块通常称为MAT，例如，存储块201包括第一至第K个存储区块MTA0、MAT1、…和MAT(k-1)。存储块201可分为两个存储半块，图2中以haflBank0和haflBank1分别标示2个存储半块，且每个存储半块中包括多个存储区块，图2中以每个存储半块中包括由MAT0至MAT7标示的8个数据存储区块，其其中一个存储半块还包括由MAT8标示的ECC存储区块为例，数据存储区块用于存储数据位，ECC存储区块用于存储校验位。需要说明的是，图2仅是一种示例，可根据实际需求，合理设置每个存储半块中存储区块的数量。

此外，存储装置还可以包括多个存储体组，可成为Bank Group即BG，每一存储体组均包括多个存储块201，如前所述，每个存储块201可包括多个存储区块MAT，每个存储区块可包括多个存储单元。

图3为图2中一存储区块的一种结构示意图，参考图3，在一些实施例中，每个存储区块可以包括存储单元阵列21。存储单元阵列21可以具有如下结构：多个存储单元分别设置在多个行和多个列的交叉处。在一些例子中，当多个行包括M个行且多个列包括N个列时，M×N个存储单元可以排列构成一个存储区块，M表示大于或等于2的正整数，N表示大于或等于2的正整数。其中，在M个行中的每个行可以排列N个存储单元，且每行存储单元与一根字线连接，并且M个行中每一行可以通过行地址R_0、R_1、R_2、…和R_(M-1)中的一个选择。类似的，在N个列中的每个列中可以排列M个存储单元，且每列存储单元与一根字线连接，并且N个列中的每个列可以通过列地址C_0、C_1、C_2、…和C_(N-1)中的一个选择。因此，设置在同一存储单元阵列21中的一个存储单元可以通过一个行地址和一个列地址进行选择，即根据行地址选中与该行地址相对应的字线，根据列地址选中与该列地址相对应的位线BL。在下文中，通过行地址选择的行可称为选定行，而通过列地址选择的列可称为选定列。而目标存储单元，即为被选定行和选定列所定位到的存储单元。

存储装置还包括多个列选择开关管221，且部分数量的列选择开关管221受同一列选择信号控制，即部分数量的列选择开关管221的栅极与同一列选择线CSL连接，该列选择线CSL用于向部分数量的列选择开关管221传输列选择信号。也就是说，多个列选择开关管221经由同一列选择线CSL接收同一列选择信号，在一个列选择信号有效时，接收该列选择信号的列选择线CSL被选中，使得连接该列选择线CSL的列选择开关管221开启。

其中，在存储装置执行读取操作时，列选择信号可定义为读选择信号ReadCS；在存储装置执行写入操作时，列选择信号可定义为写选择信号WriteCS。

继续参考图3，存储单元阵列21具有多条位线BL，且每条位线BL与感测放大器211连接，且每条位线BL还经由列选择开关管221与本地数据线LIO连接，列选择线CSL与每一列选择开关管221的栅极连接。若列选择开关管221打开，则位线BL与本地数据线LIO之间的传输路径导通，以实现数据在位线BL与本地数据线LIO之间的传输，且本地数据线LIO与读写电路连接，以通过读写电路实现本地数据线LIO与全局数据线之间的数据传输。

其中，在一些例子中，按照存储单元阵列21的所有位线BL排布位置，处于奇数位的位线BL可以经由列选择开关管221与一本地数据线LIO连接，处于偶数位的位线可以经由列选择开关管221与另一本地数据线LIO连接，其中，每一感测放大器阵列均包括多个感测放大器211。如此，在列选择线CSL被选中即该列选择线CSL接收的列选择信号有效时，与两个本地数据线LIO连接的列选择开关管221均开启，从而导通存储单元阵列21的位线BL与相应的本地数据线LIO之间的传输路径。

在一个例子中，列选择开关管221可以为NMOS管，若列选择线CSL传输的列选择信号有效即为1，则对应列的列选择开关管221均开启。

图4为存储装置的一种功能框图。存储装置除包括存储块201外，还可包括控制器202。为了执行各种操作，如读取操作、写入操作、刷新操作或者检错纠错操作等，控制器202可以控制存储块201的操作。例如，控制器202可以通过响应于来自主机设备的情况而将命令和地址CMD/ADD传输至存储块201来控制存储块201的操作。当对存储块201的存储单元执行读取操作和写入操作时，数据DATA可以在控制器202与存储块201之间传输。

存储装置还可以包括行解码器203和列解码器204。其中，行解码器203可从地址缓冲器接收行地址信号，并对行地址信号进行解码以输出行选择信号，在多根字线中与行选择信号相对应的字线可以被选中即被激活。列解码器204可以从地址缓冲器接收列地址信号，并对列地址信号进行解码以输出列选择信号，在多根位线BL中与列选择信号相对应的位线可以被选中即被激活。

参考图4，存储装置还可包括纠错电路205，可用于检查数据的完整性。例如，纠错电路205可以为ECC电路。其中，存储在存储区块中的数据可包含多个数据位以及多个奇偶校验位，奇偶校验位中编码的信息可用于更正最大数量的错误，奇偶校验位可由ECC电路基于写入到存储单元的数据来生成。在读取操作期间，ECC电路可使用奇偶校验位来确定读取的数据位是否正确，且可校正找到的数据错误。

存储装置还可执行掩码写操作(MWR，Mask Write Operation)，其中，从存储单元阵列21读出一组数据，且在将经检错纠错的一组数据写回到存储单元阵列21(例如，被读出的相同存储单元)之前，将所读出的一组数据的一部分替换为新数据。作为掩码写入操作的一部分，也可生成奇偶校验位并将其写入存储单元阵列21中。例如，作为掩码写入操作的第一部分，ECC电路可接收从存储单元阵列21读取的数据以及新的写入数据，通过用新的写入数据替换部分来修正读取数据，基于经修正的一组数据生成奇偶校验位，且然后将经修正的一组数据以及生成的奇偶校验位写回到存储单元阵列21。

可以理解的是，纠错电路205还可以被配置为，在执行掩码写入操作期间，对目标存储单元执行读操作以读取数据后，对数据进行检错纠错。

由上述分析可知，掩码写操作需要先进行读取操作后进行写入操作。因此，在存储装置在执行掩码写入操作期间，存储单元阵列需基于列选择信号以定位选定列，以便于对目标存储单元进行读取操作和写入操作，目标存储单元为多个存储单元中选定行和选定列所指向的存储单元。

图5至图8为本公开实施例中信号生成电路中各信号的几种时序图。

若读标志信号MWR_RdFlag有效，则表征存储装置将执行掩码写入操作中的读操作。若读标志信号MWR_RdFlag无效或者未接收到读标志信号MWR_RdFlag，则表征存储装置将执行普通读操作。可以理解的是，普通读操作指的是，区别与掩码写入操作中的读操作的读操作。

另外，如图5所示，在一些例子中，若读标志信号MWR_RdFlag为1则表征读标志信号MWR_RdFlag有效，若读标志信号MWR_RdFlag为0则表征读标志信号MWR_RdFlag无效。需要说明的是，也可以设置为，若读标志信号MWR_RdFlag为0则表征读标志信号MWR_RdFlag有效，若读标志信号MWR_RdFlag为1则表征读标志信号MWR_RdFlag无效。其中，“1”和“0”分别用于表征高电平和低电平，且高电平和低电平是相对而言的。

如前述说明，读选择信号ReadCS，指的是在读取操作对应的列选择信号，用于选定执行读取操作的选定列，或者说用于激活选定列；写选择信号WriteCS，指的是写入操作对应的列选择信号，用于选定执行写入操作的选定列，或者说，用于激活选定列。读选择信号ReadCS为有效状态，指的是，基于该读选择信号ReadCS可以激活选定列，若读选择信号ReadCS为无效状态则基于该读选择信号ReadCS无法激活选定列；类似的，写选择信号WriteCS为有效状态，指的是，基于该写选择信号WriteCS可以激活选定列，若写选择信号WriteCS为无效状态则基于该写选择信号WriteCS无法激活选定列。

在一些例子中，如图5所示，读选择信号ReadCS为1则为有效状态，读选择信号ReadCS为0则为无效状态；写选择信号WriteCS为1则为有效状态，写选择信号WriteCS为0则为无效状态。在一些例子中，也可以设置为，读选择信号ReadCS为0则为有效状态，读选择信号ReadCS为1则为无效状态；写选择信号WriteCS为0则为有效状态，写选择信号WriteCS为1则为无效状态。

此外，可以理解的是，若定义为：读选择信号ReadCS为1以及写选择信号WriteCS为1时均为有效状态，则第一选择信号CS1为1时为有效状态；若定义为：读选择信号ReadCS为0以及写选择信号WriteCS为0时均为有效状态，则第一选择信号CS1为0时为有效状态。

在一些例子中，参考图5，第一电路101可以被配置为，在读选择信号ReadCS有效状态结束的时刻，第一选择信号CS1从无效状态变为有效状态。

也就是说，读选择信号ReadCS的变化沿可以与第一选择信号CS1的变化沿对齐，例如，若1为有效状态，则读选择信号ReadCS的下降沿与第一选择信号CS1的上升沿对齐，即，读选择信号ReadCS由1变为0的同时，第一选择信号CS1由0变为1。

在一些例子中，第一电路101还可以被配置为，在读选择信号ReadCS由无效状态变为有效状态的时刻，第一选择信号CS1也随之从无效状态变为有效状态。

也就是说，读选择信号ReadCS的变化沿可以与第一选择信号CS1的变化沿对齐，例如，若1为有效状态，则读选择信号ReadCS的上升沿与第一选择信号CS1的上升沿对齐，即，若1为有效状态，读选择信号ReadCS由0变为1的同时，第一选择信号CS1由0变为1。

参考图6，第一电路101还可以被配置为，在读选择信号ReadCS有效状态结束前，第一选择信号CS1为有效状态。换句话说，第一选择信号CS1从无效状态变为有效状态的时刻，早于读选择信号ReadCS从有效状态变为无效状态的时刻，这样，可以避免因器件延迟导致第一选择信号CS1的上升沿晚于读选择信号ReadCS的下降沿，从而避免变化信号时序出现问题。

在一些例子中，第一选择信号CS1的上升沿时刻早于读选择信号ReadCS的下降沿时刻，且第一选择信号CS1的上升沿时刻晚于读选择信号ReadCS的上升沿时刻。例如，若1为有效状态，第一选择信号CS1由0变为1的时刻早于读选择信号ReadCS由1变为0的时刻，即第一选择信号CS1先由0变为1，之后读选择信号ReadCS由1变为0，且第一选择信号CS1由0变为1的时刻晚于读选择信号ReadCS由0变为1的时刻，即读选择信号ReadCS先由0变为1，之后第一选择信号CS1由0变为1。

参考图5，第一电路101可以被配置为，在写选择信号WriteCS有效状态开始的时刻，第一选择信号CS1从无效状态变为有效状态。也就是说，写选择信号WriteCS的变化沿可以与第一选择信号CS1的变化沿对齐，在一些例子中，若1为有效状态，则写选择信号WriteCS的上升沿与第一选择信号CS1的下降沿对齐，即，写选择信号WriteCS由0变为1的同时，第一选择信号CS1由1变为0。

在一些例子中，第一电路101还可以被配置为，在写选择信号WriteCS由有效状态变为无效状态的时刻，第一选择信号CS1也随之从有效状态变为无效状态。也就是说，写选择信号WriteCS的变化沿可以与第一选择信号CS1的变化沿对齐。例如，若1为有效状态，则写选择信号WriteCS的下降沿与第一选择信号CS1的下降沿对齐，即，写选择信号WriteCS由0变为1的同时，第一选择信号CS1由1变为0。

参考图7，第一电路101还可以被配置为，在写选择信号WriteCS有效状态结束前，第一选择信号CS1为无效状态。换句话说，第一选择信号CS1从有效状态变为无效状态的时刻，早于写选择信号WriteCS从有效状态变为无效状态的时刻，这样可以避免因器件延迟导致第一选择信号CS1的下降升沿晚于写选择信号WriteCS的下降沿，从而避免变化信号时序出现问题。

在一些例子中，第一选择信号CS1的下降沿时刻早于写选择信号WriteCS的下降沿时刻，且第一选择信号CS1的上升沿时刻晚于写选择信号WriteCS的上升沿时刻。例如，若1为有效状态，第一选择信号CS1由0变为1的时刻早于写选择信号WriteCS由1变为0的时刻，即第一选择信号CS1先由0变为1，之后写选择信号WriteCS由1变为0，且第一选择信号CS1由0变为1的时刻晚于写选择信号WriteCS由0变为1的时刻，即写选择信号WriteCS先由0变为1，之后第一选择信号CS1由0变为1。

参考图8，在一些实施例中，第一电路101还可以配置为，自读选择信号ReadCS有效状态开始，且经由第一时长T1后第一选择信号CS1为有效状态。以1为有效状态为例，在读选择信号ReadCS由0变为1之后，经由第一时长T1后第一选择信号CS1由0变为1。

继续参考图8，在一些实施例中，第一电路101还可以被配置为，自写选择信号WriteCS有效状态开始，且经由第二时长T2后第一选择信号CS1为无效状态。以1为有效状态为例，在写选择信号WriteCS由0变为1之后，经由第二时长T2后第一选择信号CS1由0变为1。

第一电路101还可以被配置为，在存储装置执行普通读写操作期间读标志信号MWR_RdFlag为无效状态，且第一选择信号CS1为无效状态。其中，普通读写操作为区别于掩码写入操作的读写操作，也可称为正常读写操作。由于读标志信号MWR_RdFlag为无效状态，相应的第一选择信号CS1也为无效状态，使得相应生成的第二选择信号CS2也未无效状态。

图9为信号生成电路200的另一种功能框图，参考图9，第一电路101可以包括：第一反相电路111，被配置为，接收读选择信号ReadCS和读标志信号MWR_RdFlag，并在接收到读标志信号MWR_RdFlag有效期间输出读选择反相信号ReadCSB，读选择反相信号ReadCSB与读选择信号ReadCS互为反相信号；第二反相电路121，被配置为，接收写选择信号WriteCS并输出写选择反相信号WriteCSB，写选择反相信号WriteCSB与写选择信号WriteCS互为反相信号；锁存电路131，具有S输入端、R输入端、QN输出端和Q输出端，S输入端接收写选择反相信号WriteCSB，R输入端接收读选择反相信号ReadCSB，QN输出端输出第一选择信号CS1，Q输出端输出第一选择反相信号CS1B，第一选择信号CS1与第一选择反相信号CS1B互为反相信号。

其中，S端即为置位端，也称为set端，R端即为复位端，也称为Reset端。

第一反相电路111可作为选通电路，在接收到有效的读标志信号MWR_RdFlag期间，以输出读选择反相信号ReadCSB的方式输出读选择信号ReadCS；而在未接收到读标志信号MWR_RdFlag期间或者无效的读标志信号MWR_RdFlag期间，阻断读选择信号ReadCS的传输路径，从而使得相应输出的第一选择信号CS1为无效状态。

图10为信号生成电路200的一种电路结构示意图，参考图10，第一反相电路111可以包括：第一与非门11，第一与非门11的两个输入端分别接收读选择信号ReadCS和读标志信号MWR_RdFlag，输出端输出读选择反相信号ReadCSB。也就是说，第一与非门11的输出端与锁存电路131的R端连接。

继续参考图10，第二反相电路121可以包括：第一反相器12，第一反相器12的输入端接收写选择信号WriteCS，输出端输出写选择反相信号WriteCSB。需要说明的是，第一反相器12的数量可以为1个、3个或者5个等任意奇数个。

图11为信号生成电路200的另一种电路结构示意图，参考图11，锁存电路131可以包括：第二与非门13，第二与非门13的一输入端作为R输入端，输出端作为QN输出端；第三与非门14，第三与非门14的一输入端作为S输入端，另一输入端与第二与非门13的输出端连接，第三与非门14的输出端与第二与非门13的另一输入端连接并作为Q输出端。

表1为图10和图11所示的锁存电路131的一种真值表。

表1

参考表1，锁存电路131的QN输出端输出的信号即为第一选择信号CS1，可以直接将QN输出端输出的第一选择信号CS1提供给第二电路102。

在一些例子中，为了进一步增加第一选择信号CS1的变化沿与读选择信号ReadCS以及列选择信号的变化沿之间的延迟，参考图11，第一电路101还可以包括：第三反相电路15，连接Q输出端，用于对第一选择反相信号CS1B进行反相处理以输出第一选择信号CS1。

图12为信号生成电路200的一种结构示意图，参考图12，第二电路102可以包括：或门，或门的三个输入端分别接收读选择信号ReadCS、写选择信号WriteCS以及第一选择信号CS1，并输出第二选择信号CS2。

上述实施例提供的信号产生电路200，从读选择信号ReadCS为有效状态开始直至写选择信号WriteCS由有效状态变为无效状态，第二选择信号CS2保持为有效状态，这样，在执行掩码写入操作的读取操作开始直至掩码写入操作的写入操作结束，接收第二选择信号CS2的列选择开关管221始终保持开启状态，使得列选择开关管221无需经历开启-关闭-开启的开关阶段，从而避免了上述的开关阶段带来的电流消耗，进而降低了存储装置的功耗。

相应的，本公开实施例还提供一种存储装置，包括上述实施例提供的信号生成电路200。以下将对存储系统进行详细说明，需要说明的是，上述实施例的描述同样适用于存储系统的实施例，为避免重复，上述实施例提及的内容以下将不做详细赘述。此外，下述实施例中关于存储装置以及信号生成电路的说明，同样适用于上述关于信号生成电路的实施例。

参考图1至图12，存储装置包括多个存储单元阵列21，每一存储单元阵列21包括多个存储单元，每一存储单元阵列与多个列选择开关管221；上述实施例提供的信号生成电路200，在存储装置执行掩码写入操作期间，至少一个列选择开关管221响应于有效状态的第二选择信号CS2开启，以对目标存储单元依次执行读操作以及掩码写操作。

存储装置可以为随机存取存储装置(RAM)、只读存储装置(ROM)、动态随机存储装置(DRAM)、同步动态随机存取存储装置(SDRAM)、电阻式随机存取存储装置(RRAM)、双倍速率存储装置(DDR)、低功率双倍数据速率存储装置(LPDDR)、相变存储装置(PCM)或者快闪存储装置。

如图3所示，每一列选择开关管221可以连接在一位线BL与一感测放大器21之间。此外，存储装置还可以包括控制器202，且控制器202与存储单元阵列21之间通过通信总线连接，通信总线可以包括传输命令/地址信号的命令/地址总线即CMD/ADD总线、传输数据信号的数据总线即DATA总线以及传输控制信号的控制总线即CTRL总线。

图13及图14为存储装置的一种结构示意图，参考图13和14，存储装置还可以包括：列解码器204，被配置为，接收列地址信息，并在存储装置执行掩码写入操作的读操作时对列地址信息进行解码得到读选择信号ReadCS，在存储装置执行掩码写入操作的写操作时对列地址信息进行解码得到写选择信号WriteCS；第一传输路径214，被配置为，接收来自列解码器204的读选择信号ReadCS，并向第一电路101传输读选择信号ReadCS；第二传输路径224，被配置为，接收来自列解码器204的写选择信号WriteCS，并向第一电路101传输写选择信号WriteCS。

可以理解的是，上述的“写操作时”指的是，在即将进行写动作之前，为保证写操作顺利进行的准备阶段；上述的“读操作时”指的是，在即将进行读动作之前，为保证读操作顺利进行的准备阶段。

需要说明的是，在另一些例子中，列解码器204也可以在执行掩码写入操作期间仅对列地址信息进行一次解码得到选择信号，并在存储装置执行掩码写入操作的读操作前，该选择信号经由第一传输路径214传输至第一电路101，且该选择信号作为读选择信号ReadCS；在存储装置执行掩码写入操作前，该选择信号经由第二传输路径224传输至的第一电路101，且该选择信号作为写选择信号WriteCS。

在一些例子中，列选择开关管221可以包括NMOS管MN；存储装置还包括：列选择线CSL，列选择线CSL与NMOS管MN2的栅极连接，且接收第二选择信号CS2。有关列选择线CSL以及列选择开关管221的详细说明，可参考前述实施例，在此不再赘述。

其中，若第二选择信号CS2为1，则该NMOS管MN开启；若第二选择信号CS2为0，则该NMOS管MN截止。由于在执行掩码写入操作期间，第二选择信号CS2始终为有效状态，即第二选择信号CS2始终为1，使得接收该第二选择信号CS2的NMOS管MN在读操作直至写操作结束都保持为开启状态，从而避免NMOS管MN开启、关闭以及再度开启带来的电流消耗，进而降低存储装置的功耗。

此外，参考图3，存储装置还可以包括：纠错电路205，被配置为，在执行掩码写入操作期间，在对目标存储单元执行读操作以读取数据后，对数据进行检错纠错。

本公开实施例提供的存储装置，在执行掩码写操作期间，与被选中的列选择线连接的列选择开关管始终保持开启状态，有利于降低列选择开关管开启和关闭带来的电流消耗，从而降低存储装置的功耗。

相应的，本公开实施例还提供一种操作方法，可应用于上述实施例提供的存储装置。相应前述实施例的信号生成电路的详细说明以及存储装置的说明同样适用于操作方法的实施例，为避免重复，对于上述实施例中出现的内容以下将不做赘述，可参考前述实施例的相应说明。另外，下述关于操作方法的说明，同样适用于前述信号生成电路的实施例以及存储装置的实施例。

结合参考图1至图14，提供上述实施例的存储装置，并在执行掩码写入操作期间，与目标存单元连接的列选择开关管221响应于有效状态的第二选择信号CS2开启，以对目标存储单元依次执行读操作以及掩码写操作。

由于在掩码写入操作期间，列选择开关管221始终保持开启状态，即在读操作结束后列选择开关管221依然开启直至写操作结束，这样可以节约掩码写入操作的电流，从而降低存储装置的功耗。

本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各种改动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。